JP2014165457A - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】フラットセル／ハイブリッド構造において書き込み／消去特性を向上させる不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】製造方法は、第１及び第２のゲートパターンをマスクに用いたイオン注入により、半導体層１１内に不純物を注入し、半導体層１１上に、第１及び第２のゲートパターンの側面を覆う第３の絶縁層２３，２５を形成し、第１のゲートパターンのダミー層を除去することにより第１の凹部を形成し、第２のゲートパターンのダミー層、第２の絶縁層１５、チャージトラップ層１４、及び、フローティングゲート層１３を除去することにより第２の凹部を形成し、第１の凹部内の第２の絶縁層１５上及び第２の凹部内の第１の絶縁層１２上にそれぞれ金属層を形成する。
【選択図】図３５

Description

実施形態は、不揮発性半導体記憶装置の製造方法に関する。
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置においては、メモリセルの微細化が進むにつれて、倒壊などの危険性を有するロケット構造に代わり、フラットセル構造とハイブリッド構造とを組み合わせる技術が注目されている。
フラットセル構造は、コントロールゲート電極（ワード線）が延びるロウ方向に並ぶ複数の電荷蓄積層間にコントロールゲート電極が入り込まないため、それによってカラム方向に延びる複数のビット線のピッチの半分（ハーフピッチ）が制約されない、という利点を有する。
また、ハイブリッド構造は、半導体基板側のフローティングゲート層とコントロールゲート電極側のチャージトラップ層とを備える電荷蓄積層により、チャージトラップ層内により多くの電荷を蓄えることができる。これにより、ハイブリッド構造は、メモリセルが微細化されても、書き込み／消去特性（閾値ウィンドウ）を十分に確保できる、という利点を有する。
しかし、フラットセル構造とハイブリッド構造を組み合わせた場合、半導体基板中に形成された拡散層を活性化する熱処理により、コントロールゲート電極内の元素が高誘電率絶縁層（High-k材料層）及び電荷蓄積層に拡散する。その結果、書き込み／消去特性が劣化するという問題がある。
特開２０１０−１８２７１３号公報 特開２００９−２１８４２１号公報 特開２００８−１１８０５５号公報 特開２００９−８８５１８号公報 特開２０１２−１２９５２２号公報 特開２０１０−１０３２３号公報
実施形態は、フラットセル構造とハイブリッド構造を組み合わせた不揮発性半導体記憶装置において、書き込み／消去特性を劣化させない製造方法を提案する。
実施形態によれば、不揮発性半導体記憶装置の製造方法は、半導体層上に、第１の絶縁層、フローティングゲート層、チャージトラップ層、第２の絶縁層、及び、ダミー層の順で積み重ねられる第１及び第２のゲートパターンを形成する工程と、前記第１及び第２のゲートパターンをマスクに用いたイオン注入により、前記半導体層内に不純物を注入する工程と、前記半導体層上に、前記第１及び第２のゲートパターンの側面を覆う第３の絶縁層を形成する工程と、前記第１のゲートパターンの前記ダミー層を除去することにより第１の凹部を形成すると共に、前記第２のゲートパターンの前記ダミー層、前記第２の絶縁層、前記チャージトラップ層、及び、前記フローティングゲート層を除去することにより第２の凹部を形成する工程と、前記第１の凹部内の前記第２の絶縁層上及び第２の凹部内の前記第１の絶縁層上にそれぞれ金属層を形成する工程と、前記イオン注入後、前記金属層を形成する前に、前記不純物を活性化させる熱処理を行う工程と、を備える。
のアレイ構造の第１の例を示す平面図。 図１のＩＩ−ＩＩ線に沿う断面図。 図１のＩＩＩ−ＩＩＩ線に沿う断面図。 アレイ構造の第２の例を示す断面図。 アレイ構造の第２の例を示す断面図。 アレイ構造の第３の例を示す断面図。 アレイ構造の第３の例を示す断面図。 アニールによる閾値ウィンドウの縮小を示す図。 アニールによるリーク電流の増加を示す図。 第１の実施例に係わる製造方法を示す斜視図。 第１の実施例に係わる製造方法を示す斜視図。 第１の実施例に係わる製造方法を示す斜視図。 第１の実施例に係わる製造方法を示す斜視図。 第１の実施例に係わる製造方法を示す斜視図。 第１の実施例に係わる製造方法を示す断面図。 第１の実施例に係わる製造方法を示す斜視図。 第１の実施例に係わる製造方法を示す斜視図。 第１の実施例に係わる製造方法を示す断面図。 第１の実施例に係わる製造方法を示す斜視図。 第１の実施例に係わる製造方法を示す断面図。 第１の実施例に係わる製造方法を示す斜視図。 第２の実施例に係わる製造方法を示す斜視図。 第２の実施例に係わる製造方法を示す斜視図。 第２の実施例に係わる製造方法を示す斜視図。 第２の実施例に係わる製造方法を示す斜視図。 第２の実施例に係わる製造方法を示す斜視図。 第２の実施例に係わる製造方法を示す斜視図。 第２の実施例に係わる製造方法を示す斜視図。 第３の実施例に係わる製造方法を示す斜視図。 第３の実施例に係わる製造方法を示す斜視図。 第３の実施例に係わる製造方法を示す斜視図。 第３の実施例に係わる製造方法を示す斜視図。 第３の実施例に係わる製造方法を示す断面図。 第３の実施例に係わる製造方法を示す斜視図。 第３の実施例に係わる製造方法を示す斜視図。 第３の実施例に係わる製造方法を示す断面図。 第３の実施例に係わる製造方法を示す断面図。 第３の実施例に係わる製造方法を示す斜視図。 第３の実施例に係わる製造方法を示す断面図。 第３の実施例の変形例に係わる製造方法を示す断面図。 第３の実施例の変形例に係わる製造方法を示す断面図。 第３の実施例の変形例に係わる製造方法を示す断面図。 第３の実施例の変形例に係わる製造方法を示す断面図。 第３の実施例の変形例に係わる製造方法を示す断面図。
以下、図面を参照しながら実施形態を説明する。
１． アレイ構造
図１乃至図３は、アレイ構造の第１の例を示している。
図１は、メモリセルアレイの平面図、図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
このアレイ構造は、フラットセル構造とハイブリッド構造とを組み合わせたメモリセルに関する。
半導体基板（半導体層）１１は、例えば、シリコン基板である。半導体基板１１の上面は、凹凸形状を有し、複数の凸部は、複数のアクティブエリアＡＡを構成する。複数のアクティブエリアＡＡは、ロウ方向に並び、かつ、ロウ方向に直交するカラム方向に延びる。
本例では、複数のアクティブエリアＡＡは、半導体基板１１の一部であるが、これに限られない。例えば、複数のアクティブエリアＡＡは、半導体基板１１上のエピタキシャル層などの半導体層であってもよい。
各アクティブエリアＡＡ上には、複数のメモリセル（Field Effect Transistor: FET）ＭＣが配置される。１つのアクティブエリアＡＡ上の複数のメモリセルＭＣは、例えば、カラム方向に直列接続されることにより、ＮＡＮＤストリングを構成する。
各メモリセルＭＣは、アクティブエリアＡＡ上の第１の絶縁層（トンネル絶縁層）１２と、第１の絶縁層１２上のフローティングゲート層１３（ＦＧ）と、フローティングゲート層１３（ＦＧ）上のチャージトラップ層１４（ＣＴ）と、チャージトラップ層１４（ＣＴ）上の第２の絶縁層１５と、第２の絶縁層１５上のコントロールゲート電極１６とを備える。コントロールゲート電極１６は、ワード線として機能し、ロウ方向に延びる。
これら複数のメモリセルＭＣのゲートパターンの間におけるアクティブエリアＡＡ内には、不純物領域１８が配置される。また、複数のメモリセルＭＣ間のスペースは、第３の絶縁層２３，２５により満たされる。
第１の絶縁層１２は、例えば、酸化シリコン層であり、フィン型アクティブエリアＡＡの上面を酸化することにより形成される。
フローティングゲート層１３（ＦＧ）は、電気的にフローティング状態の導電層、例えば、不純物を含む導電性ポリシリコン層を備える。フローティングゲート層１３（ＦＧ）は、金属層、又は、ポリシリコン層と金属層の積層構造を有していてもよい。
チャージトラップ層１４（ＣＴ）は、チャージをトラップする機能を有する絶縁層、例えば、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯなどを備える。
第２の絶縁層１５は、メモリセルＭＣのカップリング比を向上させるため、例えば、酸化シリコン層よりも高い誘電率を持つ高誘電率絶縁層（High-k材料層）を備える。高誘電率絶縁層は、例えば、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＡｌＯ、ＬａＡｌＯ３（ＬＡＯ）、ＬａＡｌＳｉＯ（ＬＡＳＯ）などの金属酸化物又はそれらの積層構造である。また、高誘電率絶縁層は、ＯＮＯなどの酸化シリコン層と窒化シリコン層の積層構造でもよい。
コントロールゲート電極１６は、金属層を備える。ここで、金属層は、金属化合物層（例えば、金属シリサイド層など）を含むものとする。コントロールゲート電極１６は、例えば、チタン（Ｔｉ）層、タングステン（Ｗ）層、タンタル（Ｔａ）層、チタンシリサイド層、タングステンシリサイド層、タンタルシリサイド層などを含む。
尚、図４及び図５に示すように、フローティングゲート層１３（ＦＧ）とチャージトラップ層１４（ＣＴ）との間に、１０ｎｍ以下の極薄絶縁層（例えば、窒化シリコン層）１９を配置してもよい。図４及び図５は、図２及び図３に対応する。
また、図６及び図７に示すように、複数のメモリセルＭＣ間のスペースは、空洞（エアーギャップ）ＡＧにしてもよい。図６及び図７は、図２及び図３に対応する。
以上のようなフラットセル構造とハイブリッド構造とを組み合わせたメモリセルにおいては、例えば、図８Ａ及び図８Ｂに示すように、半導体基板１１中に形成された不純物領域１８を活性化する熱処理により、メモリセルＭＣの書き込み／消去特性が劣化する。
即ち、図８Ａによれば、不純物領域１８を活性化するアニール（熱処理）を行うことにより、書き込み電圧Ｖｐｇｍ［Ｖ］で書き込みを行った後のメモリセルＭＣの閾値Ｖｔｈ［Ｖ］と、消去電圧Ｖｅｒａ［Ｖ］で消去を行った後のメモリセルＭＣの閾値Ｖｔｈ［Ｖ］との差（閾値ウィンドウ）が狭くなることが分かる。
また、図８Ｂによれば、コントロールゲート電極１６のゲート電圧Ｖｇ［Ｖ］に対するリーク電流Ｊｇ［Ａ／ｃｍ２］が、不純物領域１８を活性化するアニールが無いときよりも、不純物領域１８を活性化するアニールがあるときのほうが大きくなることが分かる。但し、ゲート電圧Ｖｇを印加したときの半導体基板１１の電圧は０Ｖとし、また、リーク電流Ｊｇは、半導体基板１１及びコントロールゲート電極１６間のリーク電流とする。
このようなメモリセルＭＣの書き込み／消去特性の劣化の原因を検証したところ、不純物領域１８を活性化する熱処理により、コントロールゲート電極１６内の元素が第２の絶縁層１５及びチャージトラップ層１４（ＣＴ）に拡散するためであることが分かった。そこで、以下では、不純物領域１８を活性化する熱処理後に、コントロールゲート電極１６を形成する製造方法を提案する。
また、このような製造方法において、メモリセルＭＣと周辺回路内のトランジスタ（周辺トランジスタ）Ｔperiとのプロセスの整合性をとる技術を提案する。
２． 製造方法
図１乃至図７のアレイ構造の製造方法を説明する。
但し、以下では、図１乃至図３の第１の例の構造をメインに説明する。図４及び図５の第２の例、及び、図６及び図７の第３の例についても、以下の製造方法を少しアレンジするのみで形成可能であるため、その点についても、適宜、説明する。
(1) 第１の実施例
まず、図９に示すように、半導体基板１１上に、第１の絶縁層１２、フローティングゲート層１３、チャージトラップ層１４、第２の絶縁層１５、及び、ダミー層２１を、順次、形成する。ダミー層２１は、例えば、ポリシリコン層である。
尚、フローティングゲート層１３及びチャージトラップ層１４間に極薄絶縁層を形成した後、後述するプロセスを実行すれば、図４及び図５に示すアレイ構造が得られる。
また、ＰＥＰ（Photo Engraving Process）により、ダミー層２１上に、フォトレジスト層２２を形成する。フォトレジスト層２２は、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する。
そして、フォトレジスト層２２をマスクにして、ＲＩＥ（Reactive Ion Etching）により、ダミー層２１、第２の絶縁層１５、チャージトラップ層１４、フローティングゲート層１３、第１の絶縁層１２、及び、半導体基板１１を、パターニングする。このパターニングは、ＲＩＥに代えて、ウエットエッチングを用いてもよい。
この後、フォトレジスト層２２を除去すると、図１０に示すように、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターン（ゲートパターン）が形成される。また、半導体基板１１の上面は、凹凸を有するようになり、半導体基板１１の凸部は、アクティブエリアＡＡとなる。
尚、フォトレジスト層２２は、ハードマスク層に置き換えてもよい。
次に、図１１に示すように、ライン＆スペースパターンのスペース（凹部）内に第３の絶縁層２３を満たす。例えば、第３の絶縁層２３は、スパッタ法により、ライン＆スペースパターンの全体を覆うように形成した後、ＣＭＰ（Chemical Mechanical Polishing）により、ライン＆スペースパターンのスペース内のみに残存させる。
次に、図１２に示すように、ＰＥＰにより、ダミー層２１上及び第３の絶縁層２３上に、フォトレジスト層２４を形成する。フォトレジスト層２４は、カラム方向に一定ピッチで並び、ロウ方向に延びるライン＆スペースパターンを有する。
そして、フォトレジスト層２４をマスクにして、ＲＩＥにより、ダミー層２１、第２の絶縁層１５、チャージトラップ層１４、フローティングゲート層１３、及び、第１の絶縁層１２を、パターニングする。このパターニングは、ＲＩＥに代えて、ウエットエッチングを用いてもよい。
その結果、複数のメモリセルＭＣのフローティングゲート層１３（ＦＧ）及びチャージトラップ層１４（ＣＴ）は、互いに分断される。
この後、フォトレジスト層２４を除去する。
尚、フォトレジスト層２４は、ハードマスク層に置き換えてもよい。
次に、図１３及び図１４に示すように、イオン注入により、カラム方向に並ぶ複数のメモリセルＭＣ間のスペース内における半導体基板（アクティブエリアＡＡ）１１内に、不純物領域１８を形成する。
次に、図１５に示すように、カラム方向に並ぶ複数のメモリセルＭＣ間のスペース内に第３の絶縁層２５を満たす。例えば、第３の絶縁層２５は、スパッタ法により、複数のメモリセルＭＣを覆うように形成した後、ＣＭＰにより、カラム方向に並ぶ複数のメモリセルＭＣ間のスペース内のみに残存させる。
尚、第３の絶縁層２３，２５は、同じ材料であるのが望ましい。
この後、ダミー層２１を選択的に除去すると、図１６及び図１７に示すように、複数のメモリセルＭＣの第２の絶縁層１５上に凹部Ｃｏｎｃ．が形成される。
また、凹部Ｃｏｎｃ．内に金属層を満たすと、図１８及び図１９に示すように、コントロールゲート電極１６が形成され、図１乃至図３のアレイ構造が形成される。例えば、コントロールゲート電極１６は、スパッタ法により、複数のメモリセルＭＣを覆うように形成した後、ＣＭＰにより、複数のメモリセルＭＣの第２の絶縁層１５上の凹部Ｃｏｎｃ．内のみに残存させる。
ここで、不純物領域１８内の不純物を活性化させる熱処理（アニール）は、不純物領域１８を形成するためのイオン注入後、金属層としてのコントロールゲート電極１６を形成する前に行う。
最後に、図２０に示すように、ロウ方向に並ぶ複数のメモリセルＭＣのコントロールゲート電極１６に接続され、ロウ方向に延びるワード線ＷＬを形成する。
尚、この後、第３の絶縁層２３，２５を選択的に除去すれば、図６及び図７のアレイ構造が形成される。
(2) 第２の実施例
まず、図２１に示すように、半導体基板１１上に、第１の絶縁層１２、フローティングゲート層１３、チャージトラップ層１４、及び、第２の絶縁層１５を、順次、形成する。尚、フローティングゲート層１３及びチャージトラップ層１４間に極薄絶縁層を形成した後、後述するプロセスを実行すれば、図４及び図５に示すアレイ構造が得られる。
また、ＰＥＰにより、第２の絶縁層１５上に、フォトレジスト層を形成する。フォトレジスト層は、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する。
そして、このフォトレジスト層をマスクにして、ＲＩＥにより、第２の絶縁層１５、チャージトラップ層１４、フローティングゲート層１３、第１の絶縁層１２、及び、半導体基板１１を、パターニングする。このパターニングは、ＲＩＥに代えて、ウエットエッチングを用いてもよい。
この後、フォトレジスト層を除去すると、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターン（ゲートパターン）が形成される。また、半導体基板１１の上面は、凹凸を有するようになり、半導体基板１１の凸部は、アクティブエリアＡＡとなる。
尚、フォトレジスト層は、ハードマスク層に置き換えてもよい。
次に、ライン＆スペースパターンのスペース（凹部）内に第３の絶縁層２３を満たす。例えば、第３の絶縁層２３は、スパッタ法により、ライン＆スペースパターンの全体を覆うように形成した後、ＣＭＰにより、ライン＆スペースパターンのスペース内のみに残存させる。
次に、図２２に示すように、第２の絶縁層１５上及び第３の絶縁層２３上にダミー層２１を形成する。ダミー層２１は、例えば、ポリシリコン層である。
次に、図２３に示すように、ＰＥＰにより、ダミー層２１上に、フォトレジスト層２４を形成する。フォトレジスト層２４は、カラム方向に一定ピッチで並び、ロウ方向に延びるライン＆スペースパターンを有する。
そして、フォトレジスト層２４をマスクにして、ＲＩＥにより、ダミー層２１、第２の絶縁層１５、チャージトラップ層１４、フローティングゲート層１３、及び、第１の絶縁層１２を、パターニングする。このパターニングは、ＲＩＥに代えて、ウエットエッチングを用いてもよい。
その結果、複数のメモリセルＭＣのフローティングゲート層１３（ＦＧ）及びチャージトラップ層１４（ＣＴ）は、互いに分断される。
この後、フォトレジスト層２４を除去する。
尚、フォトレジスト層２４は、ハードマスク層に置き換えてもよい。
次に、図２４に示すように、イオン注入により、カラム方向に並ぶ複数のメモリセルＭＣ間のスペース内における半導体基板（アクティブエリアＡＡ）１１内に不純物を注入すると、例えば、図１４に示すように、半導体基板１１内に不純物領域１８が形成される。
次に、図２５に示すように、カラム方向に並ぶ複数のメモリセルＭＣ間のスペース内に第３の絶縁層２５を満たす。例えば、第３の絶縁層２５は、スパッタ法により、複数のメモリセルＭＣを覆うように形成した後、ＣＭＰにより、カラム方向に並ぶ複数のメモリセルＭＣ間のスペース内のみに残存させる。
尚、第３の絶縁層２３，２５は、同じ材料であるのが望ましい。
この後、ダミー層２１を選択的に除去すると、図２６に示すように、複数のメモリセルＭＣの第２の絶縁層１５上に、ロウ方向に延びる凹部Ｃｏｎｃ．が形成される。
また、凹部Ｃｏｎｃ．内に金属層を満たすと、図２７に示すように、コントロールゲート電極１６が形成され、図１乃至図３のアレイ構造が形成される。例えば、コントロールゲート電極１６は、スパッタ法により、複数のメモリセルＭＣを覆うように形成した後、ＣＭＰにより、複数のメモリセルＭＣの第２の絶縁層１５上の凹部Ｃｏｎｃ．内のみに残存させる。
上述の第２の実施例が第１の実施例と異なる点は、コントロールゲート電極１６がロウ方向に延び、ワード線ＷＬとして機能している点にある。
ここで、不純物領域１８内の不純物を活性化させる熱処理（アニール）は、不純物領域１８を形成するためのイオン注入後、金属層としてのコントロールゲート電極１６を形成する前に行う。
尚、この後、第３の絶縁層２３，２５を選択的に除去すれば、図６及び図７のアレイ構造が形成される。
(3) 第３の実施例
第３の実施例は、メモリセルＭＣと周辺回路内のトランジスタ（周辺トランジスタ）Ｔperiとのプロセスの整合性をとる技術に関する。
まず、図２８に示すように、半導体基板１１上に、第１の絶縁層１２、フローティングゲート層１３、チャージトラップ層１４、及び、第２の絶縁層１５を、順次、形成する。尚、フローティングゲート層１３及びチャージトラップ層１４間に極薄絶縁層を形成した後、後述するプロセスを実行すれば、図４及び図５に示すアレイ構造が得られる。
また、ＰＥＰにより、第２の絶縁層１５上に、フォトレジスト層を形成する。
ここで、メモリセルＭＣにおいては、フォトレジスト層は、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する。
また、周辺トランジスタＴperiにおいては、フォトレジスト層は、例えば、四角形状（周辺トランジスタのアクティブエリアＡＡの形状）を有する。
そして、このフォトレジスト層をマスクにして、ＲＩＥにより、第２の絶縁層１５、チャージトラップ層１４、フローティングゲート層１３、第１の絶縁層１２、及び、半導体基板１１を、パターニングする。このパターニングは、ＲＩＥに代えて、ウエットエッチングを用いてもよい。
この後、フォトレジスト層を除去すると、メモリセルＭＣにおいては、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターン（ゲートパターン）が形成される。また、半導体基板１１の上面は、凹凸を有するようになり、半導体基板１１の凸部は、アクティブエリアＡＡとなる。
また、周辺トランジスタＴperiにおいては、四角形状のゲートパターンとアクティブエリアＡＡが形成される。
尚、フォトレジスト層は、ハードマスク層に置き換えてもよい。
次に、メモリセルＭＣ及び周辺トランジスタＴperiのアクティブエリアＡＡを取り囲む第３の絶縁層２３を形成する。例えば、第３の絶縁層２３は、スパッタ法により、メモリセルＭＣ及び周辺トランジスタＴperiの全体を覆うように形成した後、ＣＭＰにより、素子分離領域内のみに残存させる。
次に、図２９に示すように、第２の絶縁層１５上及び第３の絶縁層２３上にダミー層２１を形成する。ダミー層２１は、例えば、ポリシリコン層である。
次に、図３０に示すように、ＰＥＰにより、ダミー層２１上に、フォトレジスト層２４を形成する。メモリセルＭＣにおいては、フォトレジスト層２４は、カラム方向に一定ピッチで並び、ロウ方向に延びるライン＆スペースパターンを有する。周辺トランジスタＴperiにおいては、フォトレジスト層２４は、直線状のゲートパターンを有する。
そして、フォトレジスト層２４をマスクにして、ＲＩＥにより、ダミー層２１、第２の絶縁層１５、チャージトラップ層１４、フローティングゲート層１３、及び、第１の絶縁層１２を、パターニングする。このパターニングは、ＲＩＥに代えて、ウエットエッチングを用いてもよい。
その結果、メモリセルＭＣにおいては、フローティングゲート層１３（ＦＧ）及びチャージトラップ層１４（ＣＴ）が互いに分断される。
この後、フォトレジスト層２４を除去する。
尚、フォトレジスト層２４は、ハードマスク層に置き換えてもよい。
次に、図３１及び図３２に示すように、イオン注入により、メモリセルＭＣにおいては、カラム方向に並ぶ複数のメモリセルＭＣ間のスペース内における半導体基板（アクティブエリアＡＡ）１１内に、不純物領域１８が形成される。
また、イオン注入により、周辺トランジスタＴperiにおいては、ゲートパターンの左右における半導体基板（アクティブエリアＡＡ）１１内に、不純物領域１８が形成される。周辺トランジスタＴperiにおいては、ゲートパターンの側壁上にサイドウォール絶縁層２０を形成してもよい。
次に、図３３に示すように、カラム方向に並ぶ複数のメモリセルＭＣ間の不純物領域１８上の凹部内、及び、周辺トランジスタＴperiの不純物領域１８上の凹部内に、それぞれ、第３の絶縁層２５を満たす。
例えば、第３の絶縁層２５は、スパッタ法により、メモリセルＭＣ及び周辺トランジスタＴperiを覆うように形成した後、ＣＭＰにより、複数のメモリセルＭＣ間の不純物領域１８上の凹部内、及び、周辺トランジスタＴperiの不純物領域１８上の凹部内に、それぞれ、残存させる。
尚、第３の絶縁層２３，２５は、同じ材料であるのが望ましい。
この後、ダミー層２１を選択的に除去すると、図３４及び図３５に示すように、複数のメモリセルＭＣの第２の絶縁層１５上にロウ方向に延びる凹部Ｃｏｎｃ．が形成され、かつ、周辺トランジスタＴperiの第２の絶縁層１５上に直線状の凹部Ｃｏｎｃ．が形成される。
また、図３６に示すように、本例では、さらに、周辺トランジスタＴperiにおいて、第２の絶縁層１５、チャージトラップ層１４、及び、フローティングゲート層１３を、それぞれ、選択的に除去する。
そして、凹部Ｃｏｎｃ．内に金属層を満たすと、図３７及び図３８に示すように、メモリセルＭＣにおいては、コントロールゲート電極１６が形成され、図１乃至図３のアレイ構造が形成される。また、選択トランジスタＴperiにおいては、ロジックゲート電極１６が形成される。
尚、コントロールゲート電極／ロジックゲート電極１６は、スパッタ法により、複数のメモリセルＭＣ及び周辺トランジスタＴperiを覆うように形成した後、ＣＭＰにより、複数のメモリセルＭＣの第２の絶縁層１５上の凹部Ｃｏｎｃ．内のみ、及び、周辺トランジスタＴperiの第１の絶縁層１２上の凹部Ｃｏｎｃ．内のみに残存させる。
ここで、不純物領域１８内の不純物を活性化させる熱処理（アニール）は、不純物領域１８を形成するためのイオン注入後、金属層としてのコントロールゲート電極／ロジックゲート電極１６を形成する前に行う。
尚、この後、第３の絶縁層２３，２５を選択的に除去すれば、図６及び図７のアレイ構造が形成される。
図３９乃至図４１は、第３の実施例の第１の変形例を示している。
この変形例では、図３９に示すように、周辺トランジスタＴperiにおいて、ダミー層２１、第２の絶縁層１５、チャージトラップ層１４、フローティングゲート層１３、及び、第１の絶縁層１２を、それぞれ、選択的に除去する。
また、図４０に示すように、周辺トランジスタＴperiにおいて、半導体基板（アクティブエリアＡＡ）１１上に、新たに、ゲート絶縁層１２’を形成する。
そして、図４１に示すように、周辺トランジスタＴperiにおいて、凹部Ｃｏｎｃ．内のゲート絶縁層１２’上に、金属層としてのロジックゲート電極１６を満たす。
このようなプロセスにおいても、不純物領域１８内の不純物を活性化させる熱処理（アニール）は、不純物領域１８を形成するためのイオン注入後、金属層としてのコントロールゲート電極／ロジックゲート電極１６を形成する前に行う。
図４２及び図４３は、第３の実施例の第２の変形例を示している。
この変形例では、図４２に示すように、周辺トランジスタＴperiにおいて、ダミー層２１、第２の絶縁層１５、及び、チャージトラップ層１４を、それぞれ、選択的に除去する。そして、図４３に示すように、周辺トランジスタＴperiにおいて、凹部Ｃｏｎｃ．内のフローティングゲート層１３上に、金属層としてのロジックゲート電極１６を満たす。
このようなプロセスにおいても、不純物領域１８内の不純物を活性化させる熱処理（アニール）は、不純物領域１８を形成するためのイオン注入後、金属層としてのコントロールゲート電極／ロジックゲート電極１６を形成する前に行う。
この変形例では、フローティングゲート層１３がポリシリコン層のとき、フローティングゲート層（ポリシリコン層）１３とコントロールゲート電極（金属層）１６とを化学反応させることにより、凹部Ｃｏｎｃ．内に金属化合物層（金属シリサイド層）を形成してもよい。
３． 適用例
以上の実施例において、アレイ構造（メモリセルＭＣ）は、ＮＡＮＤ型に限られない。メモリセルＭＣは、フラットセル構造及びハイブリッド構造を有するフラッシュメモリセルであればよい。また、上述の実施例は、二次元メモリの例であるが、半導体基板１１上に複数のメモリセルＭＣが積み重ねられる三次元メモリにも適用可能である。さらに、メモリセルＭＣは、二値を記憶可能な二値メモリであってもよいし、三値以上の多値を記憶可能な多値メモリであってもよい。
４． むすび
実施形態によれば、フラットセル構造とハイブリッド構造を組み合わせた不揮発性半導体記憶装置において、書き込み／消去特性を劣化させない製造方法を実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１： 半導体基板、 １２： 第１の絶縁層、 １３（ＦＧ）： フローティングゲート層、 １４（ＣＴ）： チャージトラップ層、 １５： 第２の絶縁層、 １６： コントロールゲート電極／ロジックゲート電極、 １８： 不純物領域、 １９： 極薄絶縁層、 ２０： サイドウォール絶縁層、 ２１： ダミー層、 ２２，２４： フォトレジスト層、 ２３，２５： 第３の絶縁層。

Claims (5)

  1. 半導体層上に、第１の絶縁層、フローティングゲート層、チャージトラップ層、第２の絶縁層、及び、ダミー層の順で積み重ねられる第１及び第２のゲートパターンを形成する工程と、
    前記第１及び第２のゲートパターンをマスクに用いたイオン注入により、前記半導体層内に不純物を注入する工程と、
    前記半導体層上に、前記第１及び第２のゲートパターンの側面を覆う第３の絶縁層を形成する工程と、
    前記第１のゲートパターンの前記ダミー層を除去することにより第１の凹部を形成すると共に、前記第２のゲートパターンの前記ダミー層、前記第２の絶縁層、前記チャージトラップ層、及び、前記フローティングゲート層を除去することにより第２の凹部を形成する工程と、
    前記第１の凹部内の前記第２の絶縁層上及び第２の凹部内の前記第１の絶縁層上にそれぞれ金属層を形成する工程と、
    前記イオン注入後、前記金属層を形成する前に、前記不純物を活性化させる熱処理を行う工程と
    を具備する不揮発性半導体記憶装置の製造方法。
  2. 半導体層上に、第１の絶縁層、フローティングゲート層、チャージトラップ層、第２の絶縁層、及び、ダミー層の順で積み重ねられる第１及び第２のゲートパターンを形成する工程と、
    前記第１及び第２のゲートパターンをマスクに用いたイオン注入により、前記半導体層内に不純物を注入する工程と、
    前記半導体層上に、前記第１及び第２のゲートパターンの側面を覆う第３の絶縁層を形成する工程と、
    前記第１のゲートパターンの前記ダミー層を除去することにより第１の凹部を形成すると共に、前記第２のゲートパターンの前記ダミー層、前記第２の絶縁層、前記チャージトラップ層、前記フローティングゲート層、及び、前記第１の絶縁層を除去することにより第２の凹部を形成する工程と、
    前記第２の凹部内の前記半導体層上にゲート絶縁層を形成する工程と、
    前記第１の凹部内の前記第２の絶縁層上及び第２の凹部内の前記ゲート絶縁層上にそれぞれ金属層を形成する工程と、
    前記イオン注入後、前記金属層を形成する前に、前記不純物を活性化させる熱処理を行う工程と
    を具備する不揮発性半導体記憶装置の製造方法。
  3. 半導体層上に、第１の絶縁層、フローティングゲート層、チャージトラップ層、第２の絶縁層、及び、ダミー層の順で積み重ねられる第１及び第２のゲートパターンを形成する工程と、
    前記第１及び第２のゲートパターンをマスクに用いたイオン注入により、前記半導体層内に不純物を注入する工程と、
    前記半導体層上に、前記第１及び第２のゲートパターンの側面を覆う第３の絶縁層を形成する工程と、
    前記第１のゲートパターンの前記ダミー層を除去することにより第１の凹部を形成すると共に、前記第２のゲートパターンの前記ダミー層、前記第２の絶縁層、及び、前記チャージトラップ層を除去することにより第２の凹部を形成する工程と、
    前記第１の凹部内の前記第２の絶縁層上及び第２の凹部内の前記フローティングゲート層上にそれぞれ金属層を形成する工程と、
    前記イオン注入後、前記金属層を形成する前に、前記不純物を活性化させる熱処理を行う工程と
    を具備する不揮発性半導体記憶装置の製造方法。
  4. 前記フローティングゲート層と前記金属層とを化学反応させることにより、前記第２の凹部内に金属化合物層を形成する工程をさらに具備する請求項３に記載の不揮発性半導体記憶装置の製造方法。
  5. 前記チャージトラップ層は、チャージをトラップする機能を有する第４の絶縁層と、前記フローティングゲート層及び前記第４の絶縁層間の１０ｎｍ以下の厚さを持つ第５の絶縁層とを備える請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
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