JP2010003927A - Circuit substrate and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To sufficiently maintain electric junction, by surely relaxing a stress actually applied to the joint section of a solder ball and a connection electrode, relating to a circuit board and to a method for manufacturing the circuit board. <P>SOLUTION: This circuit board is configured of an electronic component equipped with a fist connection conductor and a wiring board mounted with the electronic component and equipped with a second connection conductor whose side face faces the side face of a first connection conductor. The first connection conductor and the second connection conductor are jointed on the mutually opposed side faces. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は回路基板及びその製造方法に関するものであり、例えば、半導体装置、特に、バンプ状電極を備えたＬＳＩチップのバンプ状電極の接合の耐応力性を高めるための構成に関する。   The present invention relates to a circuit board and a method for manufacturing the same, for example, a semiconductor device, and more particularly, to a configuration for increasing the stress resistance of bonding of bump-like electrodes of an LSI chip having bump-like electrodes.

従来より、半導体チップと配線基板との電気接続方法として、フリップチップ実装技術が開発されている（例えば、特許文献１或いは特許文献２参照）。近年、配線密度の上昇による高集積化に伴い、フリップチップ実装技術においても接続端子となるはんだボールのサイズは微細化の傾向がある。   Conventionally, as an electrical connection method between a semiconductor chip and a wiring substrate, a flip chip mounting technique has been developed (for example, see Patent Document 1 or Patent Document 2). In recent years, along with higher integration due to an increase in wiring density, the size of solder balls serving as connection terminals also tends to be miniaturized in flip chip mounting technology.

また、実装基板についても、高密度配線を低コストで達成できる樹脂基板が使用されることが多くなってきている。ここで、図２０を参照して従来のフリップチップ実装方法を説明する。図２０（ａ）に示すように、表面に接続電極１２２を介してはんだボール１２３に形成した樹脂基板１２０に対して、半導体チップ１３０の表面に形成したＣｕパッド１３１にＮｉ／Ａｕからなるバリアメタル層１３２を介して設けたはんだボール１３３とを対向させて位置合わせする。   In addition, resin substrates that can achieve high-density wiring at a low cost are increasingly used for mounting substrates. Here, a conventional flip chip mounting method will be described with reference to FIG. As shown in FIG. 20A, a barrier metal made of Ni / Au on a Cu pad 131 formed on the surface of a semiconductor chip 130 with respect to a resin substrate 120 formed on a solder ball 123 via a connection electrode 122 on the surface. The solder balls 133 provided through the layer 132 are opposed to each other for alignment.

次いで、熱処理炉ではんだボール１２３及びはんだボール１３３の融点以上に加熱してはんだボール１２３，１３３を溶融させたのち、室温まで降温することによってはんだボール１３３とはんだボール１２３とを接合している。なお、図において、符号１２１，１２４及び１３４はそれぞれ内部配線、ソルダーレジスト及びパッシベーション膜である。   Next, the solder balls 123 and 133 are heated to a temperature equal to or higher than the melting points of the solder balls 123 and 133 in a heat treatment furnace, and then the temperature is lowered to room temperature, whereby the solder balls 133 and the solder balls 123 are joined. In the figure, reference numerals 121, 124 and 134 denote an internal wiring, a solder resist and a passivation film, respectively.

近年の半導体装置は、環境問題への対応により半導体チップと配線基板間を接続するはんだ材料の鉛フリー化により、はんだボールとして従来のはんだ材料Ｓｎ−Ｐｂはんだ（融点１８３℃）よりも融点の高いはんだ材料（例: Ｓｎ−Ａｇ−Ｃｕはんだ：融点２１４℃）が用いられ、リフロー温度が高温化する傾向にある。   A recent semiconductor device has a higher melting point than conventional solder material Sn-Pb solder (melting point 183 ° C.) as a solder ball due to the lead-free solder material connecting the semiconductor chip and the wiring board in response to environmental problems. A solder material (eg, Sn—Ag—Cu solder: melting point 214 ° C.) is used, and the reflow temperature tends to increase.

このため、配線基板として広く適用されている樹脂基板は熱膨張係数が大きいことから、このリフロー温度高温化の影響によって基板の内部構造に起因して基板の反り量が増大し、その結果、図２０（ｂ）に示すように、室温まで冷却された状態において、はんだバンプ電極間での接触不良や電極間乖離が発生し、接続信頼性の低下が問題となっている。   For this reason, since the resin substrate widely used as a wiring board has a large thermal expansion coefficient, the warping amount of the board increases due to the internal structure of the board due to the influence of the high reflow temperature. As shown in FIG. 20 (b), in the state cooled to room temperature, contact failure between the solder bump electrodes and separation between the electrodes occur, and the connection reliability is lowered.

そこで、半導体チップの最周辺部のコーナーにダミー接続ピンを設けて、はんだや接着剤を用いて実装基板にダミー接続ピンを接続固定し、はんだボールと接続電極の接合に掛かる応力を緩和することが提案されている（例えば、特許文献３参照）。   Therefore, dummy connection pins are provided at the corners of the outermost periphery of the semiconductor chip, and the dummy connection pins are connected and fixed to the mounting board using solder or an adhesive, so that the stress applied to the bonding between the solder balls and the connection electrodes is reduced. Has been proposed (see, for example, Patent Document 3).

この提案においては、はんだボールの高さより短いダミー接続ピンを用いる場合には接着剤を用いて実装基板に接合しており、また、はんだボールの高さより長いダミー接続ピンを用いる場合には実装基板にスルーホールを設けてはんだで接続している。
米国特許第３４０１１２６号公報 米国特許第３４２９０４０号公報 特開２００６−３３９３１６号公報 In this proposal, when a dummy connection pin shorter than the height of the solder ball is used, it is bonded to the mounting board using an adhesive, and when a dummy connection pin longer than the height of the solder ball is used, the mounting board is used. A through-hole is provided in and connected with solder.
U.S. Pat. No. 3,401,126 U.S. Pat. No. 3,429,040 JP 2006-339316 A

しかし、ダミー接続ピンを設けた場合には、はんだボールと接続電極の接合に掛かる応力をある程度緩和することはできるものの、接着剤の接着強度やダミー接続ピンの接合強度により一番応力の印加されるはんだボールと接続電極との接合部におけるクラック発生を確実に防止することは困難であるという問題がある。   However, when a dummy connection pin is provided, the stress applied to the solder ball and the connection electrode can be alleviated to some extent, but the most stress is applied depending on the adhesive strength of the adhesive and the bond strength of the dummy connection pin. There is a problem that it is difficult to reliably prevent the occurrence of cracks at the joint between the solder ball and the connection electrode.

即ち、ダミー接続ピンが設けられる位置は、電気信号をやり取りするはんだボールと接続電極との接合部と異なった位置であるため、はんだボールと接続電極との接合部に実際に印加される応力とは違う位置に印加される応力を緩和することになる。   That is, since the position where the dummy connection pin is provided is a position different from the joint between the solder ball and the connection electrode that exchanges electrical signals, the stress actually applied to the joint between the solder ball and the connection electrode Will relieve the stress applied at different locations.

また、ダミー接続ピンが樹脂基板の熱による反りや応力に耐えられなくなると、最外周部のはんだボールと接続電極の接合が破壊される虞が生ずることになる。   Further, if the dummy connection pins cannot withstand the warp or stress caused by the heat of the resin substrate, there is a possibility that the bonding between the solder balls on the outermost peripheral portion and the connection electrodes is broken.

したがって、回路基板において、はんだボールと接続電極との接合部に実際に印加される応力を確実に緩和して電気的接合を十分に維持することを目的とする。   Therefore, an object of the present invention is to reliably relieve the stress actually applied to the joint between the solder ball and the connection electrode in the circuit board and sufficiently maintain the electrical connection.

本発明の一観点からは、第１の接続導体を備えた電子部品と、前記電子部品が実装されると共に、側面が前記第１の接続導体の側面と対向する第２の接続導体を備えた配線基板とからなり、前記第１の接続導体と前記第２の接続導体とが互いに対向する側面において接合している回路基板が提供される。   From one aspect of the present invention, an electronic component having a first connection conductor, and a second connection conductor on which the electronic component is mounted and whose side surface faces the side surface of the first connection conductor are provided. There is provided a circuit board comprising a wiring board, wherein the first connection conductor and the second connection conductor are joined to each other on the side surfaces facing each other.

また、本発明の別の観点からは、第１の金属材料を含んだ第１のバンプを備えた電子部品を形成する工程と、第２の金属材料を含んだ第２のバンプを備えた配線基板を形成する工程と、前記第１のバンプ或いは前記第２のバンプの少なくとも一方の表層部に、前記第１のバンプの融点及び前記第２のバンプの融点よりも低い融点を有する金属層を形成する工程と、前記第１のバンプの側面と前記第２のバンプの側面とを前記金属層を介して接触させた状態で加熱し、前記第１のバンプと前記第２のバンプとを接続する工程とを有する回路基板の製造方法が提供される。   According to another aspect of the present invention, a step of forming an electronic component having a first bump containing a first metal material, and a wiring having a second bump containing a second metal material A step of forming a substrate, and a metal layer having a melting point lower than a melting point of the first bump and a melting point of the second bump on at least one surface layer portion of the first bump or the second bump. The step of forming and the side surface of the first bump and the side surface of the second bump are heated in contact with each other through the metal layer to connect the first bump and the second bump. There is provided a method of manufacturing a circuit board having the step of:

開示の回路基板及びその製造方法によれば、はんだリフロー時において基板が内側や外側に反っても、電極間乖離や接触抵抗上昇が発生せず、電気接続信頼性の高い接合が可能となる。   According to the disclosed circuit board and the manufacturing method thereof, even when the board is warped inward or outward during solder reflow, the interelectrode separation or the increase in contact resistance does not occur, and high electrical connection reliability can be achieved.

ここで、図１を参照して、本発明の実施の形態を説明する。まず、図１（ａ）に示すように、樹脂基板１０の表面に内部配線１１と接続するパッド１２を形成するともに、このパッド１２にはんだバンプ１３を形成する。また、パッド１２の周囲はソルダーレジスト１４で埋め込むとともに、樹脂基板１０の四隅に平面形状がＬ字状のペーストからなる高さ合わせのためのスペーサ１５を設ける。   Here, an embodiment of the present invention will be described with reference to FIG. First, as shown in FIG. 1A, pads 12 connected to the internal wiring 11 are formed on the surface of the resin substrate 10, and solder bumps 13 are formed on the pads 12. Further, the periphery of the pad 12 is embedded with a solder resist 14, and spacers 15 for height adjustment made of a paste having an L-shaped planar shape are provided at the four corners of the resin substrate 10.

このはんだバンプ１３には、金属ピラー１６が、はんだバンプ１３の中心からずれた位置に植設されており、且つ、金属ピラー１６の先端部には、はんだバンプ１３より低融点の金属層１７が設けられていおり、バンプ１３、金属ピラー１６及び金属層により第１の接続導体を構成する。   A metal pillar 16 is implanted on the solder bump 13 at a position shifted from the center of the solder bump 13, and a metal layer 17 having a melting point lower than that of the solder bump 13 is formed at the tip of the metal pillar 16. The bumps 13, the metal pillars 16, and the metal layer constitute a first connection conductor.

一方、電子部品２０の表面に形成したパッド２１にバリアメタル層２２を介してはんだバンプ２３を設ける。また、パッド２１の周囲はパッシベーション膜２４で埋め込むとともに、電子部品２０の四隅に平面形状がＬ字状のペーストからなる高さ合わせのためのスペーサ２５を設ける。   On the other hand, a solder bump 23 is provided on a pad 21 formed on the surface of the electronic component 20 via a barrier metal layer 22. Further, the periphery of the pad 21 is embedded with a passivation film 24, and spacers 25 are provided at the four corners of the electronic component 20 for height adjustment made of paste having an L-shaped planar shape.

このはんだバンプ２３にも、金属ピラー２６が、はんだバンプ２３の中心からずれた位置に植設されており、且つ、金属ピラー２６の先端部には、はんだバンプ２３より低融点で、樹脂基板１０に設けた金属層１７と同じ組成の金属層２７が設けられており、バンプ２３、金属ピラー２６及び金属層２６により第２の接続導体を構成する。なお、はんだバンプ１３とはんだバンプ２３とは同じ材料である必要はなく、また、金属ピラー１６と金属ピラー２６とは同じ長さである必要もない。   Also on this solder bump 23, a metal pillar 26 is implanted at a position shifted from the center of the solder bump 23, and at the tip of the metal pillar 26, the resin substrate 10 has a lower melting point than the solder bump 23. A metal layer 27 having the same composition as that of the metal layer 17 provided on the metal layer 17 is provided, and the bump 23, the metal pillar 26, and the metal layer 26 constitute a second connection conductor. The solder bump 13 and the solder bump 23 do not need to be the same material, and the metal pillar 16 and the metal pillar 26 do not need to have the same length.

次いで、チップボンダー（図示は省略）を用いて樹脂基板１０と電子部品２０とを、金属ピラー１６の先端部と金属ピラー２６の先端部とが互いに平行状態で金属層１７と金属層２７とが側面において対向して接触する状態で位置合わせして仮固定する。この仮固定工程において、スペーサ１５とスペーサ２５とが互いに接触して、金属層１７と金属層２７との高さ合わせの機能を担うことになる。   Next, using a chip bonder (not shown), the resin substrate 10 and the electronic component 20 are bonded to each other with the metal layer 17 and the metal layer 27 in a state in which the tip of the metal pillar 16 and the tip of the metal pillar 26 are parallel to each other. Position and temporarily fix in a state of facing and contacting each other on the side surface. In this temporary fixing step, the spacer 15 and the spacer 25 come into contact with each other, and bear the function of adjusting the height of the metal layer 17 and the metal layer 27.

次いで、はんだバンプ１３及びはんだバンプ２３の融点以下で且つ、金属層１７，２７の融点以上に加熱してリフローを行う。この時、図１（ｂ）に示すように、樹脂基板１０は膨張するとともに反ることになるが、金属ピラー１６と金属ピラー２６同士は、溶融状態の金属層１８によって接続状態が保たれる。なお、ペーストからなるスペーサ１５とスペーサ２５は、構成成分の溶剤がリフローに伴う加熱により蒸発するので体積が減少して小さくなるので接触状態が解除される。   Next, reflow is performed by heating to below the melting point of the solder bump 13 and the solder bump 23 and above the melting point of the metal layers 17 and 27. At this time, as shown in FIG. 1B, the resin substrate 10 expands and warps, but the metal pillar 16 and the metal pillar 26 are kept connected by the molten metal layer 18. . Note that the spacer 15 and the spacer 25 made of paste are released from the contact state because the solvent of the constituent components evaporates due to the heating accompanying the reflow, and the volume decreases and becomes smaller.

次いで、図１（ｃ）に示すように、室温まで徐々に降温すると、樹脂基板１０は元のサイズに徐々に収縮するとともに、反りも徐々に少なくなる。この時、降温の初期においては金属層１８は溶融状態であるので、樹脂基板１０の反りが小さくなり始めても金属ピラー１６と金属ピラー２６とは互いにスライドするように移動して樹脂基板１０の反りの減少のさまたげになることはない。   Next, as shown in FIG. 1C, when the temperature is gradually lowered to room temperature, the resin substrate 10 gradually contracts to the original size and the warpage gradually decreases. At this time, since the metal layer 18 is in a molten state at the beginning of the temperature drop, the metal pillar 16 and the metal pillar 26 move so as to slide relative to each other even if the warpage of the resin substrate 10 starts to decrease, and the warpage of the resin substrate 10. There will be no impediment to the decline.

このように、本発明の実施の形態においては、低融点の金属層を用いることによって、従来よりリフロー温度を低くしているので、樹脂基板の加熱による反りは小さくなり、したがって、樹脂基板の反りの影響を低減することができる。   As described above, in the embodiment of the present invention, since the reflow temperature is made lower than before by using the low melting point metal layer, the warpage due to the heating of the resin substrate is reduced, and therefore the warpage of the resin substrate is reduced. Can be reduced.

また、降温時に、樹脂基板の反りが小さくなろうとする時に、その初期において、金属ピラー１６と金属ピラー２６とは溶融状態にある金属層の存在により互いにスライドするように移動して樹脂基板１０の反りの減少のさまたげになることはない。   In addition, when the temperature of the resin substrate is lowered, the metal pillar 16 and the metal pillar 26 are moved so as to slide with each other due to the presence of the molten metal layer. There is no hindrance to the reduction in warpage.

また、樹脂基板１０の反りが小さくなったより低温になった状態で金属層１８の固化がはじまるので、基板１０の反りに起因して固化した金属層１８に印加される応力は小さくなる。したがって、金属ピラー１６と金属ピラー２６との接触不良や電極間乖離が発生することはない。   In addition, since the solidification of the metal layer 18 starts at a lower temperature than the warpage of the resin substrate 10 is reduced, the stress applied to the solidified metal layer 18 due to the warpage of the substrate 10 is reduced. Accordingly, there is no contact failure between the metal pillar 16 and the metal pillar 26 and no electrode separation occurs.

なお、上述の説明では、互いに側面において対向させる接続導体を、バンプ、金属ピラー及び低融点金属層で構成しているが、両方をバンプで構成して、互いのバンプが側面で対向するように位置合わせして溶融接合しても良い。なお、この場合にはバンプをＳｎ−Ｂｉ等の低融点金属で構成することが望ましく、熱処理時に発生する基板の反りを少なくすることができる。   In the above description, the connection conductors facing each other on the side surfaces are configured with bumps, metal pillars, and low melting point metal layers, but both are configured with bumps so that the bumps face each other on the side surfaces. It may be aligned and melt bonded. In this case, it is desirable that the bumps are made of a low melting point metal such as Sn—Bi, and the warpage of the substrate that occurs during the heat treatment can be reduced.

或いは、少なくとも一方のバンプをバンプコア部の表面を低融点金属で覆った構成のバンプとして良く、一方のみをこの構成のバンプにする場合には、他方のバンプは低融点金属で構成する必要がある。   Alternatively, at least one of the bumps may be a bump having a configuration in which the surface of the bump core portion is covered with a low melting point metal. When only one of the bumps has this configuration, the other bump needs to be configured with a low melting point metal. .

また、一方の接続導体をバンプで構成するとともに、他方の接続導体を棒状導体とその先端部に設けた低融点金属層で構成しても良く、この場合には、バンプの側面と低融点金属層の側面とが対向することになる。なお、バンプは低融点金属で構成するか或いはバンプコア部の表面を低融点金属で覆った構成のバンプとする必要がある。   Also, one connecting conductor may be constituted by a bump, and the other connecting conductor may be constituted by a rod-shaped conductor and a low melting point metal layer provided at the tip thereof. The side of the layer will face. The bumps must be made of a low melting point metal, or bumps having a structure in which the surface of the bump core portion is covered with the low melting point metal.

このように、本発明の実施の形態において、第１の接続導体と第２の接続導体を従来のように互いの頂面で対向させて溶融接続するのではなく、互いの側面を対向させて溶融接続している。したがって、溶融接合時に基板が沿っても第１の接続導体と第２の接続導体の溶融部分が接続した状態でスライドするだけであるので、接触不良や電極間乖離が発生することがない。   As described above, in the embodiment of the present invention, the first connection conductor and the second connection conductor are not opposed to each other on the top surface and melt-connected as in the prior art, but the side surfaces are opposed to each other. Melt connected. Therefore, even if the substrate is along the melt-bonding, it only slides in a state where the melted portions of the first connection conductor and the second connection conductor are connected, so that contact failure and separation between electrodes do not occur.

以上を前提として、次に、本発明の実施例１の回路基板の製造工程を説明する。まず、図２（ａ）に示すように、表面にＣｕパッド３１を介してＮｉ及びＡｕを順次積層したバリアメタル層３２を設けた半導体チップ３０に対して、メタルマスク５０を用いた印刷法によって、例えば、Ｓｎ−３Ａｇ−０．３Ｃｕからなるはんだペースト３４をバリアメタル層３２上に設ける。この場合の半導体チップ３０のサイズは、例えば、１０×１０×０．５ｍｍであり、また、Ｃｕパッド３１の直径は、例えば、１５０μｍで３００μｍピッチで設けられている。なお、図における符号３３はパッシベーション膜である。   Based on the above, the circuit board manufacturing process according to the first embodiment of the present invention will be described next. First, as shown in FIG. 2A, a semiconductor chip 30 provided with a barrier metal layer 32 in which Ni and Au are sequentially stacked on a surface via a Cu pad 31 is printed by a printing method using a metal mask 50. For example, a solder paste 34 made of Sn-3Ag-0.3Cu is provided on the barrier metal layer 32. In this case, the size of the semiconductor chip 30 is, for example, 10 × 10 × 0.5 mm, and the diameters of the Cu pads 31 are, for example, 150 μm and 300 μm pitches. Note that reference numeral 33 in the figure denotes a passivation film.

次いで、図２（ｂ）に示すように、はんだペースト３４を設けた半導体チップ３０を、例えば、１０×１０×０．９ｍｍの凹部を有するアルミナ治具５１に収容するとともに、各はんだペースト３４に対向する位置に例えば、直径が７０μｍで３００μｍピッチで設けた貫通孔５３を有する厚さが、例えば、０．４ｍｍのシリコン治具５２をアルミナ治具５１上に載置する。   Next, as shown in FIG. 2B, the semiconductor chip 30 provided with the solder paste 34 is accommodated in, for example, an alumina jig 51 having a recess of 10 × 10 × 0.9 mm, and the solder paste 34 is placed on each solder paste 34. For example, a silicon jig 52 having a thickness of, for example, 0.4 mm and having through-holes 53 provided with a diameter of 70 μm and a pitch of 300 μm is placed on the alumina jig 51.

このシリコン治具５２の載置時に、シリコン治具５２に設けた貫通孔５３の中心が半導体チップ３０上に形成したＣｕパッド３１の中心より左へ数１０μｍ、例えば、３５μｍずらした位置になるように位置合わせを行う。   When the silicon jig 52 is placed, the center of the through hole 53 provided in the silicon jig 52 is shifted to the left by several tens of μm, for example, 35 μm, from the center of the Cu pad 31 formed on the semiconductor chip 30. Align to.

次いで、図２（ｃ）に示すように、シリコン治具５２に設けた貫通孔５３に例えば、直径が６０μｍで、長さが３００μｍのＣｕワイヤー３５を挿入したのち、Ｎ2 雰囲気のリフロー炉において、最高温度が２４５℃になるように加熱処置を行う。 Next, as shown in FIG. 2C, for example, after inserting a Cu wire 35 having a diameter of 60 μm and a length of 300 μm into the through hole 53 provided in the silicon jig 52, in a reflow furnace in an N 2 atmosphere. The heat treatment is performed so that the maximum temperature is 245 ° C.

次いで、図２（ｄ）に示すように、室温まで降温したのち、シリコン治具５２を取外し、半導体チップ３０をアルミナ治具５１から取り出すことによって、はんだバンプ３６中にＣｕワイヤー３５が植設された状態の半導体チップが得られる。   Next, as shown in FIG. 2D, after the temperature is lowered to room temperature, the silicon jig 52 is removed, and the semiconductor chip 30 is taken out from the alumina jig 51, whereby the Cu wire 35 is implanted in the solder bump 36. Thus, a semiconductor chip in the state can be obtained.

なお、図２（ｃ）の加熱処理においてはんだペースト中の溶剤は蒸発して、Ｓｎ−３Ａｇ−０．３Ｃｕからなるはんだバンプ３６として半球状になる。この熱処理工程において、シリコン治具５２は半導体チップと同じ熱膨張係数であるので、同じ量だけ平面方向に膨張するので、貫通孔５３中に保持しているＣｕワイヤー３５のはんだバンプ３６に対する植設位置が初期状態からずれることがない。   In addition, the solvent in a solder paste evaporates in the heat processing of FIG.2 (c), and becomes hemispherical as the solder bump 36 which consists of Sn-3Ag-0.3Cu. In this heat treatment step, since the silicon jig 52 has the same thermal expansion coefficient as that of the semiconductor chip, the silicon jig 52 expands in the plane direction by the same amount. Therefore, the Cu wire 35 held in the through hole 53 is implanted in the solder bump 36. The position does not deviate from the initial state.

次に、図３（ａ）に示すように、内部配線４１に接続するＣｕパッド４２の周囲をソルダーレジスト４３で埋め込んだ樹脂をベースとした多層回路基板４０に対して、メタルマスク５４を用いた印刷法によって、例えば、Ｓｎ−３Ａｇ−０．３Ｃｕからなるはんだペースト４４をＣｕパッド４２上に設ける。この場合の多層回路基板４０のサイズは、例えば、５０×５０×０．８ｍｍであり、また、Ｃｕパッド４２の直径は、例えば、２００μｍで３００μｍピッチで設けられている。   Next, as shown in FIG. 3A, a metal mask 54 is used for the multilayer circuit board 40 based on a resin in which the periphery of the Cu pad 42 connected to the internal wiring 41 is embedded with a solder resist 43. For example, a solder paste 44 made of Sn-3Ag-0.3Cu is provided on the Cu pad 42 by a printing method. In this case, the size of the multilayer circuit board 40 is, for example, 50 × 50 × 0.8 mm, and the diameters of the Cu pads 42 are, for example, 200 μm and 300 μm pitches.

次いで、図３（ｂ）に示すように、はんだペースト４４を設けた多層回路基板４０を、例えば、５０×５０×１．２ｍｍの凹部を有するアルミナ治具５５に収容するとともに、各はんだペースト４４に対向する位置に例えば、直径が７０μｍで３００μｍピッチで設けた貫通孔５７を有する厚さが、例えば、０．４ｍｍのシリコン治具５６をアルミナ治具５５上に載置する。   Next, as shown in FIG. 3B, the multilayer circuit board 40 provided with the solder paste 44 is accommodated in, for example, an alumina jig 55 having a recess of 50 × 50 × 1.2 mm, and each solder paste 44 is provided. For example, a silicon jig 56 having a thickness of 0.4 mm, for example, having through holes 57 provided with a diameter of 70 μm and a pitch of 300 μm is placed on an alumina jig 55.

このシリコン治具５６の載置時に、シリコン治具５６に設けた貫通孔５７の中心が多層回路基板４０上に形成したＣｕパッド４２の中心より左へ数１０μｍ、例えば、３５μｍずらした位置になるように位置合わせを行う。   When the silicon jig 56 is placed, the center of the through hole 57 provided in the silicon jig 56 is shifted to the left by several tens of μm, for example, 35 μm, from the center of the Cu pad 42 formed on the multilayer circuit board 40. Align as follows.

次いで、図３（ｃ）に示すように、シリコン治具５６に設けた貫通孔５７に例えば、直径が６０μｍで、長さが３００μｍのＣｕワイヤー４５を挿入したのち、Ｎ2 雰囲気のリフロー炉において、最高温度が２４５℃になるように加熱処置を行う。 Next, as shown in FIG. 3C, for example, after inserting a Cu wire 45 having a diameter of 60 μm and a length of 300 μm into the through hole 57 provided in the silicon jig 56, in a reflow furnace in an N 2 atmosphere. The heat treatment is performed so that the maximum temperature is 245 ° C.

次いで、図３（ｄ）に示すように、室温まで降温したのち、シリコン治具５６を取外し、多層回路基板４０をアルミナ治具５５から取り出すことによって、はんだバンプ４６中にＣｕワイヤー４５が植設された状態の多層回路基板が得られる。なお、図３（ｃ）の加熱処理においてはんだペースト中の溶剤は蒸発して、Ｓｎ−３Ａｇ−０．３Ｃｕからなるはんだバンプ４６として半球状になる。   Next, as shown in FIG. 3D, after the temperature is lowered to room temperature, the silicon jig 56 is removed, and the multilayer circuit board 40 is taken out from the alumina jig 55, whereby the Cu wires 45 are implanted in the solder bumps 46. A multilayer circuit board in a finished state is obtained. In addition, the solvent in a solder paste evaporates in the heat processing of FIG.3 (c), and becomes hemispherical as the solder bump 46 which consists of Sn-3Ag-0.3Cu.

次に、図４（ａ）に示すように、Ｃｕワイヤー３５にフラックスを塗布したのち、例えば、１５５℃に加熱したＳｎ−Ｂｉからなるはんだ浴５９を収容したはんだ槽５８の中にＣｕワイヤー３５のその先端部から１００〜１５０μｍ、例えば、１２０μｍだけ浸漬する。   Next, as shown in FIG. 4A, after the flux is applied to the Cu wire 35, for example, the Cu wire 35 is placed in a solder bath 58 containing a solder bath 59 made of Sn-Bi heated to 155 ° C. Immerse only 100 to 150 μm, for example, 120 μm from the tip of the substrate.

次いで、図４（ｂ）に示すように、Ｃｕワイヤー４５を引き上げて自然冷却することによって、Ｃｕワイヤー３５の先端部にＳｎ−Ｂｉからなるはんだ層３７が形成された半導体チップ３０が得られる。   Next, as shown in FIG. 4B, the semiconductor chip 30 in which the solder layer 37 made of Sn—Bi is formed at the tip of the Cu wire 35 is obtained by pulling up the Cu wire 45 and naturally cooling.

一方、図４（ｃ）に示すように、多層回路基板４０に設けたＣｕワイヤー４５にもフラックスを塗布したのち、例えば、１５５℃に加熱したＳｎ−Ｂｉからなるはんだ浴６１を収容したはんだ槽６０の中にＣｕワイヤー４５のその先端部から１００〜１５０μｍ、例えば、１２０μｍだけ浸漬する。   On the other hand, as shown in FIG. 4C, after a flux is applied to the Cu wire 45 provided on the multilayer circuit board 40, for example, a solder bath containing a solder bath 61 made of Sn—Bi heated to 155 ° C. 60 to 100 μm, for example, 120 μm, is immersed from the tip of the Cu wire 45.

次いで、図４（ｄ）に示すように、Ｃｕワイヤー４５を引き上げて自然冷却することによって、Ｃｕワイヤー４５の先端部にＳｎ−Ｂｉからなるはんだ層４７が形成された多層回路基板４０が得られる。   Next, as shown in FIG. 4D, by pulling up the Cu wire 45 and naturally cooling, the multilayer circuit board 40 in which the solder layer 47 made of Sn—Bi is formed at the tip of the Cu wire 45 is obtained. .

次いで、図５（ａ）及び（ｂ）に示すように、半導体チップ３０の電極形成領域の四隅に対し、ディスペンサ装置６２によってＢｉ−Ａｇはんだペーストを高さ３００μｍになるように塗布してスペーサ３８を形成する。この場合、高さが３００μｍになるように、例えば、２段階塗布を行うものであり、スペーサ３８の平面形状はＬ字型になるようにする。   Next, as shown in FIGS. 5A and 5B, Bi-Ag solder paste is applied to the four corners of the electrode formation region of the semiconductor chip 30 by the dispenser device 62 so as to have a height of 300 μm. Form. In this case, for example, two-step application is performed so that the height is 300 μm, and the planar shape of the spacer 38 is L-shaped.

一方、図５（ｃ）及び（ｄ）に示すように、多層回路基板４０における半導体チップの搭載位置に対応する四隅に対し、ソルダーレジスト４３を選択的に除去したのち、ディスペンサ装置６３によってＢｉ−Ａｇはんだペーストを高さ３００μｍになるように塗布してスペーサ４８を形成する。この場合も、高さが３００μｍになるように、例えば、２段階塗布を行うものであり、スペーサ４８の平面形状はスペーサ３８と向かい合うようにＬ字型になるようにする。   On the other hand, as shown in FIGS. 5C and 5D, after the solder resist 43 is selectively removed from the four corners corresponding to the mounting positions of the semiconductor chips in the multilayer circuit board 40, Bi− A spacer 48 is formed by applying an Ag solder paste to a height of 300 μm. Also in this case, for example, two-step application is performed so that the height becomes 300 μm, and the planar shape of the spacer 48 is L-shaped so as to face the spacer 38.

次いで、図６（ａ）に示すように、例えば、６０℃に加熱したチップボンダーを構成するステージ６４上に多層回路基板４０を載置するとともに、例えば、１４５℃に加熱したチップボンダーを構成するツールヘッド６５に保持した半導体チップ３０を多層回路基板４０に対して位置合わせする。   Next, as shown in FIG. 6A, for example, the multilayer circuit board 40 is placed on the stage 64 constituting the chip bonder heated to 60 ° C., and the chip bonder heated to 145 ° C., for example. The semiconductor chip 30 held on the tool head 65 is aligned with the multilayer circuit board 40.

この時、スペーサ４８とスペーサ３８とが互いに接触するように位置合わせすることによって、Ｃｕワイヤー３５とＣｕワイヤー４５とは互いに平行になるように対向させるとともに、その先端部に設けたＳｎ−Ｂｉからなるはんだ層３７とはんだ層４７とが同じ高さになるように位置合わせされて接触状態となる。また、この時の荷重を例えば、２０Ｎとし、６０秒間押圧することによって仮接合を行う。   At this time, by aligning the spacer 48 and the spacer 38 so as to be in contact with each other, the Cu wire 35 and the Cu wire 45 are opposed to each other so as to be parallel to each other, and from Sn-Bi provided at the tip thereof. The solder layer 37 and the solder layer 47 are aligned so that they are at the same height and are brought into contact. In addition, the load at this time is 20 N, for example, and temporary bonding is performed by pressing for 60 seconds.

次いで、図６（ｂ）に示すように、Ｎ2 雰囲気のリフロー炉に投入し、最高温度が１６５℃になるように加熱処理を行ってＳｎ−Ｂｉからなるはんだ層３７とはんだ層４７を溶融させてＳｎ−Ｂｉからなるはんだ層３９によって接合を行う。この時、樹脂をベースとする多層回路基板４０は膨張するとともに反ることになるが、Ｃｕワイヤー３５とＣｕワイヤー４５とは溶融状態のはんだ層３９によって接続状態が保たれる。
なお、Ｂｉ−Ａｇはんだペーストからなるスペーサ３８とスペーサ４８は、構成成分の溶剤がリフローに伴う加熱により蒸発するので体積が減少して小さくなるので接触状態が解除される。 Next, as shown in FIG. 6 (b), it is put into a reflow furnace in an N2 atmosphere, and heat treatment is performed so that the maximum temperature is 165 [deg.] C. to melt the Sn-Bi solder layer 37 and the solder layer 47. Bonding is performed by the solder layer 39 made of Sn-Bi. At this time, the multilayer circuit board 40 based on the resin expands and warps, but the Cu wire 35 and the Cu wire 45 are kept connected by the molten solder layer 39.
Note that the spacer 38 and the spacer 48 made of Bi—Ag solder paste are released from the contact state because the solvent of the constituent components evaporates due to the heating accompanying the reflow, and the volume decreases and becomes smaller.

次いで、図６（ｃ）に示すように、室温まで徐々に降温すると、多層回路基板４０は元のサイズに徐々に収縮するとともに、反りも徐々に少なくなる。この時、降温の初期においては低融点のＳｎ−Ｂｉからなるはんだ層３９は溶融状態であるので、多層回路基板４０の反りが小さくなり始めてもＣｕワイヤー３５とＣｕワイヤー４５とは互いにスライドするように移動して多層回路基板４０の反りの減少のさまたげになることはない。   Next, as shown in FIG. 6C, when the temperature is gradually lowered to room temperature, the multilayer circuit board 40 gradually contracts to the original size and the warpage gradually decreases. At this time, since the solder layer 39 made of Sn—Bi having a low melting point is in a molten state at the initial temperature drop, the Cu wire 35 and the Cu wire 45 slide with each other even when the warpage of the multilayer circuit board 40 starts to decrease. Therefore, the reduction in warpage of the multilayer circuit board 40 is not hindered.

このように製造した半導体装置について断面観察すると、半導体チップ３０のＣｕワイヤー３５と多層回路基板４０のＣｕワイヤー４５において接合が完結しており、半導体チップ外周部での接触不足や電極間乖離が発生していないことがわかった。また、−２５℃〜１２５℃の温度サイクル試験を実施し、１０００サイクル経過後も試験開始前と同等の電気抵抗値を示し、長期信頼性に優れる接合技術であることが明らかとなった。   When the cross section of the semiconductor device manufactured in this way is observed, the bonding is completed at the Cu wire 35 of the semiconductor chip 30 and the Cu wire 45 of the multilayer circuit board 40, resulting in insufficient contact and separation between the electrodes at the outer periphery of the semiconductor chip. I found out that I did not. In addition, a temperature cycle test of −25 ° C. to 125 ° C. was carried out, and after 1000 cycles, an electrical resistance value equivalent to that before the start of the test was exhibited, and it was revealed that this is a joining technique with excellent long-term reliability.

次に、本発明の実施例２を説明するが、スペーサ材料としてＢｉ−Ａｇペーストより高融点のアルミナペーストを用いるとともに、Ｃｕワイヤーの先端に被覆するはんだとしてＳｎ−Ｂｉより融点が高いＳｎ−Ｚｎ−Ｂｉを用いた以外は、上記の実施例１と実質的に同様であるので、図２乃至図６を借用して説明する。なお、半導体チップのサイズとＣｕパッドのサイズ及びピッチも上記の実施例１と異なっている。   Next, Example 2 of the present invention will be described. An alumina paste having a melting point higher than that of Bi—Ag paste is used as a spacer material, and Sn—Zn having a melting point higher than that of Sn—Bi is used as a solder covering the tip of the Cu wire. Since it is substantially the same as Example 1 except that -Bi is used, FIG. 2 to FIG. Note that the size of the semiconductor chip and the size and pitch of the Cu pads are also different from those of the first embodiment.

まず、図２（ａ）に示すように、表面にＣｕパッド３１を介してＮｉ及びＡｕを順次積層したバリアメタル層３２を設けた半導体チップ３０に対して、メタルマスク５０を用いた印刷法によって、例えば、Ｓｎ−３Ａｇ−０．３Ｃｕからなるはんだペースト３４をバリアメタル層３２上に設ける。この場合の半導体チップ３０のサイズは、例えば、１５×１５×０．５ｍｍであり、また、Ｃｕパッド３１の直径は、例えば、２００μｍで４００μｍピッチで設けられている。   First, as shown in FIG. 2A, a semiconductor chip 30 provided with a barrier metal layer 32 in which Ni and Au are sequentially stacked on a surface via a Cu pad 31 is printed by a printing method using a metal mask 50. For example, a solder paste 34 made of Sn-3Ag-0.3Cu is provided on the barrier metal layer 32. In this case, the size of the semiconductor chip 30 is, for example, 15 × 15 × 0.5 mm, and the diameters of the Cu pads 31 are, for example, 200 μm and provided at a pitch of 400 μm.

次いで、図２（ｂ）に示すように、はんだペースト３４を設けた半導体チップ３０を、例えば、１５×１５×０．９ｍｍの凹部を有するアルミナ治具５１に収容するとともに、各はんだペースト３４に対向する位置に例えば、直径が１００μｍで４００μｍピッチで設けた貫通孔５３を有する厚さが、例えば、０．４ｍｍのシリコン治具５２をアルミナ治具５１上に載置する。   Next, as shown in FIG. 2B, the semiconductor chip 30 provided with the solder paste 34 is accommodated in, for example, an alumina jig 51 having a recess of 15 × 15 × 0.9 mm, and the solder paste 34 is placed on each solder paste 34. For example, a silicon jig 52 having a thickness of, for example, 0.4 mm and having through-holes 53 provided with a diameter of 100 μm and a pitch of 400 μm is placed on the alumina jig 51.

このシリコン治具５２の載置時に、シリコン治具５２に設けた貫通孔５３の中心が半導体チップ３０上に形成したＣｕパッド３１の中心より左へ数１０μｍ、例えば、４０μｍずらした位置になるように位置合わせを行う。   When the silicon jig 52 is placed, the center of the through hole 53 provided in the silicon jig 52 is shifted to the left by several tens of μm, for example, 40 μm, from the center of the Cu pad 31 formed on the semiconductor chip 30. Align to.

次いで、図２（ｃ）に示すように、シリコン治具５２に設けた貫通孔５３に例えば、直径が８０μｍで、長さが３００μｍのＣｕワイヤー３５を挿入したのち、Ｎ2 雰囲気のリフロー炉において、最高温度が２４５℃になるように加熱処置を行う。 Next, as shown in FIG. 2 (c), for example, after inserting a Cu wire 35 having a diameter of 80 μm and a length of 300 μm into the through hole 53 provided in the silicon jig 52, in a reflow furnace in an N 2 atmosphere. Then, heat treatment is performed so that the maximum temperature is 245 ° C.

次いで、図２（ｄ）に示すように、室温まで降温したのち、シリコン治具５２を取外し、半導体チップ３０をアルミナ治具５１から取り出すことによって、はんだバンプ３６中にＣｕワイヤー３５が植設された状態の半導体チップが得られる。   Next, as shown in FIG. 2D, after the temperature is lowered to room temperature, the silicon jig 52 is removed, and the semiconductor chip 30 is taken out from the alumina jig 51, whereby the Cu wire 35 is implanted in the solder bump 36. Thus, a semiconductor chip in the state can be obtained.

次に、図３（ａ）に示すように、内部配線４１に接続するＣｕパッド４２の周囲をソルダーレジスト４３で埋め込んだ樹脂をベースとした多層回路基板４０に対して、メタルマスク５４を用いた印刷法によって、例えば、Ｓｎ−３Ａｇ−０．３Ｃｕからなるはんだペースト４４をＣｕパッド４２上に設ける。この場合の多層回路基板４０のサイズは、例えば、５０×５０×０．８ｍｍであり、また、Ｃｕパッド４２の直径は、例えば、２５０μｍで４００μｍピッチで設けられている。   Next, as shown in FIG. 3A, a metal mask 54 is used for the multilayer circuit board 40 based on a resin in which the periphery of the Cu pad 42 connected to the internal wiring 41 is embedded with a solder resist 43. For example, a solder paste 44 made of Sn-3Ag-0.3Cu is provided on the Cu pad 42 by a printing method. In this case, the size of the multilayer circuit board 40 is, for example, 50 × 50 × 0.8 mm, and the diameter of the Cu pads 42 is, for example, 250 μm and provided at a pitch of 400 μm.

次いで、図３（ｂ）に示すように、はんだペースト４４を設けた多層回路基板４０を、例えば、５０×５０×１．２ｍｍの凹部を有するアルミナ治具５５に収容するとともに、各はんだペースト４４に対向する位置に例えば、直径が１００μｍで４００μｍピッチで設けた貫通孔５７を有する厚さが、例えば、０．４ｍｍのシリコン治具５６をアルミナ治具５５上に載置する。   Next, as shown in FIG. 3B, the multilayer circuit board 40 provided with the solder paste 44 is accommodated in, for example, an alumina jig 55 having a recess of 50 × 50 × 1.2 mm, and each solder paste 44 is provided. For example, a silicon jig 56 having a thickness of 0.4 mm, for example, having through holes 57 provided with a diameter of 100 μm and a pitch of 400 μm is placed on an alumina jig 55.

このシリコン治具５６の載置時に、シリコン治具５６に設けた貫通孔５７の中心が多層回路基板４０上に形成したＣｕパッド４２の中心より左へ数１０μｍ、例えば、４０μｍずらした位置になるように位置合わせを行う。   When the silicon jig 56 is placed, the center of the through hole 57 provided in the silicon jig 56 is shifted to the left by several tens of μm, for example, 40 μm, from the center of the Cu pad 42 formed on the multilayer circuit board 40. Align as follows.

次いで、図３（ｃ）に示すように、シリコン治具５６に設けた貫通孔５７に例えば、直径が８０μｍで、長さが３００μｍのＣｕワイヤー４５を挿入したのち、Ｎ2 雰囲気のリフロー炉において、最高温度が２４５℃になるように加熱処置を行う。 Next, as shown in FIG. 3C, for example, after inserting a Cu wire 45 having a diameter of 80 μm and a length of 300 μm into the through hole 57 provided in the silicon jig 56, in a reflow furnace in an N 2 atmosphere. The heat treatment is performed so that the maximum temperature is 245 ° C.

次いで、図３（ｄ）に示すように、室温まで降温したのち、シリコン治具５６を取外し、多層回路基板４０をアルミナ治具５５から取り出すことによって、はんだバンプ４６中にＣｕワイヤー４５が植設された状態の多層回路基板が得られる。   Next, as shown in FIG. 3D, after the temperature is lowered to room temperature, the silicon jig 56 is removed, and the multilayer circuit board 40 is taken out from the alumina jig 55, whereby the Cu wires 45 are implanted in the solder bumps 46. A multilayer circuit board in a finished state is obtained.

次に、図４（ａ）に示すように、Ｃｕワイヤー３５にフラックスを塗布したのち、例えば、２０５℃に加熱したＳｎ−Ｚｎ−Ｂｉからなるはんだ浴５９を収容したはんだ槽５８の中にＣｕワイヤー３５のその先端部から１００〜１５０μｍ、例えば、１２０μｍだけ浸漬する。   Next, as shown in FIG. 4A, after the flux is applied to the Cu wire 35, for example, the Cu bath is placed in a solder bath 58 containing a solder bath 59 made of Sn—Zn—Bi heated to 205 ° C. Immerse the wire 35 by 100 to 150 μm, for example, 120 μm from the tip.

次いで、図４（ｂ）に示すように、Ｃｕワイヤー３５を引き上げて自然冷却することによって、Ｃｕワイヤー３５の先端部にＳｎ−Ｚｎ−Ｂｉからなるはんだ層３７が形成された半導体チップ３０が得られる。   Next, as shown in FIG. 4B, the semiconductor chip 30 in which the solder layer 37 made of Sn—Zn—Bi is formed at the tip of the Cu wire 35 is obtained by pulling up the Cu wire 35 and naturally cooling. It is done.

一方、図４（ｃ）に示すように、多層回路基板４０に設けたＣｕワイヤー４５にもフラックスを塗布したのち、例えば、２０５℃に加熱したＳｎ−Ｚｎ−Ｂｉからなるはんだ浴６１を収容したはんだ槽６０の中にＣｕワイヤー４５のその先端部から１００〜１５０μｍ、例えば、１２０μｍだけ浸漬する。   On the other hand, as shown in FIG. 4C, after flux is applied to the Cu wires 45 provided on the multilayer circuit board 40, for example, a solder bath 61 made of Sn—Zn—Bi heated to 205 ° C. is accommodated. 100-150 μm, for example, 120 μm, is immersed from the tip of the Cu wire 45 in the solder bath 60.

次いで、図４（ｄ）に示すように、Ｃｕワイヤー４５を引き上げて自然冷却することによって、Ｃｕワイヤー４５の先端部にＳｎ−Ｚｎ−Ｂｉからなるはんだ層４７が形成された多層回路基板４０が得られる。   Next, as shown in FIG. 4D, the multilayer circuit board 40 in which the solder layer 47 made of Sn—Zn—Bi is formed at the tip of the Cu wire 45 by pulling up the Cu wire 45 and naturally cooling it. can get.

次いで、図５（ａ）及び（ｂ）に示すように、半導体チップ３０の電極形成領域の四隅に対し、ディスペンサ装置６２によってアルミナペーストを高さ３００μｍになるように塗布してスペーサ３８を形成する。
この場合、高さが３００μｍになるように、例えば、２段階塗布を行うものであり、スペーサ３８の平面形状はＬ字型になるようにする。 Next, as shown in FIGS. 5A and 5B, alumina paste is applied to the four corners of the electrode formation region of the semiconductor chip 30 to a height of 300 μm by the dispenser device 62 to form the spacers 38. .
In this case, for example, two-step application is performed so that the height is 300 μm, and the planar shape of the spacer 38 is L-shaped.

一方、図５（ｃ）及び（ｄ）に示すように、多層回路基板４０における半導体チップの搭載位置に対応する四隅に対し、ソルダーレジスト４３を選択的に除去したのち、ディスペンサ装置６３によってアルミナペーストを高さ３００μｍになるように塗布してスペーサ４８を形成する。
この場合も、高さが３００μｍになるように、例えば、２段階塗布を行うものであり、スペーサ４８の平面形状はスペーサ３８と向かい合うようにＬ字型になるようにする。 On the other hand, as shown in FIGS. 5C and 5D, after the solder resist 43 is selectively removed from the four corners corresponding to the mounting positions of the semiconductor chips in the multilayer circuit board 40, the alumina paste is produced by the dispenser device 63. Is applied to a height of 300 μm to form a spacer 48.
Also in this case, for example, two-step application is performed so that the height becomes 300 μm, and the planar shape of the spacer 48 is L-shaped so as to face the spacer 38.

次いで、図６（ａ）に示すように、例えば、８０℃に加熱したチップボンダーを構成するステージ６４上に多層回路基板４０を載置するとともに、例えば、１９５℃に加熱したチップボンダーを構成するツールヘッド６５に保持した半導体チップ３０を多層回路基板４０に対して位置合わせする。   Next, as shown in FIG. 6A, for example, the multilayer circuit board 40 is placed on the stage 64 constituting the chip bonder heated to 80 ° C., and the chip bonder heated to 195 ° C., for example. The semiconductor chip 30 held on the tool head 65 is aligned with the multilayer circuit board 40.

この時、スペーサ４８とスペーサ３８とが互いに接触するように位置合わせすることによって、Ｃｕワイヤー３５とＣｕワイヤー４５とは互いに平行になるように対向させるとともに、その先端部に設けたＳｎ−Ｚｎ−Ｂｉからなるはんだ層３７とはんだ層４７とが同じ高さになるように位置合わせされて接触状態となる。また、この時の荷重を例えば、２０Ｎとし、６０秒間押圧することによって仮接合を行う。   At this time, by aligning the spacer 48 and the spacer 38 so as to contact each other, the Cu wire 35 and the Cu wire 45 are opposed to each other so as to be parallel to each other, and Sn—Zn— provided at the tip portion thereof. The Bi solder layer 37 and the solder layer 47 are aligned so that they are at the same height and are brought into contact. In addition, the load at this time is 20 N, for example, and temporary bonding is performed by pressing for 60 seconds.

次いで、図６（ｂ）に示すように、Ｎ2 雰囲気のリフロー炉に投入し、最高温度が２１０℃になるように加熱処理を行ってＳｎ−Ｚｎ−Ｂｉからなるはんだ層３７とはんだ層４７を溶融させてＳｎ−Ｚｎ−Ｂｉからなるはんだ層３９によって接合を行う。この時、樹脂をベースとする多層回路基板４０は膨張するとともに反りが発生することになるが、Ｃｕワイヤー３５とＣｕワイヤー４５とは溶融状態のはんだ層３９によって接続状態が保たれる。なお、アルミナペーストからなるスペーサ３８とスペーサ４８は、構成成分の溶剤がリフローに伴う加熱により蒸発するので体積が減少して小さくなるので接触状態が解除される。 Next, as shown in FIG. 6B, the solder layer 37 and the solder layer 47 made of Sn—Zn—Bi are put into a reflow furnace in an N 2 atmosphere and subjected to heat treatment so that the maximum temperature becomes 210 ° C. Are joined by the solder layer 39 made of Sn—Zn—Bi. At this time, the resin-based multilayer circuit board 40 expands and warps, but the Cu wire 35 and the Cu wire 45 are kept connected by the molten solder layer 39. The spacer 38 and the spacer 48 made of alumina paste are released from the contact state because the solvent of the constituent components evaporates due to heating accompanying reflow, and the volume decreases and becomes smaller.

次いで、図６（ｃ）に示すように、室温まで徐々に降温すると、多層回路基板４０は元のサイズに徐々に収縮するとともに、反りも徐々に少なくなる。この時、降温の初期においてはＳｎ−Ｚｎ−Ｂｉからなるはんだ層３９は溶融状態であるので、多層回路基板４０の反りが小さくなり始めてもＣｕワイヤー３５とＣｕワイヤー４５とは互いにスライドするように移動して多層回路基板４０の反りの減少のさまたげになることはない。   Next, as shown in FIG. 6C, when the temperature is gradually lowered to room temperature, the multilayer circuit board 40 gradually contracts to the original size and the warpage gradually decreases. At this time, since the solder layer 39 made of Sn—Zn—Bi is in a molten state at the initial temperature drop, the Cu wire 35 and the Cu wire 45 are slid relative to each other even if the warpage of the multilayer circuit board 40 starts to decrease. It does not move and obstruct the reduction of the warp of the multilayer circuit board 40.

このように製造した半導体装置について断面観察すると、半導体チップ３０のＣｕワイヤー３５と多層回路基板４０のＣｕワイヤー４５において接合が完結しており、半導体チップ外周部での接触不足や電極間乖離が発生していないことがわかった。また、１５０℃の高温放置試験を１０００時間実施した結果、高温放置後の電気抵抗と試験開始前の電気抵抗にほとんど差がみられないことが明らかとなった。   When the cross section of the semiconductor device manufactured in this way is observed, the bonding is completed at the Cu wire 35 of the semiconductor chip 30 and the Cu wire 45 of the multilayer circuit board 40, resulting in insufficient contact and separation between the electrodes at the outer periphery of the semiconductor chip. I found out that I did not. Further, as a result of carrying out the high-temperature standing test at 150 ° C. for 1000 hours, it became clear that there is almost no difference between the electrical resistance after leaving at high temperature and the electrical resistance before starting the test.

次に、図７乃至図１０を参照して、本発明の実施例３の回路基板の製造工程を説明する。まず、図７（ａ）に示すように、表面にＣｕパッド３１を介してＮｉ及びＡｕを順次積層したバリアメタル層３２を設けた半導体チップ３０の表面に厚さが例えば、３５μｍのドライフィルムレジスト７１をラミネーターにより貼付する。この場合の貼付圧力は例えば、０．１７〜０．１８ＭＰａであり、貼付温度は例えば、１２０℃である。なお、半導体チップ３０のサイズは、例えば、１５×１５×０．５ｍｍであり、また、Ｃｕパッド３１の直径は、例えば、１５０μｍで４００μｍピッチで設けられている。また、図における符号３３はパッシベーション膜である。   Next, with reference to FIGS. 7 to 10, the manufacturing process of the circuit board according to the third embodiment of the present invention will be described. First, as shown in FIG. 7A, a dry film resist having a thickness of, for example, 35 μm is formed on the surface of a semiconductor chip 30 provided with a barrier metal layer 32 in which Ni and Au are sequentially laminated via a Cu pad 31 on the surface. 71 is attached with a laminator. In this case, the sticking pressure is, for example, 0.17 to 0.18 MPa, and the sticking temperature is 120 ° C., for example. The size of the semiconductor chip 30 is, for example, 15 × 15 × 0.5 mm, and the diameter of the Cu pad 31 is, for example, 150 μm and provided at a pitch of 400 μm. Reference numeral 33 in the figure denotes a passivation film.

次いで、ドライフィルムレジスト７１に対してフォトマスク７２を載置して、例えば、６０ｍＪ／ｃｍ2 で露光する。次いで、図７（ｂ）に示すように、スプレー現像装置で炭酸ナトリウム１ｗｔ％溶液を吹付けて現像を行うことにより、多層回路基板上の電極と同径、同ピッチのめっきフレームとなるレジストパターン７３を形成する。 Next, a photomask 72 is placed on the dry film resist 71 and exposed at, for example, 60 mJ / cm 2 . Next, as shown in FIG. 7B, a resist pattern that forms a plating frame having the same diameter and the same pitch as the electrodes on the multilayer circuit board is developed by spraying a 1 wt% sodium carbonate solution with a spray developing device. 73 is formed.

次いで、図７（ｃ）に示すように、Ｓｎ−Ｂｉ系めっき浴７４を用いた無電解めっきによりレジストパターン７３の開口部の頂上部にまでＳｎ−Ｂｉめっきを行った。この場合の無電解Ｓｎ−Ｂｉめっき処理条件は下記の通りである。
めっき液組成
硫酸スズ：０．５ ｍｏｌ／Ｌ
硫酸ビスマス：０．０５ｍｏｌ／Ｌ
メタンスルホン酸：１００ｍｌ／Ｌ
チオ尿素：８０ｇ／Ｌ
めっき条件
液温：６０℃
めっき時間：１００〜１５０分間 Next, as shown in FIG. 7C, Sn—Bi plating was performed up to the top of the opening of the resist pattern 73 by electroless plating using a Sn—Bi plating bath 74. The electroless Sn—Bi plating conditions in this case are as follows.
Plating solution composition tin sulfate: 0.5 mol / L
Bismuth sulfate: 0.05 mol / L
Methanesulfonic acid: 100ml / L
Thiourea: 80 g / L
Plating conditions Solution temperature: 60 ° C
Plating time: 100 to 150 minutes

次いで、図７（ｄ）に示すように、レジストパターン７３をアセトンで剥離させることにより半導体チップ３０のバリアメタル層３２上に、高さが３５μｍのＳｎ−Ｂｉ電極バンプ７５が形成される。   Next, as shown in FIG. 7 (d), the resist pattern 73 is peeled off with acetone to form an Sn—Bi electrode bump 75 having a height of 35 μm on the barrier metal layer 32 of the semiconductor chip 30.

次に、図８（ａ）に示すように、内部配線４１に接続するＣｕパッド４２の周囲を厚さが、例えば、２５μｍのソルダーレジスト４３で埋め込んだ樹脂をベースとした多層回路基板４０の表面に厚さが例えば、３５μｍのドライフィルムレジスト８１をラミネーターにより貼付する。この場合の貼付圧力は例えば、０．１７〜０．１８ＭＰａであり、貼付温度は例えば、１２０℃である。なお、多層回路基板４０のサイズは、例えば、５０×５０×１ｍｍであり、また、Ｃｕパッド４２の直径は、例えば、２００μｍで４００μｍピッチで設けられている。   Next, as shown in FIG. 8A, the surface of the multilayer circuit board 40 based on a resin in which the periphery of the Cu pad 42 connected to the internal wiring 41 is embedded with a solder resist 43 having a thickness of, for example, 25 μm. A dry film resist 81 having a thickness of, for example, 35 μm is pasted by a laminator. In this case, the sticking pressure is, for example, 0.17 to 0.18 MPa, and the sticking temperature is 120 ° C., for example. The size of the multilayer circuit board 40 is, for example, 50 × 50 × 1 mm, and the diameters of the Cu pads 42 are, for example, 200 μm and provided at a pitch of 400 μm.

次いで、ドライフィルムレジスト８１に対してフォトマスク８２を載置して、例えば、６０ｍＪ／ｃｍ2 で露光する。次いで、図８（ｂ）に示すように、スプレー現像装置で炭酸ナトリウム１ｗｔ％溶液を吹付けて現像を行うことにより、多層回路基板上の電極と同径、同ピッチのめっきフレームとなるレジストパターン８３を形成する。 Next, a photomask 82 is placed on the dry film resist 81 and exposed at, for example, 60 mJ / cm 2 . Next, as shown in FIG. 8B, a resist pattern that becomes a plating frame having the same diameter and the same pitch as the electrodes on the multilayer circuit board is developed by spraying a 1 wt% sodium carbonate solution with a spray developing device. 83 is formed.

次いで、図８（ｃ）に示すように、Ｓｎ−Ｂｉ系めっき浴８４を用いた無電解めっきによりレジストパターン８３の開口部の頂上部にまでＳｎ−Ｂｉめっきを行った。この場合の無電解Ｓｎ−Ｂｉめっき処理条件は半導体チップ３０に設けたＳｎ−Ｂｉ電極パッド７５のメッキ条件と同じである。   Next, as shown in FIG. 8 (c), Sn—Bi plating was performed up to the top of the opening of the resist pattern 83 by electroless plating using a Sn—Bi plating bath 84. The electroless Sn—Bi plating process conditions in this case are the same as the plating conditions for the Sn—Bi electrode pad 75 provided on the semiconductor chip 30.

次いで、図８（ｄ）に示すように、レジストパターン８３をアセトンで剥離させることにより多層回路基板４０のＣｕパッド４２上に、高さが３５μｍのＳｎ−Ｂｉ電極バンプ８５が形成される。   Next, as shown in FIG. 8D, the resist pattern 83 is peeled off with acetone to form a Sn-Bi electrode bump 85 having a height of 35 μm on the Cu pad 42 of the multilayer circuit board 40.

次いで、図９（ａ）及び（ｂ）に示すように、半導体チップ３０の電極形成領域の四隅に対し、ディスペンサ装置６２によってアルミナペーストを高さ３５μｍになるように塗布してスペーサ３８を形成する。
この場合、高さが３５μｍになるように、例えば、２段階塗布を行うものであり、スペーサ３８の平面形状はＬ字型になるようにする。 Next, as shown in FIGS. 9A and 9B, the alumina paste is applied to the four corners of the electrode formation region of the semiconductor chip 30 to a height of 35 μm by the dispenser device 62 to form the spacer 38. .
In this case, for example, two-step application is performed so that the height is 35 μm, and the planar shape of the spacer 38 is L-shaped.

一方、図９（ｃ）及び（ｄ）に示すように、多層回路基板４０における半導体チップの搭載位置に対応する四隅に対し、ソルダーレジスト４３を選択的に除去したのち、ディスペンサ装置６３によってアルミナペーストを高さ３５μｍになるように塗布してスペーサ４８を形成する。
この場合も、高さが３５μｍになるように、例えば、２段階塗布を行うものであり、スペーサ４８の平面形状はスペーサ３８と向かい合うようにＬ字型になるようにする。 On the other hand, as shown in FIGS. 9C and 9D, after the solder resist 43 is selectively removed from the four corners corresponding to the mounting positions of the semiconductor chips in the multilayer circuit board 40, the alumina paste is produced by the dispenser device 63. Is applied to a height of 35 μm to form a spacer 48.
Also in this case, for example, two-step application is performed so that the height becomes 35 μm, and the planar shape of the spacer 48 is L-shaped so as to face the spacer 38.

次いで、図１０（ａ）に示すように、例えば、８０℃に加熱したチップボンダーを構成するステージ６４上に多層回路基板４０を載置するとともに、例えば、１１０℃に加熱したチップボンダーを構成するツールヘッド６５に保持した半導体チップ３０を多層回路基板４０に対して位置合わせする。   Next, as shown in FIG. 10A, for example, the multilayer circuit board 40 is placed on the stage 64 constituting the chip bonder heated to 80 ° C., and the chip bonder heated to 110 ° C., for example. The semiconductor chip 30 held on the tool head 65 is aligned with the multilayer circuit board 40.

この時、スペーサ３８とスペーサ４８とが互いに接触するように位置合わせすることによって、Ｓｎ−Ｂｉ電極バンプ７５とＳｎ−Ｂｉ電極バンプ８５が側面で対向して接触状態となる。また、この時の荷重を例えば、２０Ｎとし、６０秒間押圧することによって仮接合を行う。なお、仮接合の段階で半導体チップ３０のＳｎ−Ｂｉ電極バンプ７５と多層回路基板４０のＳｎ−Ｂｉ電極バンプ８５は各電極の中心から１７５μｍずらした形で接触する設計としている。   At this time, by aligning the spacer 38 and the spacer 48 so that they are in contact with each other, the Sn-Bi electrode bump 75 and the Sn-Bi electrode bump 85 face each other and come into contact with each other. In addition, the load at this time is 20 N, for example, and temporary bonding is performed by pressing for 60 seconds. In addition, the Sn-Bi electrode bump 75 of the semiconductor chip 30 and the Sn-Bi electrode bump 85 of the multilayer circuit board 40 are designed to come into contact with each other with a shift of 175 μm from the center of each electrode at the stage of temporary bonding.

次いで、図１０（ｂ）に示すように、Ｎ2 雰囲気のリフロー炉に投入し、最高温度が１６５℃になるように加熱処理を行ってＳｎ−Ｂｉ電極バンプ７５とＳｎ−Ｂｉ電極バンプ８５を溶融させて接合を行う。この時、樹脂をベースとする多層回路基板４０は膨張するとともに反ることになるが、Ｓｎ−Ｂｉ電極バンプ７５とＳｎ−Ｂｉ電極バンプ８５とは溶融状態のＳｎ−Ｂｉはんだによって上下方向にスライドしながら接続状態が保たれる。なお、アルミナペーストからなるスペーサ３８とスペーサ４８は、構成成分の溶剤がリフローに伴う加熱により蒸発するので体積が減少して小さくなるので接触状態が解除される。   Next, as shown in FIG. 10 (b), it is put into a reflow furnace in an N2 atmosphere, and heat treatment is performed so that the maximum temperature becomes 165 ° C., thereby melting the Sn-Bi electrode bump 75 and the Sn-Bi electrode bump 85. To join. At this time, the resin-based multilayer circuit board 40 expands and warps, but the Sn-Bi electrode bump 75 and the Sn-Bi electrode bump 85 slide in the vertical direction by the molten Sn-Bi solder. The connection state is maintained. The spacer 38 and the spacer 48 made of alumina paste are released from the contact state because the solvent of the constituent components evaporates due to heating accompanying reflow, and the volume decreases and becomes smaller.

次いで、図１０（ｃ）に示すように、室温まで徐々に降温すると、多層回路基板４０は元のサイズに徐々に収縮するとともに、反りも徐々に少なくなる。この時、降温の初期においてはＳｎ−Ｂｉ電極バンプ７５とＳｎ−Ｂｉ電極バンプ８５を構成するＳｎ−Ｂｉはんだは溶融状態であるので、多層回路基板４０の反りが小さくなり始めてもＳｎ−Ｂｉ電極バンプ７５とＳｎ−Ｂｉ電極バンプ８５とは互いにスライドするように移動して多層回路基板４０の反りの減少のさまたげになることはない。   Next, as shown in FIG. 10C, when the temperature is gradually lowered to room temperature, the multilayer circuit board 40 gradually contracts to the original size and the warpage gradually decreases. At this time, since the Sn-Bi solder that constitutes the Sn-Bi electrode bump 75 and the Sn-Bi electrode bump 85 is in a molten state at the initial temperature drop, the Sn-Bi electrode even if the warpage of the multilayer circuit board 40 starts to decrease. The bump 75 and the Sn-Bi electrode bump 85 move so as to slide with each other, and do not hinder the reduction of the warp of the multilayer circuit board 40.

このように製造した半導体装置について断面観察すると、半導体チップ３０のＳｎ−Ｂｉ電極バンプ７５と多層回路基板４０のＳｎ−Ｂｉ電極バンプ８５との間で接合が完結しており、半導体チップ外周部での接触不足や電極間乖離が発生していないことがわかった。また、−２５℃〜１２５℃の温度サイクル試験を実施結果、１５００サイクル経過後の電気抵抗と試験開始前の電気抵抗にほとんど差がみられないことが明らかとなった。   When the cross section of the semiconductor device manufactured in this way is observed, the bonding is completed between the Sn-Bi electrode bump 75 of the semiconductor chip 30 and the Sn-Bi electrode bump 85 of the multilayer circuit board 40, and at the outer periphery of the semiconductor chip. It was found that there was no shortage of contact and no electrode separation. In addition, as a result of performing a temperature cycle test at −25 ° C. to 125 ° C., it became clear that there was almost no difference between the electrical resistance after 1500 cycles and the electrical resistance before the start of the test.

このように、本発明の実施例３においては、従来と同様にバンプ同士による溶融接合を行っているが、互いの頂面を対向させて溶融接合する従来とは異なり、互いのバンプの側面を対向させて溶融接合しているので、溶融接合時の熱により多層回路基板４０が反った場合にも溶融したＳｎ−Ｂｉはんだが余裕をもって反りに追随することができ、電極間乖離が発生することがない。   As described above, in Example 3 of the present invention, fusion bonding is performed between the bumps in the same manner as in the past, but unlike the conventional case where fusion bonding is performed with the top surfaces facing each other, the side surfaces of the respective bumps are Since they are melt-bonded to face each other, even when the multilayer circuit board 40 is warped by the heat at the time of melt-bonding, the melted Sn-Bi solder can follow the warp with a margin, and an electrode separation occurs. There is no.

また、この実施例３においては、バンプ電極を融点の低いＳｎ−Ｂｉはんだを用いているので、溶融接合時の温度を低くすることができ、それによって、基板の反りも少なくなるので、この点でも電極間乖離が発生することがない。   Further, in this Example 3, since the bump electrode is made of Sn-Bi solder having a low melting point, the temperature at the time of fusion bonding can be lowered, and thereby the warpage of the substrate is reduced. But there is no gap between the electrodes.

次に、図１１乃至図１５を参照して、本発明の実施例４の回路基板の製造工程を説明する。まず、図１１（ａ）に示すように、表面にＣｕパッド３１を介してＮｉ及びＡｕを順次積層したバリアメタル層３２を設けた半導体チップ３０の表面に厚さが例えば、３５μｍのドライフィルムレジスト７１をラミネーターにより貼付する。この場合の貼付圧力は例えば、０．１７〜０．１８ＭＰａであり、貼付温度は例えば、１２０℃である。なお、半導体チップ３０のサイズは、例えば、１５×１５×０．５ｍｍであり、また、Ｃｕパッド３１の直径は、例えば、９０μｍで３００μｍピッチで設けられている。また、図における符号３３はパッシベーション膜である。   Next, with reference to FIG. 11 to FIG. 15, the manufacturing process of the circuit board according to the fourth embodiment of the present invention will be described. First, as shown in FIG. 11A, a dry film resist having a thickness of, for example, 35 μm is formed on the surface of a semiconductor chip 30 provided with a barrier metal layer 32 in which Ni and Au are sequentially laminated via a Cu pad 31 on the surface. 71 is attached with a laminator. In this case, the sticking pressure is, for example, 0.17 to 0.18 MPa, and the sticking temperature is 120 ° C., for example. The size of the semiconductor chip 30 is, for example, 15 × 15 × 0.5 mm, and the diameter of the Cu pad 31 is, for example, 90 μm and provided at a pitch of 300 μm. Reference numeral 33 in the figure denotes a passivation film.

次いで、ドライフィルムレジスト７１に対してフォトマスク７２を載置して、例えば、６０ｍＪ／ｃｍ2 で露光する。次いで、図１１（ｂ）に示すように、スプレー現像装置で炭酸ナトリウム１ｗｔ％溶液を吹付けて現像を行うことにより、多層回路基板上の電極と同径、同ピッチのめっきフレームとなるレジストパターン７３を形成する。 Next, a photomask 72 is placed on the dry film resist 71 and exposed at, for example, 60 mJ / cm 2 . Next, as shown in FIG. 11B, a resist pattern that becomes a plating frame having the same diameter and the same pitch as the electrodes on the multilayer circuit board is developed by spraying a 1 wt% sodium carbonate solution with a spray developing device. 73 is formed.

次いで、図１１（ｃ）に示すように、Ｃｕ系めっき浴７６を用いた電解めっきによりＣｕめっきを行った。この場合の電解Ｃｕめっき処理条件は下記の通りである。
めっき浴組成
硫酸銅（５水塩）：２２５ｇ／Ｌ
硫酸（９８％）：５５ｇ／Ｌ
塩素イオン：６０ｍｇ／Ｌ
アミン類とグリシジルエーテル反応縮合物ＫＢ１２（互応化学工業製商品型番）：２５０ｍｇ／Ｌ
ビススルホ有機化合物（ＳＯ3 Ｈ−Ｃ3 Ｈ6 −Ｓ−Ｓ−Ｃ3 Ｈ6 −ＳＯ3 Ｈ）：６ｍｇ／Ｌ
めっき条件
アノード：金属Ｃｕ
電流密度：２Ａ／ｄｍ2
めっき時間：８０分間 Next, as shown in FIG. 11 (c), Cu plating was performed by electrolytic plating using a Cu-based plating bath 76. The electrolytic Cu plating process conditions in this case are as follows.
Plating bath composition Copper sulfate (pentahydrate): 225 g / L
Sulfuric acid (98%): 55 g / L
Chlorine ion: 60mg / L
Amine and glycidyl ether reaction condensate KB12 (product model number, manufactured by Mutoh Chemical Co., Ltd.): 250 mg / L
Bissulfo organic compound (SO 3 H—C 3 H 6 —S—S—C 3 H 6 —SO 3 H): 6 mg / L
Plating condition Anode: Metal Cu
Current density: 2 A / dm 2
Plating time: 80 minutes

次いで、図１２（ａ）に示すように、レジストパターン７３をアセトンで剥離させることにより半導体チップ３０のバリアメタル層３２上に、高さが３５μｍのＣｕバンプコア７７が形成される。   Next, as shown in FIG. 12A, a Cu bump core 77 having a height of 35 μm is formed on the barrier metal layer 32 of the semiconductor chip 30 by peeling the resist pattern 73 with acetone.

次いで、図１２（ｂ）に示すように、Ｓｎ−Ｂｉ系めっき浴７８に浸漬し、図１２（ｃ）に示すようにＣｕバンプコア７７の表面にＳｎ−Ｂｉ膜７９を形成してＣｕ／Ｓｎ−Ｂｉ電極８０を構成する。なお、この時のめっき液組成は、上記の実施例３の場合と同様であるが、めっき時間を例えば１５分間とすることによって、Ｓｎ−Ｂｉ膜７９の膜厚を５μｍにする。   Next, as shown in FIG. 12 (b), it is immersed in a Sn—Bi plating bath 78, and as shown in FIG. 12 (c), a Sn—Bi film 79 is formed on the surface of the Cu bump core 77 to form a Cu / Sn. A Bi electrode 80 is formed. The plating solution composition at this time is the same as that in Example 3 above, but the film thickness of the Sn—Bi film 79 is set to 5 μm by setting the plating time to, for example, 15 minutes.

次に、図１３（ａ）に示すように、内部配線４１に接続するＣｕパッド４２の周囲を厚さが、例えば、２５μｍのソルダーレジスト４３で埋め込んだ樹脂をベースとした多層回路基板４０の表面に厚さが例えば、３５μｍのドライフィルムレジスト８１をラミネーターにより貼付する。この場合の貼付圧力は例えば、０．１７〜０．１８ＭＰａであり、貼付温度は例えば、１２０℃である。なお、多層回路基板４０のサイズは、例えば、５０×５０×１ｍｍであり、また、Ｃｕパッド４２の直径は、例えば、１９０μｍで４００μｍピッチで設けられている。   Next, as shown in FIG. 13A, the surface of the multilayer circuit board 40 based on a resin in which the periphery of the Cu pad 42 connected to the internal wiring 41 is embedded with a solder resist 43 having a thickness of, for example, 25 μm. A dry film resist 81 having a thickness of, for example, 35 μm is pasted by a laminator. In this case, the sticking pressure is, for example, 0.17 to 0.18 MPa, and the sticking temperature is 120 ° C., for example. The size of the multilayer circuit board 40 is, for example, 50 × 50 × 1 mm, and the diameter of the Cu pad 42 is, for example, 190 μm and provided at a pitch of 400 μm.

次いで、ドライフィルムレジスト８１に対してフォトマスク８２を載置して、例えば、６０ｍＪ／ｃｍ2 で露光する。次いで、図１３（ｂ）に示すように、スプレー現像装置で炭酸ナトリウム１ｗｔ％溶液を吹付けて現像を行うことにより、多層回路基板上の電極と同径、同ピッチのめっきフレームとなるレジストパターン８３を形成する。 Next, a photomask 82 is placed on the dry film resist 81 and exposed at, for example, 60 mJ / cm 2 . Next, as shown in FIG. 13B, a resist pattern that becomes a plating frame having the same diameter and the same pitch as the electrodes on the multilayer circuit board is developed by spraying a 1 wt% sodium carbonate solution with a spray developing device. 83 is formed.

次いで、図１３（ｃ）に示すように、Ｃｕ系めっき浴８６を用いた電解めっきによりＣｕめっきを行った。この場合の電解Ｃｕめっき処理条件は半導体チップ３０に対する電解Ｃｕめっき処理条件と同じである。   Next, as shown in FIG. 13C, Cu plating was performed by electrolytic plating using a Cu-based plating bath 86. The electrolytic Cu plating process conditions in this case are the same as the electrolytic Cu plating process conditions for the semiconductor chip 30.

次いで、図１４（ａ）に示すように、レジストパターン８３をアセトンで剥離させることにより多層回路基板４０のＣｕパッド４２上に、高さが３５μｍのＣｕバンプコア８７が形成される。   Next, as shown in FIG. 14A, a Cu bump core 87 having a height of 35 μm is formed on the Cu pad 42 of the multilayer circuit board 40 by peeling the resist pattern 83 with acetone.

次いで、図１４（ｂ）に示すように、Ｓｎ−Ｂｉ系めっき浴８８に浸漬し、図１４（ｃ）に示すようにＣｕバンプコア８７の表面にＳｎ−Ｂｉ膜８９を形成してＣｕ／Ｓｎ−Ｂｉ電極９０を構成する。なお、この時のＳｎ−Ｂｉ無電解めっき処理条件は、半導体チップ３０に対するＳｎ−Ｂｉ無電解めっき処理条件と同じである。   Next, as shown in FIG. 14B, the substrate is immersed in a Sn—Bi plating bath 88, and a Sn—Bi film 89 is formed on the surface of the Cu bump core 87 as shown in FIG. A Bi electrode 90 is formed. Note that the Sn—Bi electroless plating treatment conditions at this time are the same as the Sn—Bi electroless plating treatment conditions for the semiconductor chip 30.

次いで、図示は省略するものの、上記の図９（ａ）及び（ｂ）に示す工程と同様の工程によって、半導体チップ３０の電極形成領域の四隅に対し、ディスペンサ装置によってアルミナペーストを高さ３５μｍになるように塗布してスペーサ３８を形成する。この場合も、高さが３５μｍになるように、例えば、２段階塗布を行うものであり、スペーサ３８の平面形状はＬ字型になるようにする。   Next, although not shown in the drawing, alumina paste is formed to a height of 35 μm by a dispenser device at the four corners of the electrode formation region of the semiconductor chip 30 by the same process as the process shown in FIGS. 9A and 9B. The spacers 38 are formed by coating in such a manner. Also in this case, for example, two-step application is performed so that the height is 35 μm, and the planar shape of the spacer 38 is L-shaped.

一方、上記の図９（ｃ）及び（ｄ）に示す工程と同様の工程によって、多層回路基板４０における半導体チップの搭載位置に対応する四隅に対し、ソルダーレジスト４３を選択的に除去したのち、ディスペンサ装置によってアルミナペーストを高さ３５μｍになるように塗布してスペーサ４８を形成する。この場合も、高さが３５μｍになるように、例えば、２段階塗布を行うものであり、スペーサ４８の平面形状はスペーサ３８と向かい合うようにＬ字型になるようにする。   On the other hand, the solder resist 43 is selectively removed from the four corners corresponding to the mounting positions of the semiconductor chips in the multilayer circuit board 40 by the same process as the process shown in FIGS. 9C and 9D. The spacer 48 is formed by applying alumina paste to a height of 35 μm using a dispenser device. Also in this case, for example, two-step application is performed so that the height becomes 35 μm, and the planar shape of the spacer 48 is L-shaped so as to face the spacer 38.

次いで、図１５（ａ）に示すように、例えば、８０℃に加熱したチップボンダーを構成するステージ６４上に多層回路基板４０を載置するとともに、例えば、１１０℃に加熱したチップボンダーを構成するツールヘッド６５に保持した半導体チップ３０を多層回路基板４０に対して位置合わせする。   Next, as shown in FIG. 15A, for example, the multilayer circuit board 40 is placed on the stage 64 constituting the chip bonder heated to 80 ° C., and the chip bonder heated to 110 ° C., for example. The semiconductor chip 30 held on the tool head 65 is aligned with the multilayer circuit board 40.

この時、スペーサ３８とスペーサ４８とが互いに接触するように位置合わせすることによって、Ｃｕ／Ｓｎ−Ｂｉ電極８０とＣｕ／Ｓｎ−Ｂｉ電極９０が側面で対向して接触状態となる。また、この時の荷重を例えば、２０Ｎとし、６０秒間押圧することによって仮接合を行う。なお、仮接合の段階で半導体チップ３０のＣｕ／Ｓｎ−Ｂｉ電極８０と多層回路基板４０のＣｕ／Ｓｎ−Ｂｉ電極９０は各電極の中心から１５０μｍずらした形で接触する設計としている。   At this time, by aligning the spacer 38 and the spacer 48 so as to be in contact with each other, the Cu / Sn—Bi electrode 80 and the Cu / Sn—Bi electrode 90 are opposed to each other on the side surface to be in a contact state. In addition, the load at this time is 20 N, for example, and temporary bonding is performed by pressing for 60 seconds. In addition, the Cu / Sn-Bi electrode 80 of the semiconductor chip 30 and the Cu / Sn-Bi electrode 90 of the multilayer circuit board 40 are designed to come into contact with each other while being shifted by 150 μm from the center of each electrode at the stage of temporary bonding.

次いで、図１５（ｂ）に示すように、Ｎ2 雰囲気のリフロー炉に投入し、最高温度が１６５℃になるように加熱処理を行ってＣｕ／Ｓｎ−Ｂｉ電極８０のＳｎ−Ｂｉ膜７９とＣｕ／Ｓｎ−Ｂｉ電極９０のＳｎ−Ｂｉ膜８９を溶融させて接合を行う。この時、樹脂をベースとする多層回路基板４０は膨張するとともに反ることになるが、Ｃｕ／Ｓｎ−Ｂｉ電極８０とＣｕ／Ｓｎ−Ｂｉ電極９０とは溶融状態のＳｎ−Ｂｉはんだによって上下方向にスライドしながら接続状態が保たれる。なお、アルミナペーストからなるスペーサ３８とスペーサ４８は、構成成分の溶剤がリフローに伴う加熱により蒸発するので体積が減少して小さくなるので接触状態が解除される。 Next, as shown in FIG. 15 (b), it is put into a reflow furnace in an N 2 atmosphere and subjected to heat treatment so that the maximum temperature becomes 165 ° C., and the Sn—Bi film 79 of the Cu / Sn—Bi electrode 80 is formed. Bonding is performed by melting the Sn-Bi film 89 of the Cu / Sn-Bi electrode 90. At this time, the resin-based multilayer circuit board 40 expands and warps, but the Cu / Sn—Bi electrode 80 and the Cu / Sn—Bi electrode 90 are vertically moved by molten Sn—Bi solder. The connection state is maintained while sliding. The spacer 38 and the spacer 48 made of alumina paste are released from the contact state because the solvent of the constituent components evaporates due to heating accompanying reflow, and the volume decreases and becomes smaller.

次いで、図１５（ｃ）に示すように、室温まで徐々に降温すると、多層回路基板４０は元のサイズに徐々に収縮するとともに、反りも徐々に少なくなる。この時、降温の初期においてはＣｕ／Ｓｎ−Ｂｉ電極８０とＣｕ／Ｓｎ−Ｂｉ電極９０の表面のＳｎ−Ｂｉはんだは溶融状態であるので、多層回路基板４０の反りが小さくなり始めてもＣｕ／Ｓｎ−Ｂｉ電極８０とＣｕ／Ｓｎ−Ｂｉ電極９０とは互いにスライドするように移動して多層回路基板４０の反りの減少のさまたげになることはない。   Next, as shown in FIG. 15C, when the temperature is gradually lowered to room temperature, the multilayer circuit board 40 gradually contracts to the original size and the warpage gradually decreases. At this time, since the Sn—Bi solder on the surfaces of the Cu / Sn—Bi electrode 80 and the Cu / Sn—Bi electrode 90 is in a molten state at the initial temperature drop, the Cu / Sn—Bi electrode 90 can be reduced even if the warpage of the multilayer circuit board 40 starts to decrease. The Sn-Bi electrode 80 and the Cu / Sn-Bi electrode 90 do not move to slide with respect to each other and do not hinder the reduction of the warpage of the multilayer circuit board 40.

このように製造した半導体装置について断面観察すると、半導体チップ３０のＳｎ−Ｂｉ電極バンプ７５と多層回路基板４０のＳｎ−Ｂｉ電極バンプ８５との間で接合が完結しており、半導体チップ外周部での接触不足や電極間乖離が発生していないことがわかった。また、１５０℃の高温放置試験を２０００時間実施した結果、高温放置後の電気抵抗と試験開始前の電気抵抗にほとんど差がみられないことが明らかとなった。   When the cross section of the semiconductor device manufactured in this way is observed, the bonding is completed between the Sn-Bi electrode bump 75 of the semiconductor chip 30 and the Sn-Bi electrode bump 85 of the multilayer circuit board 40, and at the outer periphery of the semiconductor chip. It was found that there was no shortage of contact and no electrode separation. In addition, as a result of conducting a high-temperature standing test at 150 ° C. for 2000 hours, it became clear that there was almost no difference between the electrical resistance after standing at high temperature and the electrical resistance before starting the test.

このように、本発明の実施例４においては、上記の実施例３と同様に互いのバンプの側面を対向させて溶融接合しているので、溶融接合時の熱により多層回路基板４０が反った場合にも溶融したＳｎ−Ｂｉはんだが余裕をもって反りに追随することができ、電極間乖離が発生することがない。   As described above, in the fourth embodiment of the present invention, as in the third embodiment, the side surfaces of the bumps face each other and are melt-bonded. Therefore, the multilayer circuit board 40 is warped by heat during the melt-bonding. Even in this case, the melted Sn—Bi solder can follow the warp with a margin, and no interelectrode separation occurs.

また、この実施例４においては、バンプ電極の表面を融点の低いＳｎ−Ｂｉはんだで覆っているので、溶融接合時の温度を低くすることができ、それによって、基板の反りも少なくなるので、この点でも電極間乖離が発生することがない。   Moreover, in this Example 4, since the surface of the bump electrode is covered with Sn—Bi solder having a low melting point, the temperature at the time of fusion bonding can be lowered, thereby reducing the warpage of the substrate. In this respect as well, no separation between the electrodes occurs.

次に、図１６乃至図１９を参照して、本発明の実施例５の回路基板の製造工程を説明する。まず、図１６（ａ）に示すように、表面にＣｕパッド３１を介してＮｉ及びＡｕを順次積層したバリアメタル層３２を設けた半導体チップ３０に対して、メタルマスク９１を用いた印刷法によって、例えば、Ｓｎ−Ｚｎ−Ｂｉからなるはんだペースト９２をバリアメタル層３２上に設ける。この場合の半導体チップ３０のサイズは、例えば、１５×１５×０．５ｍｍであり、また、Ｃｕパッド３１の直径は、例えば、１５０μｍで３００μｍピッチで設けられている。   Next, with reference to FIGS. 16 to 19, the manufacturing process of the circuit board according to the fifth embodiment of the present invention will be described. First, as shown in FIG. 16A, a semiconductor chip 30 provided with a barrier metal layer 32 in which Ni and Au are sequentially stacked on a surface via a Cu pad 31 is printed by a printing method using a metal mask 91. For example, a solder paste 92 made of Sn—Zn—Bi is provided on the barrier metal layer 32. In this case, the size of the semiconductor chip 30 is, for example, 15 × 15 × 0.5 mm, and the diameters of the Cu pads 31 are, for example, 150 μm and 300 μm pitches.

次いで、図１６（ｂ）に示すように、はんだペースト９２を設けた半導体チップ３０を、Ｎ2 雰囲気のリフロー炉において、最高温度が２１０℃になるように加熱処置を行う。この熱処理によって、図１６（ｃ）に示すように、はんだバンプ９３が形成される。 Next, as shown in FIG. 16 (b), the semiconductor chip 30 provided with the solder paste 92 is heated so that the maximum temperature becomes 210 ° C. in a reflow furnace in an N 2 atmosphere. By this heat treatment, solder bumps 93 are formed as shown in FIG.

次に、図１７（ａ）に示すように、中央部の貫通スルーホール１０２が形成されたＣｕ電極１０１の周囲を厚さが、例えば、２５μｍのソルダーレジスト１０３で埋め込んだ樹脂をベースとした多層回路基板１００を準備する。なお、多層回路基板１００のサイズは、例えば、５０×５０×０．８ｍｍであり、また、Ｃｕ電極１０１の直径は、例えば、２５０μｍで４００μｍピッチで設けられている。また、貫通スルーホール１０２の内径は、例えば、２００μｍである。   Next, as shown in FIG. 17A, a multilayer based on a resin in which the periphery of the Cu electrode 101 in which the through-hole 102 at the center is formed is filled with a solder resist 103 having a thickness of, for example, 25 μm. A circuit board 100 is prepared. The size of the multilayer circuit board 100 is, for example, 50 × 50 × 0.8 mm, and the diameter of the Cu electrodes 101 is, for example, 250 μm and provided at a pitch of 400 μm. Further, the inner diameter of the through through hole 102 is, for example, 200 μm.

次いで、図１７（ｂ）に示すように、メタルマスク１０４を用いた印刷法によって、Ｂｉ−Ａｇペースト１０５を貫通スルーホール１０２の上部に充填する。   Next, as shown in FIG. 17B, the Bi-Ag paste 105 is filled into the upper portion of the through-hole 102 by a printing method using the metal mask 104.

次いで、図１７（ｃ）に示すように、Ｂｉ−Ａｇペースト１０５を設けた多層回路基板１００を、アルミナ治具１０６に収容するとともに、貫通スルーホール１０２に対向する位置に貫通孔１０８を有するシリコン治具１０７をアルミナ治具１０６上に載置する。   Next, as shown in FIG. 17C, the multilayer circuit board 100 provided with the Bi-Ag paste 105 is accommodated in an alumina jig 106 and silicon having a through hole 108 at a position facing the through through hole 102. The jig 107 is placed on the alumina jig 106.

次いで、図１７（ｄ）に示すように、シリコン治具１０７に設けた貫通孔１０８に例えば、直径が１００μｍで、長さが５００μｍのＣｕワイヤー１０９を挿入したのち、Ｎ2 雰囲気のリフロー炉において、最高温度が２８５℃になるように加熱処置を行う。この熱処理においてＢｉ−Ａｇペースト１０５中の溶剤は蒸発しＢｉ−Ａｇはんだ１１０となる。なお、このＢｉ−Ａｇはんだ１１０の融点は、例えば、２７０℃である。 Next, as shown in FIG. 17 (d), for example, after inserting a Cu wire 109 having a diameter of 100 μm and a length of 500 μm into the through hole 108 provided in the silicon jig 107, in a reflow furnace in an N 2 atmosphere. Then, heat treatment is performed so that the maximum temperature is 285 ° C. In this heat treatment, the solvent in the Bi-Ag paste 105 evaporates and becomes Bi-Ag solder 110. Note that the melting point of the Bi—Ag solder 110 is, for example, 270 ° C.

次いで、図１８（ａ）に示すように、室温まで降温したのち、シリコン治具１０７を取外し、多層回路基板１００をアルミナ治具１０６から取り出すことによって、Ｂｉ−Ａｇはんだ１１０中にＣｕワイヤー１０９が植設された状態の多層回路基板が得られる。   Next, as shown in FIG. 18A, after the temperature is lowered to room temperature, the silicon jig 107 is removed, and the multilayer circuit board 100 is taken out of the alumina jig 106, whereby the Cu wire 109 is formed in the Bi-Ag solder 110. A multilayer circuit board in an implanted state is obtained.

次に、図１８（ｂ）に示すように、Ｃｕワイヤー１０９にフラックスを塗布したのち、例えば、２０５℃に加熱したＳｎ−Ｚｎ−Ｂｉからなるはんだ浴１１２を収容したはんだ槽１１１の中にＣｕワイヤー１０９のその先端部から１００〜１５０μｍ、例えば、１２０μｍだけ浸漬する。   Next, as shown in FIG. 18B, after applying flux to the Cu wire 109, for example, in a solder bath 111 containing a solder bath 112 made of Sn—Zn—Bi heated to 205 ° C. Immerse the wire 109 from its tip by 100 to 150 μm, for example, 120 μm.

次いで、図１８（ｃ）に示すように、Ｃｕワイヤー１０９を引き上げて自然冷却することによって、Ｃｕワイヤー１０９の先端部にＳｎ−Ｚｎ−Ｂｉからなるはんだ層１１３が形成された多層回路基板１００が得られる。   Next, as shown in FIG. 18C, the multilayer circuit board 100 in which the solder layer 113 made of Sn—Zn—Bi is formed at the tip of the Cu wire 109 by pulling up the Cu wire 109 and naturally cooling the Cu wire 109 is obtained. can get.

次いで、図示は省略するものの、上記の図９（ａ）及び（ｂ）に示す工程と同様の工程によって、半導体チップ３０の電極形成領域の四隅に対し、ディスペンサ装置によってアルミナペーストを高さ５０μｍになるように塗布してスペーサ３８を形成する。この場合も、高さが５０μｍになるように、例えば、２段階塗布を行うものであり、スペーサ３８の平面形状はＬ字型になるようにする。   Next, although not shown, alumina paste is made 50 μm in height by a dispenser device at the four corners of the electrode formation region of the semiconductor chip 30 by the same process as the process shown in FIGS. 9A and 9B. The spacers 38 are formed by coating in such a manner. Also in this case, for example, two-step application is performed so that the height is 50 μm, and the planar shape of the spacer 38 is L-shaped.

一方、上記の図９（ｃ）及び（ｄ）に示す工程と同様の工程によって、多層回路基板１００における半導体チップの搭載位置に対応する四隅に対し、ソルダーレジスト１０３を選択的に除去したのち、ディスペンサ装置によってアルミナペーストを高さ３００μｍになるように塗布してスペーサ４８を形成する。この場合も、高さが３００μｍになるように、例えば、２段階塗布を行うものであり、スペーサ４８の平面形状はスペーサ３８と向かい合うようにＬ字型になるようにする。   On the other hand, the solder resist 103 is selectively removed from the four corners corresponding to the mounting positions of the semiconductor chip in the multilayer circuit board 100 by the same process as the process shown in FIGS. 9C and 9D. The spacer 48 is formed by applying alumina paste to a height of 300 μm with a dispenser device. Also in this case, for example, two-step application is performed so that the height becomes 300 μm, and the planar shape of the spacer 48 is L-shaped so as to face the spacer 38.

次いで、図１９（ａ）に示すように、例えば、８０℃に加熱したチップボンダーを構成するステージ６４上に多層回路基板１００を載置するとともに、例えば、１７５℃に加熱したチップボンダーを構成するツールヘッド６５に保持した半導体チップ３０を多層回路基板１００に対して位置合わせする。   Next, as shown in FIG. 19A, for example, the multilayer circuit board 100 is placed on the stage 64 constituting the chip bonder heated to 80 ° C., and the chip bonder heated to 175 ° C., for example. The semiconductor chip 30 held on the tool head 65 is aligned with the multilayer circuit board 100.

この時、スペーサ３８とスペーサ４８とが互いに接触するように位置合わせすることによって、はんだバンプ９３とＣｕワイヤー１０９の先端部に設けたはんだ層１１３が互いに側面で対向して接触状態となる。また、この時の荷重を例えば、２０Ｎとし、６０秒間押圧することによって仮接合を行う。なお、仮接合の段階で半導体チップ３０のはんだバンプ９３と多層回路基板１００のＣｕワイヤー１０９は各々の中心から１２５μｍずらした形で接触する設計としている。   At this time, by positioning so that the spacer 38 and the spacer 48 are in contact with each other, the solder bumps 93 and the solder layer 113 provided at the tip of the Cu wire 109 are in contact with each other on the side surfaces. In addition, the load at this time is 20 N, for example, and temporary bonding is performed by pressing for 60 seconds. In addition, the solder bump 93 of the semiconductor chip 30 and the Cu wire 109 of the multilayer circuit board 100 are designed to contact each other with a shift of 125 μm from the center at the stage of temporary bonding.

次いで、図１９（ｂ）に示すように、Ｎ2 雰囲気のリフロー炉に投入し、最高温度が２１０℃になるように加熱処理を行ってはんだバンプ９３とＣｕワイヤー１０９の先端部に設けたはんだ層１１３を溶融させて接合を行う。この時、樹脂をベースとする多層回路基板１００は膨張するとともに反ることになるが、はんだバンプ９３とＣｕワイヤー１０９とは溶融状態のＳｎ−Ｚｎ−Ｂｉはんだによって上下方向にスライドしながら接続状態が保たれる。なお、アルミナペーストからなるスペーサ３８とスペーサ４８は、構成成分の溶剤がリフローに伴う加熱により蒸発するので体積が減少して小さくなるので接触状態が解除される。   Next, as shown in FIG. 19 (b), the solder layer is placed in a reflow furnace in an N2 atmosphere and heat-treated so that the maximum temperature becomes 210 ° C., and is provided on the solder bump 93 and the tip of the Cu wire 109. 113 is melted and bonded. At this time, the resin-based multilayer circuit board 100 expands and warps, but the solder bump 93 and the Cu wire 109 are connected while being slid in the vertical direction by the molten Sn—Zn—Bi solder. Is preserved. The spacer 38 and the spacer 48 made of alumina paste are released from the contact state because the solvent of the constituent components evaporates due to heating accompanying reflow, and the volume decreases and becomes smaller.

次いで、図１９（ｃ）に示すように、室温まで徐々に降温すると、多層回路基板１００は元のサイズに徐々に収縮するとともに、反りも徐々に少なくなる。この時、降温の初期においてははんだバンプ９３を構成するＳｎ−Ｚｎ−ＢｉはんだとＣｕワイヤー１０９の先端部に設けたはんだ層１１３を構成するＳｎ−Ｚｎ−Ｂｉはんだは溶融状態であるので、多層回路基板１００の反りが小さくなり始めてもはんだバンプ９３とＣｕワイヤー１０９とは互いにスライドするように移動して多層回路基板１００の反りの減少のさまたげになることはない。   Next, as shown in FIG. 19C, when the temperature is gradually lowered to room temperature, the multilayer circuit board 100 gradually contracts to the original size and the warpage gradually decreases. At this time, since the Sn—Zn—Bi solder constituting the solder bump 93 and the Sn—Zn—Bi solder constituting the solder layer 113 provided at the tip of the Cu wire 109 are in a molten state at the initial temperature lowering, Even if the warpage of the circuit board 100 starts to decrease, the solder bump 93 and the Cu wire 109 do not slide and move against each other to prevent the multilayer circuit board 100 from warping.

このように製造した半導体装置について断面観察すると、半導体チップ３０のはんだバンプ９３と多層回路基板１００のＣｕワイヤー１０９の先端部に設けたはんだ層１１３との間で接合が完結しており、半導体チップ外周部での接触不足や電極間乖離が発生していないことがわかった。また、１５０℃の高温放置試験を１０００時間実施した結果、高温放置後の電気抵抗と試験開始前の電気抵抗にほとんど差がみられないことが明らかとなった。   When the cross section of the semiconductor device manufactured in this way is observed, the bonding is completed between the solder bump 93 of the semiconductor chip 30 and the solder layer 113 provided at the tip of the Cu wire 109 of the multilayer circuit board 100. It was found that there was no shortage of contact at the outer periphery and no separation between the electrodes. Further, as a result of carrying out the high-temperature standing test at 150 ° C. for 1000 hours, it became clear that there is almost no difference between the electrical resistance after leaving at high temperature and the electrical resistance before starting the test.

このように、本発明の実施例５においては、はんだバンプからなる第１の接続導体と、第２の接続導体の一部を構成するはんだ層を互いの側面を対向させて溶融接合しているので、溶融接合時の熱により多層回路基板１０が反った場合にも溶融したＳｎ−Ｚｎ−Ｂｉはんだが余裕をもって反りに追随することができるので電極間乖離が発生することがない。   Thus, in Example 5 of this invention, the 1st connection conductor which consists of solder bumps, and the solder layer which comprises a part of 2nd connection conductor are melt-bonded so that a mutual side surface opposes. Therefore, even when the multilayer circuit board 10 warps due to heat at the time of fusion bonding, the melted Sn—Zn—Bi solder can follow the warp with a margin, so that no interelectrode separation occurs.

以上、本発明の実施の形態及び各実施例を説明してきたが、本発明は各実施例１に記載した条件・構成に限られるものではなく、各種の変更が可能である。例えば、上記の実施例３或いは実施例４においては電極バンプ或いは表面層をＳｎ−Ｂｉはんだで構成しているが、Ｓｎ−Ｚｎ−Ｂｉはんだを用いても良い。さらには、Ｓｎ−Ａｇ−Ｃｕはんだを用いても良い。   The embodiment and each example of the present invention have been described above. However, the present invention is not limited to the conditions and configuration described in each example 1, and various modifications can be made. For example, in Example 3 or Example 4 described above, the electrode bumps or the surface layer are made of Sn—Bi solder, but Sn—Zn—Bi solder may be used. Furthermore, Sn—Ag—Cu solder may be used.

また、上記の実施例３及び実施例４においては、半導体チップ側の接続電極と多層回路基板側の接続電極を同じ構成にしているが、互いに異なった構成でも良く、一方をはんだバンプで構成し、他方を、Ｃｕバンプコアをはんだ層で覆った構成にしても良い。   In the third and fourth embodiments, the connection electrode on the semiconductor chip side and the connection electrode on the multilayer circuit board side have the same configuration. However, they may be different from each other, and one of them is constituted by a solder bump. The other may be configured such that the Cu bump core is covered with a solder layer.

また、上記の実施例５においては、半導体チップ側の接続電極をはんだバンプで構成しているが、Ｃｕバンプコアをはんだ層で覆った構成にしても良い。   In the fifth embodiment, the connection electrode on the semiconductor chip side is constituted by solder bumps. However, the Cu bump core may be covered by a solder layer.

ここで、実施例１乃至実施例５を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） 第１の接続導体を備えた電子部品と、
前記電子部品が実装されると共に、側面が前記第１の接続導体の側面と対向する第２の接続導体を備えた配線基板とからなり、
前記第１の接続導体と前記第２の接続導体とが互いに対向する側面において接合していることを特徴とする回路基板。
（付記２） 前記第１の接続導体及び第２の接続導体が、バンプであることを特徴とする付記１記載の回路基板。
（付記３） 前記第１の接続導体及び第２の接続導体の少なくとも一方が、バンプ及び該バンプの表層部に形成されるともに、前記バンプの融点より低い融点を有する金属層からなることを特徴とする付記２に記載の回路基板。
（付記４） 前記第１の接続導体及び第２の接続導体の一方がその先端部に金属層を備えた棒状導体からなり、前記第１の接続導体及び第２の接続導体の他方が前記金属層と同じ融点を有するバンプからなることを特徴とする付記１に記載の回路基板。
（付記５） 前記第１の接続導体及び第２の接続導体がバンプと該バンプに植設されるとともに、その先端部に前記バンプの融点より低い融点を有する金属層を備えた棒状導体からなり、前記棒状導体同士が側面において対向するとともに前記金属層により接合していることを特徴とする付記１記載の回路基板。
（付記６） 前記金属層はＳｎ及びＢｉを含む金属からなることを特徴とする付記３乃至５のいずれか１に記載の回路基板。
（付記７） 第１の金属材料を含んだ第１のバンプを備えた電子部品を形成する工程と、第２の金属材料を含んだ第２のバンプを備えた配線基板を形成する工程と、
前記第１のバンプ或いは前記第２のバンプの少なくとも一方の表層部に、前記第１のバンプの融点及び前記第２のバンプの融点よりも低い融点を有する金属層を形成する工程と、前記第１のバンプの側面と前記第２のバンプの側面とを前記金属層を介して接触させた状態で加熱し、前記第１のバンプと前記第２のバンプとを接続する工程と
を有することを特徴とする回路基板の製造方法。
（付記８） 前記加熱する温度は、前記金属層の融点よりも高く、且つ、前記第１の金属材料の融点及び前記第２の金属材料の融点よりも低いことを特徴とする付記７に記載の回路基板の製造方法。 Here, the following additional notes are disclosed regarding the embodiment of the present invention including Examples 1 to 5.
(Supplementary Note 1) An electronic component including a first connection conductor;
The electronic component is mounted, and the side surface includes a second connection conductor having a second connection conductor facing the side surface of the first connection conductor,
The circuit board, wherein the first connection conductor and the second connection conductor are bonded to each other on the side surfaces facing each other.
(Supplementary note 2) The circuit board according to supplementary note 1, wherein the first connection conductor and the second connection conductor are bumps.
(Appendix 3) At least one of the first connection conductor and the second connection conductor is formed on a bump and a metal layer having a melting point lower than that of the bump while being formed on a surface layer portion of the bump. The circuit board according to Appendix 2.
(Supplementary Note 4) One of the first connection conductor and the second connection conductor is made of a rod-shaped conductor having a metal layer at the tip thereof, and the other of the first connection conductor and the second connection conductor is the metal. The circuit board according to appendix 1, wherein the circuit board is made of a bump having the same melting point as that of the layer.
(Supplementary Note 5) The first connection conductor and the second connection conductor are made of a rod-shaped conductor provided with a bump and a metal layer having a melting point lower than the melting point of the bump at the tip thereof. The circuit board according to appendix 1, wherein the rod-shaped conductors are opposed to each other on a side surface and are joined by the metal layer.
(Appendix 6) The circuit board according to any one of appendices 3 to 5, wherein the metal layer is made of a metal containing Sn and Bi.
(Additional remark 7) The process of forming the electronic component provided with the 1st bump containing the 1st metal material, The process of forming the wiring board provided with the 2nd bump containing the 2nd metal material,
Forming a metal layer having a melting point lower than the melting point of the first bump and the melting point of the second bump on at least one surface layer of the first bump or the second bump; Heating the side face of the first bump and the side face of the second bump in contact with each other via the metal layer, and connecting the first bump and the second bump. A method of manufacturing a circuit board.
(Supplementary note 8) The supplementary note 7, wherein the heating temperature is higher than a melting point of the metal layer and lower than a melting point of the first metal material and a melting point of the second metal material. Circuit board manufacturing method.

本発明の実施の形態の説明図である。It is explanatory drawing of embodiment of this invention. 本発明の実施例１の回路基板の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the circuit board of Example 1 of this invention. 本発明の実施例１の回路基板の図２以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 2 of the circuit board of Example 1 of this invention. 本発明の実施例１の回路基板の図３以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 3 of the circuit board of Example 1 of this invention. 本発明の実施例１の回路基板の図４以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 4 of the circuit board of Example 1 of this invention. 本発明の実施例１の回路基板の図５以降の製造工程の説明図である。It is explanatory drawing of the manufacturing process after FIG. 5 of the circuit board of Example 1 of this invention. 本発明の実施例３の回路基板の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the circuit board of Example 3 of this invention. 本発明の実施例３の回路基板の図７以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 7 of the circuit board of Example 3 of this invention. 本発明の実施例３の回路基板の図８以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 8 of the circuit board of Example 3 of this invention. 本発明の実施例３の回路基板の図９以降の製造工程の説明図である。It is explanatory drawing of the manufacturing process after FIG. 9 of the circuit board of Example 3 of this invention. 本発明の実施例４の回路基板の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the circuit board of Example 4 of this invention. 本発明の実施例４の回路基板の図１１以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 11 of the circuit board of Example 4 of this invention. 本発明の実施例４の回路基板の図１２以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 12 of the circuit board of Example 4 of this invention. 本発明の実施例４の回路基板の図１３以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 13 of the circuit board of Example 4 of this invention. 本発明の実施例４の回路基板の図１４以降の製造工程の説明図である。It is explanatory drawing of the manufacturing process after FIG. 14 of the circuit board of Example 4 of this invention. 本発明の実施例５の回路基板の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the circuit board of Example 5 of this invention. 本発明の実施例５の回路基板の図１６以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 16 of the circuit board of Example 5 of this invention. 本発明の実施例５の回路基板の図１７以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 17 of the circuit board of Example 5 of this invention. 本発明の実施例５の回路基板の図１８以降の製造工程の説明図である。It is explanatory drawing of the manufacturing process after FIG. 18 of the circuit board of Example 5 of this invention. 従来のフリップチップ実装方法の説明図である。It is explanatory drawing of the conventional flip chip mounting method.

符号の説明Explanation of symbols

１０ 樹脂基板
１１ 内部配線
１２ パッド
１３ はんだバンプ
１４ ソルダーレジスト
１５ スペーサ
１６ 金属ピラー
１７ 金属層
１８ 金属層
２０ 電子部品
２１ パッド
２２ バリアメタル層
２３ はんだバンプ
２４ パッシベーション膜
２５ スペーサ
２６ 金属ピラー
２７ 金属層
３０ 半導体チップ
３１ Ｃｕパッド
３２ バリアメタル層
３３ パッシベーション膜
３４，４４ はんだペースト
３５，４５ Ｃｕワイヤー
３６，４６ はんだバンプ
３７，４７ はんだ層
３８，４８ スペーサ
３９ はんだ層
４０ 多層回路基板
４１ 内部配線
４２ Ｃｕパッド
４３ ソルダーレジスト
５０，５４ メタルマスク
５１，５５ アルミナ治具
５２，５６ シリコン治具
５３，５７ 貫通孔
５８，６０ はんだ槽
５９，６１ はんだ浴
６２，６３ ディスペンサ装置
６４ ステージ
６５ ツールヘッド
７１，８１ ドライフィルムレジスト
７２，８２ フォトマスク
７３，８３ レジストパターン
７４，７８，８４，８８ Ｓｎ−Ｂｉ系めっき浴
７５，８５ Ｓｎ−Ｂｉ電極バンプ
７６，８６ Ｃｕ系めっき浴
７７，８７ Ｃｕバンプコア
７９，８９ Ｓｎ−Ｂｉ膜
８０，９０ Ｃｕ／Ｓｎ−Ｂｉ電極
９１ メタルマスク
９２ はんだペースト
９３ はんだバンプ
１００ 多層回路基板
１０１ Ｃｕ電極
１０２ 貫通スルーホール
１０３ ソルダーレジスト
１０４ メタルマスク
１０５ Ｂｉ−Ａｇペースト
１０６ アルミナ治具
１０７ シリコン治具
１０８ 貫通孔
１０９ Ｃｕワイヤー
１１０ Ｂｉ−Ａｇはんだ
１１１ はんだ槽
１１２ はんだ浴
１１３ はんだ層
１２０ 樹脂基板
１２１ 内部配線
１２２ 接続電極
１２３ はんだボール
１２４ ソルダーレジスト
１３０ 半導体チップ
１３１ Ｃｕパッド
１３２ バリアメタル層
１３３ はんだボール
１３４ パッシベーション膜 DESCRIPTION OF SYMBOLS 10 Resin board | substrate 11 Internal wiring 12 Pad 13 Solder bump 14 Solder resist 15 Spacer 16 Metal pillar 17 Metal layer 18 Metal layer 20 Electronic component 21 Pad 22 Barrier metal layer 23 Solder bump 24 Passivation film 25 Spacer 26 Metal pillar 27 Metal layer 30 Semiconductor Chip 31 Cu pad 32 Barrier metal layer 33 Passivation films 34 and 44 Solder paste 35 and 45 Cu wires 36 and 46 Solder bumps 37 and 47 Solder layers 38 and 48 Spacer 39 Solder layer 40 Multilayer circuit board 41 Internal wiring 42 Cu pad 43 Solder Resist 50, 54 Metal mask 51, 55 Alumina jig 52, 56 Silicon jig 53, 57 Through hole 58, 60 Solder bath 59, 61 Solder bath 62, 63 Dispenser device 64 Stage 65 Heads 71, 81 Dry film resists 72, 82 Photomasks 73, 83 Resist patterns 74, 78, 84, 88 Sn-Bi plating bath 75, 85 Sn-Bi electrode bumps 76, 86 Cu plating baths 77, 87 Cu bump core 79, 89 Sn-Bi film 80, 90 Cu / Sn-Bi electrode 91 Metal mask 92 Solder paste 93 Solder bump 100 Multilayer circuit board 101 Cu electrode 102 Through-through hole 103 Solder resist 104 Metal mask 105 Bi-Ag paste 106 Alumina treatment Tool 107 Silicon jig 108 Through hole 109 Cu wire 110 Bi-Ag solder 111 Solder bath 112 Solder bath 113 Solder layer 120 Resin substrate 121 Internal wiring 122 Connection electrode 123 Solder ball 124 Solder resist 13 0 Semiconductor chip 131 Cu pad 132 Barrier metal layer 133 Solder ball 134 Passivation film

Claims (6)

第１の接続導体を備えた電子部品と、
前記電子部品が実装されると共に、側面が前記第１の接続導体の側面と対向する第２の接続導体を備えた配線基板とからなり、
前記第１の接続導体と前記第２の接続導体とが互いに対向する側面において接合していることを特徴とする回路基板。 An electronic component comprising a first connecting conductor;
The electronic component is mounted, and the side surface includes a second connection conductor having a second connection conductor facing the side surface of the first connection conductor,
The circuit board, wherein the first connection conductor and the second connection conductor are bonded to each other on the side surfaces facing each other. 前記第１の接続導体及び第２の接続導体が、バンプであることを特徴とする請求項１記載の回路基板。 The circuit board according to claim 1, wherein the first connection conductor and the second connection conductor are bumps. 前記第１の接続導体及び第２の接続導体の少なくとも一方が、バンプ及び該バンプの表層部に形成されるともに、前記バンプの融点より低い融点を有する金属層からなることを特徴とする請求項２に記載の回路基板。 The at least one of the first connection conductor and the second connection conductor is formed of a bump and a metal layer having a melting point lower than that of the bump while being formed on a surface layer portion of the bump. 2. The circuit board according to 2. 前記第１の接続導体及び第２の接続導体の一方がその先端部に金属層を備えた棒状導体からなり、前記第１の接続導体及び第２の接続導体の他方が前記金属層と同じ融点を有するバンプからなることを特徴とする請求項１に記載の回路基板。 One of the first connection conductor and the second connection conductor is composed of a rod-shaped conductor having a metal layer at its tip, and the other of the first connection conductor and the second connection conductor has the same melting point as the metal layer. The circuit board according to claim 1, comprising a bump having 前記第１の接続導体及び第２の接続導体がバンプと該バンプに植設されるとともに、その先端部に前記バンプの融点より低い融点を有する金属層を備えた棒状導体からなり、前記棒状導体同士が側面において対向するとともに前記金属層により接合していることを特徴とする請求項１記載の回路基板。 The rod-shaped conductor is composed of a rod-shaped conductor in which the first connection conductor and the second connection conductor are implanted in the bump and the bump, and a metal layer having a melting point lower than the melting point of the bump at the tip portion thereof. The circuit boards according to claim 1, wherein the circuit boards are opposed to each other at the side surfaces and are joined by the metal layer. 第１の金属材料を含んだ第１のバンプを備えた電子部品を形成する工程と、
第２の金属材料を含んだ第２のバンプを備えた配線基板を形成する工程と、
前記第１のバンプ或いは前記第２のバンプの少なくとも一方の表層部に、前記第１のバンプの融点及び前記第２のバンプの融点よりも低い融点を有する金属層を形成する工程と、
前記第１のバンプの側面と前記第２のバンプの側面とを前記金属層を介して接触させた状態で加熱し、前記第１のバンプと前記第２のバンプとを接続する工程と
を有することを特徴とする回路基板の製造方法。 Forming an electronic component having a first bump containing a first metal material;
Forming a wiring board provided with a second bump containing a second metal material;
Forming a metal layer having a melting point lower than the melting point of the first bump and the melting point of the second bump on the surface layer of at least one of the first bump or the second bump;
Heating the side surface of the first bump and the side surface of the second bump in contact with each other via the metal layer, and connecting the first bump and the second bump. A method of manufacturing a circuit board.
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