JP2010267741A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2010267741A JP2010267741A JP2009116903A JP2009116903A JP2010267741A JP 2010267741 A JP2010267741 A JP 2010267741A JP 2009116903 A JP2009116903 A JP 2009116903A JP 2009116903 A JP2009116903 A JP 2009116903A JP 2010267741 A JP2010267741 A JP 2010267741A
- Authority
- JP
- Japan
- Prior art keywords
- conductive pattern
- semiconductor element
- soluble metal
- semiconductor device
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
本発明は、半導体素子を配線基板上にフリップチップ実装する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device in which a semiconductor element is flip-chip mounted on a wiring board.
半導体装置は、高集積化ならびに機能の増大に伴って、外部接続端子の数が増大する傾向にある。 A semiconductor device tends to increase the number of external connection terminals with higher integration and increased functions.
しかも当該半導体装置が適用される電子機器の小型化に対応するために、小形化も要求され、前記外部接続端子もより微小化され、且つその配列間隔（ピッチ）もより狭くされる傾向にある。 Moreover, in order to cope with the downsizing of electronic equipment to which the semiconductor device is applied, downsizing is also required, the external connection terminals are further miniaturized, and the arrangement interval (pitch) tends to be narrowed. .
一方、当該半導体素子の配線基板（支持基板、或いはインターポーザーなどと称する場合もある）への実装手段の一つとして、フリップチップ実装技術が適用されている。 On the other hand, a flip chip mounting technique is applied as one of means for mounting the semiconductor element on a wiring substrate (sometimes referred to as a support substrate or an interposer).
当該フリップチップ実装技術にあっては、半導体素子の主面（電子回路形成面）上に外部接続用電極端子を当該主面から突出したバンプ形状をもって形成し、一方、配線基板上には当該バンプに対応させて接続パッドを配設する。 In the flip chip mounting technology, the external connection electrode terminals are formed on the main surface (electronic circuit forming surface) of the semiconductor element with a bump shape protruding from the main surface, while the bumps are formed on the wiring board. Connection pads are arranged corresponding to the above.
そして、配線基板上に、半導体素子上のバンプが当該配線基板の接続パッドに接触するように載置し、かかる状態に於いて、半導体素子に於けるバンプ電極と配線基板上の接続パッドとを、はんだなどの可溶性金属層の溶融、固化により接続する。 Then, the bump on the semiconductor element is placed on the wiring board so as to contact the connection pad of the wiring board. In this state, the bump electrode in the semiconductor element and the connection pad on the wiring board are connected. The connection is made by melting and solidifying a soluble metal layer such as solder.
この様なフリップチップ実装技術を用いた半導体装置は，ワイヤボンディング技術を用いた半導体装置に比べ、半導体素子と配線基板との間が短距離をもって接続されるため、接続部における寄生インダクタンスおよび寄生容量の発生が抑制されて、優れた電気特性を示す。 A semiconductor device using such a flip-chip mounting technique has a shorter distance between the semiconductor element and the wiring board than a semiconductor device using the wire bonding technique. Generation is suppressed, and excellent electrical characteristics are exhibited.
また当該フリップチップ実装技術によれば、ワイヤボンディング法に於けるワイヤループの配置空間を必要としないため、半導体装置をより薄型化・小形化することが可能となる。 Further, according to the flip chip mounting technique, a space for arranging wire loops in the wire bonding method is not required, so that the semiconductor device can be made thinner and smaller.
従来のフリップチップ実装技術を用いた半導体装置の実装方法の一例を、図１に示す。 An example of a semiconductor device mounting method using a conventional flip chip mounting technique is shown in FIG.
配線基板１１の一方の主面（上面）には、配線パターン１１が選択的に配設され、当該配線パターン１１を選択的に被覆して、ソルダーレジストからなる絶縁性樹脂１２が形成されている。（図１（ａ）参照） A wiring pattern 11 is selectively provided on one main surface (upper surface) of the wiring substrate 11, and an insulating resin 12 made of a solder resist is formed so as to selectively cover the wiring pattern 11. . (See Fig. 1 (a))
当該絶縁性樹脂１２には、前記配線パターン１１に於ける、接続パッド領域１１を選択的に露出する開口部１２Ｓが形成されている。 The insulating resin 12 is formed with an opening 12 </ b> S that selectively exposes the connection pad region 11 in the wiring pattern 11.
そして、当該機開口部に於いて露出した接続パッド１１上には、はんだ層１３が被着・配設されている。 A solder layer 13 is deposited and disposed on the connection pad 11 exposed at the machine opening.
当該はんだ層１３は、例えばはんだペーストを印刷等により接続パッド上に塗布し溶融する方法、或いは接続パッド上に配設した粘着材に付着させたはんだ粉を溶融する方法等により形成される。 The solder layer 13 is formed by, for example, a method of applying and melting a solder paste on the connection pad by printing or the like, or a method of melting the solder powder adhered to the adhesive material disposed on the connection pad.
そして、当該配線基板１１の上方には、ボンディングヘッド（図示せず）に保持された半導体素子２１が、その一方の主面（電子回路形成面）に配置されたバンプ電極２２を前記配線基板１１に対向させて、且つ予め加熱された状態をもって配置される。（図１（ｂ）参照） Above the wiring substrate 11, a bump element 22 is disposed on the main surface (electronic circuit formation surface) of the semiconductor element 21 held by a bonding head (not shown). It arrange | positions with the state heated previously. (See Fig. 1 (b))
かかる状態に於いて、バンプ電極２２が、それぞれ対応する接続パッド１１に整合するように、半導体素子２１と配線基板１１との位置合わせがなされる。 In such a state, the semiconductor element 21 and the wiring board 11 are aligned so that the bump electrodes 22 are aligned with the corresponding connection pads 11 respectively.
しかる後、ボンディングヘッドをもって半導体素子２１が配線基板１１に対して押し付けられ、前記バンプ電極２２が、対向する接続パッド領域１１に押圧される。 Thereafter, the semiconductor element 21 is pressed against the wiring substrate 11 with a bonding head, and the bump electrode 22 is pressed against the opposing connection pad region 11.
この状態で、溶融したはんだ層１３がバンプ電極２２の表面に沿ってはい上がり、フィレット部１３Ｆを形成する。（図１（ｃ）参照） In this state, the molten solder layer 13 rises along the surface of the bump electrode 22 to form a fillet portion 13F. (See Fig. 1 (c))
この結果、バンプ電極２２は、接続パッド領域１１に、必要な固着強度をもって接続・固着される。 As a result, the bump electrode 22 is connected and fixed to the connection pad region 11 with a required fixing strength.
この様なフリップチップ実装技術を用いる半導体装置の製造方法に於いて、バンプ電極と接続パッド領域との接続をより強固に行なう為に、幾つかの提案がなされている。 In the method of manufacturing a semiconductor device using such a flip chip mounting technique, several proposals have been made in order to more firmly connect the bump electrode and the connection pad region.
特許文献１にあっては、配線パターン１９に連続する接続パッド２０上に、はんだ粉を溶融してはんだ層を形成する際に、半導体チップ７のバンプ電極８との接合部位に於いて局部的にはんだ溜りが形成される様に、配線パターン１９に比して接続パッド２０の幅を増大させることを提案している。 In Patent Document 1, when a solder layer is formed by melting solder powder on the connection pads 20 that are continuous to the wiring pattern 19, it is localized at the joint portion with the bump electrode 8 of the semiconductor chip 7. It has been proposed to increase the width of the connection pad 20 as compared with the wiring pattern 19 so that a solder pool is formed.
特許文献２にあっては、銅電極１１の表面に配設されるはんだ層６として、メッキ処理により形成した薄い錫（Ｓｎ）層あるいは錫（Ｓｎ）合金はんだ層を適用することが提案されている。 In Patent Document 2, it is proposed to apply a thin tin (Sn) layer or tin (Sn) alloy solder layer formed by plating as the solder layer 6 disposed on the surface of the copper electrode 11. Yes.
また、特許文献３にあっては、電子部品１の突起電極２を、配線板３上の電極パッド４に突き合わせた状態で、当該電極パッド４の拡張した領域に予め供給してあるはんだ８を溶融して、突起電極２と電極パッド４とを接続することが記載されている。 Further, in Patent Document 3, in a state where the protruding electrode 2 of the electronic component 1 is abutted against the electrode pad 4 on the wiring board 3, the solder 8 supplied in advance to the expanded region of the electrode pad 4 is used. It is described that the protruding electrode 2 and the electrode pad 4 are connected by melting.
前述の如く、半導体素子に於ける外部接続用端子はより微小化され、且つその配列間隔（ピッチ）もより狭くされる傾向にあることから、フリップチップ実装技術を用いて形成される半導体装置に於いても、半導体素子の外部接続用端子であるバンプと接続される接続パッドを、配線基板上に於いてより高密度に形成する必要性が高まっている。 As described above, since the external connection terminals in the semiconductor element are further miniaturized and the arrangement interval (pitch) tends to be narrower, the semiconductor device formed by using the flip chip mounting technique is used. However, there is an increasing need to form connection pads connected to bumps, which are external connection terminals of the semiconductor element, on the wiring board with higher density.
例えば、半導体素子に於けるバンプ電極の配列間隔（ピッチ）は、現在量産されている半導体装置においては、５０μｍのピッチで配列して形成されているものがあるが、将来は、当該ピッチが３５μｍ以下、やがては２５μｍ以下に微細化するものと予測されている。 For example, the bump electrode arrangement interval (pitch) in a semiconductor element is formed with a pitch of 50 μm in semiconductor devices currently mass-produced, but in the future, the pitch will be 35 μm. In the following, it is expected to be refined to 25 μm or less over time.
この様な半導体素子に於けるバンプ電極の配列ピッチの微細化に伴い、配線基板上に形成される接続パッドの配列ピッチも当然微細化される必要がある。 As the arrangement pitch of the bump electrodes in such a semiconductor element is made finer, the arrangement pitch of the connection pads formed on the wiring board needs to be made fine.
しかしながら、この様な微細化は、配線基板上に形成される接続パッドに於いて、隣接する接続パッド間の距離が小さくなることから、当該接続パッドの表面にはんだ層を形成する際に、隣り合う接続パッド間に於いて所謂はんだブリッジが生じ、当該接続パッド間での電気的短絡が生じ易くなる。 However, such miniaturization reduces the distance between adjacent connection pads in the connection pads formed on the wiring board. Therefore, when forming a solder layer on the surface of the connection pads, A so-called solder bridge is formed between the mating connection pads, and an electrical short circuit is easily generated between the connection pads.
更には、当該接続パッドにバンプ電極を押圧する際に押し出された溶融はんだが、あるいはバンプ電極の外周を覆う溶融はんだが、互いに接触して、短絡を生じてしまう確率が高まる。 Furthermore, the probability that the molten solder extruded when pressing the bump electrode against the connection pad or the molten solder covering the outer periphery of the bump electrode contacts each other and causes a short circuit is increased.
前記特許文献１に示される手段にあっては、バンプ電極のピッチが微細化すると、隣接する接続パッド間の距離がより小さくなり、また接続パッドにおけるバンプ電極との接合部には予めはんだが多量に配設されているため、接続パッド間に於いて短絡を生ずる確率がより高い。 In the means disclosed in Patent Document 1, when the pitch of the bump electrodes is reduced, the distance between the adjacent connection pads becomes smaller, and a large amount of solder is previously present at the joint portions of the connection pads with the bump electrodes. Therefore, there is a higher probability that a short circuit will occur between the connection pads.
また、特許文献２に示される手段に於いては、薄い錫（Ｓｎ）層あるいは錫（Ｓｎ）合金はんだ層を用いることからフィレット部が非常に薄くなり、バンプ電極と接続パッドとの接続の機械強度は低い。 Further, in the means shown in Patent Document 2, since a thin tin (Sn) layer or a tin (Sn) alloy solder layer is used, the fillet portion becomes very thin, and the machine for connecting the bump electrode and the connection pad. The strength is low.
従って、製造工程における加熱工程、或いは組立が完了した半導体装置が電気的に動作して半導体素子が発熱した場合に、バンプ電極と接続パッドの接合部に熱応力が加わり、両者の接続部が容易に破壊されてしまう。 Accordingly, when a semiconductor device that has been heated or manufactured in the manufacturing process is electrically operated and the semiconductor element generates heat, thermal stress is applied to the joint between the bump electrode and the connection pad, and the connection between the two is easy. Will be destroyed.
更に、特許文献３に示される手段にあっては、突起電極と電極パッドとの界面に於いて、はんだの濡れ広がりが十分になされず、接続強度が低下して、高い接続信頼性を得ることができない。 Furthermore, in the means shown in Patent Document 3, the solder does not spread sufficiently at the interface between the protruding electrode and the electrode pad, the connection strength is reduced, and high connection reliability is obtained. I can't.
本発明によれば、表面に可溶性金属層が被覆された導電パターンを具備する配線基板上に、凸状の外部接続端子を具備する半導体素子を実装する半導体装置の製造方法に於いて、前記配線基板を、前記可溶性金属層の融点未満の第１の温度をもって加熱する段階と、次いで、前記半導体素子に於ける凸状の外部接続端子を前記導電パターン表面の可溶性金属層に接触させ、当該可溶性金属層をその融点未満であって且つ前記第１の温度よりも高い温度をもって加熱する段階と、次いで、前記半導体素子に於ける凸状の外部接続端子を前記導電パターン表面の可溶性金属層に接触させた状態に於いて、当該可溶性金属層をその融点以上の温度に加熱する段階と、を具備する半導体装置の製造方法が提供される。 According to the present invention, in the method of manufacturing a semiconductor device in which a semiconductor element having a convex external connection terminal is mounted on a wiring board having a conductive pattern whose surface is coated with a soluble metal layer, Heating the substrate at a first temperature less than the melting point of the soluble metal layer, and then bringing a convex external connection terminal in the semiconductor element into contact with the soluble metal layer on the surface of the conductive pattern; Heating the metal layer at a temperature lower than its melting point and higher than the first temperature, and then contacting the convex external connection terminals in the semiconductor element with the soluble metal layer on the surface of the conductive pattern And a step of heating the soluble metal layer to a temperature equal to or higher than the melting point of the soluble metal layer.
本発明によれば、半導体素子の外部接続端子が配線パターンに確実に接続される。 According to the present invention, the external connection terminal of the semiconductor element is reliably connected to the wiring pattern.
以下、実施形態にかかる半導体装置の製造方法を詳細に説明する。
［第１の実施形態］
本実施形態による半導体装置の製造方法、即ちフリップチップ実装技術により半導体素子が実装される配線基板を、図２に示す。
Hereinafter, a method for manufacturing a semiconductor device according to an embodiment will be described in detail.
[First Embodiment]
FIG. 2 shows the semiconductor device manufacturing method according to the present embodiment, that is, the wiring board on which the semiconductor element is mounted by the flip chip mounting technique.
図２に示される配線基板１０１にあっては、１２個の半導体素子搭載領域１０２が設定されている。尚、当該搭載領域の数は、必要に応じて選択される。 In the wiring substrate 101 shown in FIG. 2, twelve semiconductor element mounting regions 102 are set. Note that the number of the mounting areas is selected as necessary.
そして、当該半導体素子搭載領域１０２の一つ（図２に於いて破線Ｌ１により囲繞された領域）を拡大して図３に示す。 FIG. 3 shows an enlarged view of one of the semiconductor element mounting regions 102 (the region surrounded by the broken line L1 in FIG. 2).
また、当該半導体素子搭載領域１０２に於ける導電パターン１０３の一部（図３に於いて破線Ｌ２により囲繞された領域）を拡大して図４に示す。 4 is an enlarged view of a part of the conductive pattern 103 in the semiconductor element mounting region 102 (region surrounded by a broken line L2 in FIG. 3).
ここで、配線基板１０１は、例えばガラス−エポキシ、ガラス−ＢＴ（ビスマレイミドトリアジン）、ポリイミドなどから形成された樹脂基板であって、その主面には、銅（Ｃｕ）などからなる導電パターン１０３が、所望のパターン形状をもって選択的に配設されている。 Here, the wiring substrate 101 is a resin substrate formed of, for example, glass-epoxy, glass-BT (bismaleimide triazine), polyimide, or the like, and has a conductive pattern 103 made of copper (Cu) or the like on its main surface. Are selectively arranged with a desired pattern shape.
当該配線基板１０１は必要に応じて多層配線構造とされており、前記導電パターン１０３は、その最外層に位置している。 The wiring board 101 has a multilayer wiring structure as necessary, and the conductive pattern 103 is located in the outermost layer.
勿論、所謂両面プリント板に於いて、配線基板の両主面に配設される導電パターンも当該導電パターン１０３に相当する。 Of course, in a so-called double-sided printed board, the conductive patterns disposed on both main surfaces of the wiring board also correspond to the conductive pattern 103.
当該導電パターン１０３は、半導体素子などの機能素子が接続される部位、即ち接続パッド部を除いて、ソルダーレジストからなる絶縁性樹脂１０４により被覆されている。 The conductive pattern 103 is covered with an insulating resin 104 made of a solder resist except for a portion to which a functional element such as a semiconductor element is connected, that is, a connection pad portion.
即ち、図３に示されるところの配線基板１０１にあっては、一つの半導体素子搭載領域１０２に於いて、矩形状半導体素子の四辺（当該半導体素子の外形を破線Ｌ３により示す）のそれぞれに対応して、開口１０５（１０５Ａ〜１０５Ｄ）が設けられている。 In other words, in the wiring substrate 101 shown in FIG. 3, in one semiconductor element mounting region 102, each of the four sides of the rectangular semiconductor element (the outline of the semiconductor element is indicated by a broken line L3). And the opening 105 (105A-105D) is provided.
当該開口１０５は、半導体素子の外形に沿う方向の長さＬと、これにほぼ直交する方向の幅Ｗを有しており、当該開口１０５内には、１９本の導電パターン１０３が、互いに離間して、且つ半導体素子の外形に沿う方向とはほぼ直交する方向に延在して配置されている。 The opening 105 has a length L in the direction along the outer shape of the semiconductor element and a width W in a direction substantially perpendicular to the length L, and 19 conductive patterns 103 are separated from each other in the opening 105. And it is extended and arrange | positioned in the direction substantially orthogonal to the direction in alignment with the external shape of a semiconductor element.
勿論、当該開口１０５に表出される導電パターンの数は、搭載される半導体素子の電極端子数に対応して選択される。 Of course, the number of conductive patterns exposed in the opening 105 is selected according to the number of electrode terminals of the mounted semiconductor element.
本実施の形態にあっては、その特徴的構成として、一つの開口１０５に於ける開口幅Ｗが、表出される導電パターン１０３の幅に対して、大きな値とされている。 In the present embodiment, as a characteristic configuration, the opening width W in one opening 105 is a large value with respect to the width of the conductive pattern 103 to be exposed.
即ち、図４に示される様に、当該導電パターン１０３の幅ＷＰが２５μｍ以下、例えば８μｍ乃至１８μｍであるのに対し、開口１０５の開口幅Ｗは、４０μｍ乃至３００μｍとされる。 That is, as shown in FIG. 4, the width WP of the conductive pattern 103 is 25 μm or less, for example, 8 μm to 18 μm, whereas the opening width W of the opening 105 is 40 μm to 300 μm.
即ち、導電パターン１０３は、当該開口１０５内に於いて、半導体素子の外形に沿う方向とはほぼ直交する方向に延びる長尺状をもって表出されている。 That is, the conductive pattern 103 is exposed in a long shape extending in a direction substantially perpendicular to the direction along the outer shape of the semiconductor element in the opening 105.
この時、隣り合う導電パターン１０３の相互の配列間隔（ピッチ）は、５０μｍ以下、例えば２５μｍ、或いは３０μｍとされる。 At this time, the arrangement interval (pitch) between the adjacent conductive patterns 103 is 50 μm or less, for example, 25 μm or 30 μm.
この様な長尺状の導電パターン１０３を適用し、当該導電パターン１０３に半導体素子のバンプ電極を接続する。 Such a long conductive pattern 103 is applied, and a bump electrode of a semiconductor element is connected to the conductive pattern 103.
当該図４に於いて、長尺状の導電パターン１０３に付された円ＢＤは、当該半導体素子のバンプ電極が接続される部位である。 In FIG. 4, a circle BD attached to the long conductive pattern 103 is a portion to which the bump electrode of the semiconductor element is connected.
後述する如く、当該半導体素子のバンプ電極に於ける当該導電パターン１０３への被接触部は、当該導電パターン１０３の幅ＷＰよりも大、或いは同等以下の寸法を有する。 As will be described later, the contacted portion of the bump electrode of the semiconductor element with respect to the conductive pattern 103 has a size larger than or equal to the width WP of the conductive pattern 103.
当該半導体素子のバンプ電極の接続部位（円ＢＤ）は、長尺状の導電パターン１０３の長さ方向の中点ではなく、半導体素子本体側に位置している。（図４にあっては右寄り）
従って、当該導電パターン１０３に於ける、半導体素子のバンプ電極の接続部位（円ＢＤ）よりも左側（半導体素子本体から離れる方向）には、比較的大きな平坦面が存在する。
The bump electrode connection portion (circle BD) of the semiconductor element is not located at the midpoint of the long conductive pattern 103 in the length direction but on the semiconductor element body side. (Right side in Fig. 4)
Therefore, a relatively large flat surface exists on the left side (in the direction away from the semiconductor element body) of the conductive pattern 103 on the left side of the connection part (circle BD) of the bump electrode of the semiconductor element.
ここで、本実施の形態に於ける、導電パターン１０３表面への、はんだからなる可溶性金属層の被着法を、図５を用いて説明する。 Here, a method for depositing a soluble metal layer made of solder on the surface of the conductive pattern 103 in this embodiment will be described with reference to FIG.
当該図５は、前記図４に於ける線Ｓ１−Ｓ１に沿った断面を示している。 FIG. 5 shows a cross section taken along line S1-S1 in FIG.
当該図４に於ける線Ｓ１−Ｓ１に沿った断面に於いては、配線基板１０１の上面に配設された導電パターン１０３を選択的に被覆して、ソルダーレジストからなる絶縁性樹脂層１０４が被覆されている。（図５（ａ）参照）
当該絶縁性樹脂層１０４に設けられた開口１０５は、前述の如く、４０μｍ乃至３００μｍの開口幅Ｗを有している。
In the cross section taken along the line S1-S1 in FIG. 4, an insulating resin layer 104 made of a solder resist is selectively covered with the conductive pattern 103 disposed on the upper surface of the wiring board 101. It is covered. (See Fig. 5 (a))
As described above, the opening 105 provided in the insulating resin layer 104 has an opening width W of 40 μm to 300 μm.
本実施の形態にあっては、次いで、前記導電パターン１０３の露出表面１０３Ａに、可溶性金属として錫（Ｓｎ）あるいは錫（Ｓｎ）合金からなるはんだ（半田）層１０６を、０．５μm乃至３μmの厚さに被着する。（図５（ｂ）参照） In the present embodiment, a solder layer 106 made of tin (Sn) or a tin (Sn) alloy as a soluble metal is then applied to the exposed surface 103A of the conductive pattern 103 with a thickness of 0.5 μm to 3 μm. Deposit to thickness. (See FIG. 5 (b))
当該はんだ（半田）層１０６を構成する錫（Ｓｎ）合金としては、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系合金、錫（Ｓｎ）−銅（Ｃｕ）系合金、錫（Ｓｎ）−銀（Ａｇ）系の合金、錫（Ｓｎ）−亜鉛（Ｚｎ）−ビスマス（Ｂｉ）系合金、錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）−ビスマス（Ｂｉ）系合金、或いは錫（Ｓｎ）−亜鉛（Ｚｎ）−アルミニウム（Ａｌ）系合金を適用することができる。 Examples of the tin (Sn) alloy constituting the solder (solder) layer 106 include tin (Sn) -silver (Ag) -copper (Cu) alloy, tin (Sn) -copper (Cu) alloy, and tin (Sn). ) -Silver (Ag) alloy, tin (Sn) -zinc (Zn) -bismuth (Bi) alloy, tin (Sn) -silver (Ag) -indium (In) -bismuth (Bi) alloy, or A tin (Sn) -zinc (Zn) -aluminum (Al) based alloy can be applied.
また、当該錫（Ｓｎ）あるいは錫（Ｓｎ）合金からなるはんだ層の形成方法としては、無電解めっき法、電解めっき法、或いは無電解めっき法と電解めっき法との組み合わせを適用することができる。 In addition, as a method for forming a solder layer made of tin (Sn) or a tin (Sn) alloy, an electroless plating method, an electrolytic plating method, or a combination of an electroless plating method and an electrolytic plating method can be applied. .
無電解めっき法と電解めっき法とを組み合わせることにより、形成されるはんだ層の膜厚を容易に制御することができると共に、当該はんだ層の膜厚を他の形成方法に比べ薄く且つ均一なものとすることができる。 By combining the electroless plating method and the electrolytic plating method, the thickness of the solder layer to be formed can be easily controlled, and the thickness of the solder layer is thinner and more uniform than other forming methods. It can be.
また、無電解めっき法或いは電解めっき法を用いた場合には、導電パターン１０３上に錫（Ｓｎ）または錫（Ｓｎ）合金からなるめっき皮膜を形成した後に、当該めっき皮膜を溶融することにより、はんだ層を形成してもよい。 In addition, when an electroless plating method or an electrolytic plating method is used, after forming a plating film made of tin (Sn) or a tin (Sn) alloy on the conductive pattern 103, by melting the plating film, A solder layer may be formed.
尚、当該はんだ層の他の形成手段として、導電パターン１０３の基材との置換反応によって当該導電パターン１０３上に析出した錫（Ｓｎ）または錫（Ｓｎ）合金上に、錫（Ｓｎ）または錫（Ｓｎ）合金の電解めっき或いは無電解めっきする方法、導電パターン１０３上に粘着材を介して付着させたはんだ粉を溶融して形成する方法、或いは錫（Ｓｎ）粉末または錫（Ｓｎ）合金粉末と有機酸金属塩とを加熱して反応させ、導電パターン１０３上に錫（Ｓｎ）合金を析出させて形成する方法等を採用することもできる。 As another means for forming the solder layer, tin (Sn) or tin is deposited on the tin (Sn) or tin (Sn) alloy deposited on the conductive pattern 103 by a substitution reaction with the base material of the conductive pattern 103. (Sn) alloy electrolytic plating or electroless plating method, solder powder deposited on the conductive pattern 103 via an adhesive material, or tin (Sn) powder or tin (Sn) alloy powder It is also possible to employ a method in which a tin (Sn) alloy is deposited on the conductive pattern 103 by heating and reacting the metal salt with an organic acid metal salt.
当該はんだ層１０６は、導電パターン１０３の上面に限られず、露出している側面にも被着される。かかる状態を、図６に示す。 The solder layer 106 is not limited to the upper surface of the conductive pattern 103 but is also applied to the exposed side surface. Such a state is shown in FIG.
当該図６に於ける配線基板１０１は、前記図３に於ける線Ｓ２−Ｓ２に沿った断面を示している。 The wiring board 101 in FIG. 6 shows a cross section along the line S2-S2 in FIG.
当該導電パターン１０３の側面に被着されたはんだ層１０６も、０．５μm乃至３μmの厚さを有している。 The solder layer 106 deposited on the side surface of the conductive pattern 103 also has a thickness of 0.5 μm to 3 μm.
前記図３に示される導電パターン１０３の幅ＷＰは、当該導電パターン１０３の側面に被着されたはんだ層１０６の厚さも含めている。 The width WP of the conductive pattern 103 shown in FIG. 3 includes the thickness of the solder layer 106 deposited on the side surface of the conductive pattern 103.
一方、当該配線基板１０１上にフリップチップ実装技術をもって搭載されるところの半導体素子に於ける外部接続用端子であるバンプ電極の構成を、図７に示す。 On the other hand, FIG. 7 shows a configuration of a bump electrode which is an external connection terminal in a semiconductor element mounted on the wiring substrate 101 with a flip chip mounting technique.
当該バンプ電極は、半導体素子２０１の主面（電子回路形成面）に形成された電極パッド２０２に対し、先端にボールが形成された金（Ａｕ）線が超音波圧着法によりボンディングされることにより、当該ボール部をもって形成された台座部２０３ａと、当該台座部２０３ａから延長された金（Ａｕ）線部をもって形成された柱状部２０３ｂから形成されている。 The bump electrode is formed by bonding a gold (Au) wire having a ball at the tip to an electrode pad 202 formed on the main surface (electronic circuit forming surface) of the semiconductor element 201 by an ultrasonic pressure bonding method. The pedestal portion 203a is formed with the ball portion, and the columnar portion 203b is formed with a gold (Au) wire portion extended from the pedestal portion 203a.
即ち、当該バンプ電極２０３は、所望の厚さ（高さ）を有する台座部２０３ａと、当該台座部２０３ａの上面にほぼ垂直な方向に配設された柱状部２０３ｂから構成されている。 That is, the bump electrode 203 includes a pedestal portion 203a having a desired thickness (height) and a columnar portion 203b disposed in a direction substantially perpendicular to the upper surface of the pedestal portion 203a.
そして、当該柱状部２０３ｂの先端に対しては、平坦化処理（レベリング加工）が施され、当該先端部には前記半導体素子２０１の主面と平行な平坦面が形成されている。 A flattening process (leveling process) is performed on the tip of the columnar part 203b, and a flat surface parallel to the main surface of the semiconductor element 201 is formed on the tip.
かかるバンプ電極２０３に於いて、台座部２０３ａの直径ｄ１は、略テーパー状とされた柱状部２０３ｂの先端部の直径ｄ２よりも大きい。従って、当該柱状部２０３ｂの周囲には、リング状の空間Ｓが生じている。 In the bump electrode 203, the diameter d1 of the pedestal portion 203a is larger than the diameter d2 of the tip end portion of the columnar portion 203b that is substantially tapered. Accordingly, a ring-shaped space S is generated around the columnar portion 203b.
そして、当該バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２は、前記導電パターン１０３の配列間隔（ピッチ）に応じて、当該導電パターン１０３の幅ＷＰよりも大、或いは幅ＷＰと同等以下の寸法を有する。 The diameter d2 of the tip of the columnar portion 203b in the bump electrode 203 is greater than or equal to the width WP of the conductive pattern 103 depending on the arrangement interval (pitch) of the conductive pattern 103. It has the following dimensions.
即ち、導電パターン１０３の配列間隔（ピッチ）が３０μｍの場合には、当該導電パターン１０３の幅ＷＰが１０μｍ乃至１８μｍとされ、バンプ電極２０３に於ける台座部２０３ａの直径ｄ１は２２μｍ乃至２７μｍとされ、また、当該バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２は８μｍ乃至２０μｍとされる。 That is, when the arrangement interval (pitch) of the conductive patterns 103 is 30 μm, the width WP of the conductive patterns 103 is 10 μm to 18 μm, and the diameter d1 of the pedestal portion 203a in the bump electrode 203 is 22 μm to 27 μm. The diameter d2 of the tip of the columnar portion 203b in the bump electrode 203 is 8 μm to 20 μm.
一方、導電パターン１０３の配列間隔（ピッチ）が２５μｍの場合には、導電パターン１０３の幅ＷＰが８μｍ乃至１５μｍとされ、バンプ電極２０３に於ける台座部２０３ａの直径ｄ１は１７μｍ乃至２２μｍとされ、また、当該バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２は６μｍ乃至１５μｍとされる。 On the other hand, when the arrangement interval (pitch) of the conductive pattern 103 is 25 μm, the width WP of the conductive pattern 103 is 8 μm to 15 μm, and the diameter d1 of the pedestal 203a in the bump electrode 203 is 17 μm to 22 μm. The diameter d2 of the tip of the columnar portion 203b in the bump electrode 203 is 6 μm to 15 μm.
尚、半導体素子２０１を構成するシリコン（Ｓｉ）半導体基板の一方の主面（電子回路形成面）には、Ｐチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタなどの能動素子、容量素子あるいは抵抗素子などの受動素子、ならびにこれらの能動素子、受動素子間を相互に接続するアルミニウム（Ａｌ）或いは銅（Ｃｕ）からなる配線層、及び当該配線層間を絶縁する層間絶縁層などが形成されているが、図７にあっては、図示することを省略している。 Note that an active element such as a P-channel MOS transistor or an N-channel MOS transistor, a capacitive element, a resistive element, or the like is provided on one main surface (electronic circuit forming surface) of a silicon (Si) semiconductor substrate constituting the semiconductor element 201. Passive elements, and these active elements, a wiring layer made of aluminum (Al) or copper (Cu) that connects the passive elements to each other, an interlayer insulating layer that insulates the wiring layers, and the like are formed. In FIG. 7, illustration is omitted.
以下の、図８乃至図１９に於いても同様である。 The same applies to FIGS. 8 to 19 below.
また、当該半導体素子２０１は、ガリウム砒素（ＧａＡｓ）などの化合物半導体を基板材料として形成される場合もある。 The semiconductor element 201 may be formed using a compound semiconductor such as gallium arsenide (GaAs) as a substrate material.
この様に、配線議版１０１の主面に於いて絶縁性樹脂層１０４に設けられた開口１０５内に於いて表出され、その表面にはんだ層１０６が配設された導電パターン１０３に対し、半導体素子２０１のバンプ電極２０３を接続する。 Thus, with respect to the conductive pattern 103 which is exposed in the opening 105 provided in the insulating resin layer 104 on the main surface of the wiring board 101 and on which the solder layer 106 is disposed, The bump electrode 203 of the semiconductor element 201 is connected.
即ち、当該半導体素子２０１を、その主面（電子回路形成面）を配線基板１０１に対向させて、当該配線基板１０１上に実装する。 That is, the semiconductor element 201 is mounted on the wiring substrate 101 with its main surface (electronic circuit formation surface) facing the wiring substrate 101.
かかるフリップチップ実装工程を、図８乃至図１６に示す。 Such a flip chip mounting process is shown in FIGS.
当該図８乃至図１６は、前記図３に於ける線Ｓ０−Ｓ０に沿った配線基板１０１部分を示している。 8 to 16 show a portion of the wiring board 101 along the line S0-S0 in FIG.
先ず、フリップチップボンディング装置のボンディングステージ（図示せず）上に搭載・固定された前記配線基板１０１の上面に対し、当該フリップチップボンディング装置のボンディングヘッド３０１に吸着保持された半導体素子２０１の主面（電子回路形成面、バンプ電極２０３の配設面）を対向せしめる。（図８参照） First, the main surface of the semiconductor element 201 adsorbed and held by the bonding head 301 of the flip chip bonding apparatus with respect to the upper surface of the wiring substrate 101 mounted and fixed on a bonding stage (not shown) of the flip chip bonding apparatus. (Electronic circuit formation surface, bump electrode 203 disposition surface) face each other. (See Figure 8)
この時、当該配線基板１０１は、ボンディングステージに内蔵されたヒータ（図示せず）により加熱され、前記はんだ層１０６の融点未満の温度である４０℃〜１７０℃（第１の温度ｔ１）に加熱（予備加熱）されている。 At this time, the wiring board 101 is heated by a heater (not shown) built in the bonding stage and heated to 40 ° C. to 170 ° C. (first temperature t1), which is a temperature lower than the melting point of the solder layer 106. (Preheating).
はんだ材が錫（Ｓｎ）を主体とする無鉛はんだ（融点が例えば２２１℃）である場合、当該第１の温度ｔ１は、１５０℃が選択される。 When the solder material is lead-free solder mainly composed of tin (Sn) (melting point is 221 ° C., for example), 150 ° C. is selected as the first temperature t1.
一方、半導体素子２０１は、その裏面（電子回路非形成面）が、ボンディングヘッド３０１に対し、真空吸引孔３０２を介して吸着保持されている。 On the other hand, the back surface (the surface on which no electronic circuit is formed) of the semiconductor element 201 is held by suction with respect to the bonding head 301 through the vacuum suction hole 302.
そして、当該ボンディングヘッド３０１に内蔵されたヒータ（図示せず）により加熱され、前記第１の温度ｔ１よりも高く、且つはんだ層１０６の融点よりも低い温度（第２の温度ｔ２）に加熱されている。 Then, it is heated by a heater (not shown) built in the bonding head 301 and heated to a temperature (second temperature t2) higher than the first temperature t1 and lower than the melting point of the solder layer 106. ing.
はんだ材が錫（Ｓｎ）を主体とする無鉛はんだである場合、当該第２の温度ｔ２は、２００℃が選択される。 When the solder material is lead-free solder mainly composed of tin (Sn), 200 ° C. is selected as the second temperature t2.
そして、半導体素子２０１のバンプ電極２０３は、配線基板１０１の上の対応する導電パターン１０３に位置合わせされる。 The bump electrode 203 of the semiconductor element 201 is aligned with the corresponding conductive pattern 103 on the wiring substrate 101.
しかる後、ボンディングヘッド３０１を駆動して半導体素子２０１を降下させ、当該半導体素子２０１のバンプ電極２０３を、配線基板１０１に於ける導電パターン１０３に当接させる。（図９参照） Thereafter, the bonding head 301 is driven to lower the semiconductor element 201, and the bump electrode 203 of the semiconductor element 201 is brought into contact with the conductive pattern 103 in the wiring substrate 101. (See Figure 9)
そして、当該ボンディングヘッド３０１により、一つのバンプ電極あたり０．５乃至５ｇの荷重を印可する。 Then, the bonding head 301 applies a load of 0.5 to 5 g per bump electrode.
この様にバンプ電極２０３が圧接されたことにより、導電パターン１０３の表面に被着されているはんだ層１０６は、前記第２の温度ｔ２にまで加熱される。 As a result of the bump electrodes 203 being in pressure contact, the solder layer 106 deposited on the surface of the conductive pattern 103 is heated to the second temperature t2.
当該第２の温度ｔ２にまで昇温には、例えば０．５秒乃至５秒間が要される。 For example, 0.5 second to 5 seconds are required to raise the temperature to the second temperature t2.
尚、当該バンプ電極２０３の圧接部から遠い位置に在るはんだ層が当該第２の温度ｔ２に至る迄、当該バンプ電極２０３の圧接状態は、所定の時間、例えば０．２秒乃至１秒間維持されることとなる。 Note that the pressure contact state of the bump electrode 203 is maintained for a predetermined time, for example, 0.2 second to 1 second, until the solder layer located far from the pressure contact portion of the bump electrode 203 reaches the second temperature t2. Will be.
但し、以下にも説明する各工程に於ける処理時間は、半導体素子の寸法、配線基板の寸法・材質、バンプ電極の寸法・材質、個数、並びに導電パターンの寸法・材質、個数、更には加熱機構の能力、冷却機構の能力などにより、適宜設定される。 However, the processing time in each step, which will be described below, is the size of the semiconductor element, the size / material of the wiring board, the size / material / number of the bump electrode, and the size / material / number of the conductive pattern, as well as heating. It is appropriately set depending on the capability of the mechanism, the capability of the cooling mechanism, and the like.
しかる後、前記ボンディングヘッド３０１に於ける加熱温度を上昇せしめ、半導体素子２０１及びバンプ電極２０３を介して、前記はんだ層１０６を、その融点以上の温度（第３の温度ｔ３、はんだ層の融点よりも１０℃乃至４０℃高）に加熱する。 Thereafter, the heating temperature in the bonding head 301 is increased, and the solder layer 106 is brought to a temperature higher than its melting point (third temperature t3, the melting point of the solder layer) via the semiconductor element 201 and the bump electrode 203. And 10 to 40 ° C. high).
はんだ材が錫（Ｓｎ）を主体とする無鉛はんだである場合、当該第３の温度ｔ３は、２６０℃が選択される。 When the solder material is lead-free solder mainly composed of tin (Sn), 260 ° C. is selected as the third temperature t3.
当該第３の温度ｔ３にまで昇温に要する時間は、例えば０．２秒乃至１秒間、要される。 The time required for raising the temperature to the third temperature t3 is, for example, 0.2 second to 1 second.
そして、当該第３の温度ｔ３は、例えば２秒乃至１０秒間維持される。 The third temperature t3 is maintained, for example, for 2 seconds to 10 seconds.
この様に融点以上の温度に加熱されたはんだ層１０６は、溶融して流動が可能となり、その濡れ性によりバンプ電極２０３の外周面に沿ってはい上がる（濡れ上がる）。 Thus, the solder layer 106 heated to a temperature equal to or higher than the melting point can be melted and flowed, and can rise (wet up) along the outer peripheral surface of the bump electrode 203 due to its wettability.
これにより、バンプ電極２０３の外周面には、はんだフィレット１０６Ｆが形成される。（図１０参照） As a result, a solder fillet 106 </ b> F is formed on the outer peripheral surface of the bump electrode 203. (See Figure 10)
そして、所定の時間、当該融点以上の温度（第３の温度ｔ３）を維持することにより、導電パターン１０３の表面に被着されていたはんだ層１０６はバンプ電極２０３方向に流動し、且つ当該バンプ電極２０３の外周面に沿ってはい上がり、前記はんだフィレット１０６Ｆは成長する。（図１１参照） By maintaining a temperature equal to or higher than the melting point (third temperature t3) for a predetermined time, the solder layer 106 deposited on the surface of the conductive pattern 103 flows toward the bump electrode 203, and the bump The solder fillet 106F grows along the outer peripheral surface of the electrode 203. (See Figure 11)
尚、図に於いてはんだ層１０６の表面に沿う矢印は、はんだが流動する方向を示している。 In the figure, an arrow along the surface of the solder layer 106 indicates the direction in which the solder flows.
前記第３の温度ｔ３に於ける０．５秒乃至１０秒間の加熱処理の後、前記ボンディングヘッド３０１による押圧を停止する。 After the heat treatment at the third temperature t3 for 0.5 to 10 seconds, the pressing by the bonding head 301 is stopped.
但し、当該ボンディングヘッド３０１の半導体素子２０１への吸着状態、ならびにバンプ電極２０３とはんだ層１０６との接触位置関係は維持する。即ち、半導体素子２０１、バンプ電極２０３、はんだ層１０６、ならびに導電パターン１０３の位置関係は維持される。 However, the adhesion state of the bonding head 301 to the semiconductor element 201 and the contact positional relationship between the bump electrode 203 and the solder layer 106 are maintained. That is, the positional relationship among the semiconductor element 201, the bump electrode 203, the solder layer 106, and the conductive pattern 103 is maintained.
かかるボンディングヘッド３０１による押圧の停止とほぼ同時に、当該ボンディングヘッド３０１に於ける加熱も停止する。 Almost simultaneously with the stop of the pressing by the bonding head 301, the heating in the bonding head 301 is also stopped.
これにより、前記はんだフィレット１０６Ｆに於ける温度は、漸次その融点未満の温度に低下し、当該はんだフィレット１０６Ｆは硬化する。 As a result, the temperature in the solder fillet 106F gradually decreases to a temperature below the melting point, and the solder fillet 106F is cured.
はんだフィレット１０６Ｆの硬化により、半導体素子２０１は、バンブ電極２０３を介して、配線基板１０１上の導電パターン１０３に接続・固着される。（図１２参照） By hardening the solder fillet 106F, the semiconductor element 201 is connected and fixed to the conductive pattern 103 on the wiring substrate 101 via the bump electrode 203. (See Figure 12)
この時、バンプ電極２０３と導電パターン１０３との接触位置関係が維持されていることによって、降温に伴う半導体素子２０１の熱変形（反り）によってはんだ中にクラックを生じてしまうことが防止される。 At this time, the contact positional relationship between the bump electrode 203 and the conductive pattern 103 is maintained, thereby preventing a crack from being generated in the solder due to thermal deformation (warping) of the semiconductor element 201 accompanying a temperature drop.
前記はんだフィレット１０６Ｆがその融点未満の温度に降下した時点に於いて、前記ボンディングヘッド３０１による吸着を開放し、当該ボンディングヘッド３０１を上昇させて、半導体素子２０１から分離する。（図１３参照） When the solder fillet 106F falls to a temperature below its melting point, the suction by the bonding head 301 is released, and the bonding head 301 is lifted and separated from the semiconductor element 201. (See Figure 13)
当該ボンディングヘッド３０１に於ける加熱の終了後、例えば２秒乃至１５秒後に当該ボンディングヘッド３０１を上昇させることとなる。 After the heating in the bonding head 301 is finished, the bonding head 301 is raised after, for example, 2 to 15 seconds.
一方、半導体素子２０１、バンプ電極２０３、ならびに導電パターン１０３の降温は維持される。 On the other hand, the temperature drop of the semiconductor element 201, the bump electrode 203, and the conductive pattern 103 is maintained.
尚、かかる降温処理に於いては、半導体素子２０１の近傍への冷却用気体（窒素ガス）の吹きつけ、或いは、ボンディングヘッド内への水などの冷却用媒体の流通などにより、必要に応じて、冷却に要する時間を短縮する。 In such a temperature lowering process, a cooling gas (nitrogen gas) is blown near the semiconductor element 201 or a cooling medium such as water is circulated into the bonding head. Reduce the time required for cooling.
しかる後、配線基板１０１と当該配線基板１０１上に搭載された半導体素子２０１との間に、ノズル４０１を介して合成樹脂からなる接着材５０１を注入する。（図１４参照） Thereafter, an adhesive 501 made of a synthetic resin is injected through the nozzle 401 between the wiring board 101 and the semiconductor element 201 mounted on the wiring board 101. (See Figure 14)
当該接着材５０１は、半導体素子２０１と配線基板１０１との間に於ける毛細管現象により、更には大気を用いた加圧などにより、半導体素子２０１と配線基板１０１との間に充填される。（図１５参照） The adhesive 501 is filled between the semiconductor element 201 and the wiring substrate 101 by a capillary phenomenon between the semiconductor element 201 and the wiring substrate 101, and further by pressurization using air. (See Figure 15)
しかる後、当該接着材５０１を、例えば１５０℃、３０分程加熱し、固化せしめる。 Thereafter, the adhesive 501 is heated, for example, at 150 ° C. for about 30 minutes to be solidified.
当該接着材５０１は、アンダーフィル材と称され、半導体素子２０１と配線基板１０１との間への水分などの侵入を阻止すると共に、両者の機械的結合を補強する。 The adhesive 501 is referred to as an underfill material, and prevents moisture and the like from entering between the semiconductor element 201 and the wiring board 101 and reinforces the mechanical coupling between them.
次いで、前記配線基板１０１の他方の主面（裏面）の各半導体素子領域１０２に於ける電極パッド１０７に、外部接続用端子１０８としてはんだバンプを配設する。 Next, solder bumps are arranged as external connection terminals 108 on the electrode pads 107 in each semiconductor element region 102 on the other main surface (back surface) of the wiring substrate 101.
当該はんだバンプ１０８を構成するはんだ材は、前記はんだ層１０６を構成するはんだ材よりも低い融点を有する。 The solder material constituting the solder bump 108 has a lower melting point than the solder material constituting the solder layer 106.
尚、当該配線基板１０１の他方の主面（裏面）も、電極パッド１０７、外部接続用端子１０８の配設部を除いて、ソルダーレジストからなる絶縁性樹脂層１０９により被覆される。 The other main surface (back surface) of the wiring substrate 101 is also covered with an insulating resin layer 109 made of a solder resist, except for the electrode pad 107 and the external connection terminal 108.
しかる後、当該配線基板１０１を、半導体素子搭載領域１０２毎に切断分離することにより、個別の（個片化された）半導体装置７００が形成される。（図１６参照）
この様にして実施される半導体装置の製造方法にあっては、幾つかの特徴的構成と、当該構成に基づく作用・効果を有する。
Thereafter, the wiring substrate 101 is cut and separated for each semiconductor element mounting region 102, thereby forming individual (separated) semiconductor devices 700. (See Figure 16)
The semiconductor device manufacturing method implemented in this manner has several characteristic configurations and functions and effects based on the configurations.
即ち、配線基板１０１上に配設された導電パターン１０３は、その平面形状が長尺状を呈していることから、その表面に被着されるはんだ層１０６の厚さが薄くとも、被着されたはんだ量は実質的に多い。 In other words, the conductive pattern 103 disposed on the wiring board 101 has a long planar shape, so that the conductive pattern 103 is deposited even if the solder layer 106 deposited on the surface is thin. The amount of solder is substantially large.
一方、当該はんだ層１０６はその厚さが薄いことから、導電パターン１０３の側面に被着したはんだ層が、隣り合う導電パターンの側面に被着されたはんだ層と連続することを生じない。 On the other hand, since the solder layer 106 is thin, the solder layer deposited on the side surface of the conductive pattern 103 does not continue with the solder layer deposited on the side surface of the adjacent conductive pattern 103.
即ち、当該側面部に於いて、はんだ層相互の機械的接続（橋絡接続）、ならびにこれによる電気的短絡が生じることを招来しない。 That is, in the side surface portion, mechanical connection (bridge connection) between the solder layers and an electrical short circuit due to this are not caused.
また、半導体素子２０１に配設されるバンプ電極２０３は、その端部、即ち配線基板１０１上の導電パターン１０３に当接する部位が半導体素子２０１の主面と平行する平坦面を有することから、当該半導体素子２０１が配線基板１０１に押圧される際、当該バンブ電極２０３は大きな面積をもって当該導電パターン１０３に当接する。 Further, the bump electrode 203 disposed on the semiconductor element 201 has a flat surface in which an end portion thereof, that is, a portion in contact with the conductive pattern 103 on the wiring substrate 101 is parallel to the main surface of the semiconductor element 201. When the semiconductor element 201 is pressed against the wiring substrate 101, the bump electrode 203 comes into contact with the conductive pattern 103 with a large area.
これにより、当該押圧に要する圧力を低下させることができ、半導体素子２０１に於けるストレスを低減することができる。 Thereby, the pressure required for the pressing can be reduced, and the stress in the semiconductor element 201 can be reduced.
また、大きな面積をもって当接することから、ボンディングツールから与えられる熱は、半導体素子２０１ならびに当該バンブ電極２０３を介して、はんだ層１０６に対し有効に伝導される。従って、当該はんだ層１０６は速やかに溶融し、流動が可能となる。 Further, since the contact is made with a large area, the heat applied from the bonding tool is effectively conducted to the solder layer 106 through the semiconductor element 201 and the bump electrode 203. Therefore, the solder layer 106 is rapidly melted and can flow.
この時、バンブ電極２０３の先端部の直径ｄ２が、導電パターン１０３の幅に対応して選択されており、且つバンブ電極２０３の周囲に到達し、当該バンプ電極２０３の外周面を濡らしてはい上がったはんだ材は、前記図７に於けるリング状の空間Ｓに受容される。 At this time, the diameter d2 of the tip portion of the bump electrode 203 is selected corresponding to the width of the conductive pattern 103, reaches the periphery of the bump electrode 203, and wets the outer peripheral surface of the bump electrode 203. The solder material is received in the ring-shaped space S in FIG.
この為、当該はんだ材がバンプ電極２０３の台座径ｄ１を越えて突出する恐れは無い。 Therefore, there is no possibility that the solder material protrudes beyond the base diameter d1 of the bump electrode 203.
従って、当該バンプ電極２０３の近傍にあっても、隣り合う導電パターン１０３に被着されているはんだ層と連続することは生じない。 Therefore, even in the vicinity of the bump electrode 203, it does not continue with the solder layer applied to the adjacent conductive pattern 103.
一つに、バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２を、導電パターン１０３の幅よりも大とした場合、はんだフィレット１０６Ｆは、図１７に示される形態をもって形成される。 For example, when the diameter d2 of the tip of the columnar portion 203b in the bump electrode 203 is larger than the width of the conductive pattern 103, the solder fillet 106F is formed in the form shown in FIG.
図１７（ａ）は、前記図３に示される半導体素子搭載領域１０２の拡大図に対応している。 FIG. 17A corresponds to an enlarged view of the semiconductor element mounting region 102 shown in FIG.
また、図１７（ｂ）は、図１７（ａ）に於ける線Ｓ１−Ｓ１に於ける断面を示し、図１７（ｃ）は、図１７（ａ）に於ける線Ｓ３−Ｓ３に於ける断面を示している。 FIG. 17B shows a cross section taken along line S1-S1 in FIG. 17A, and FIG. 17C shows a line S3-S3 in FIG. 17A. A cross section is shown.
バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２を、前記導電パターン１０３の幅ＷＰｃ（その両側面に被着されたはんだ層の厚さを含まない、銅（Ｃｕ）パターン自体の幅）よりも大きくすると、図１７（ｃ）に示される様に、導電パターン１０３の幅方向にあっては、柱状部２０３ｂの先端部は、導電パターン１０３の側方に突出して、所謂オーバーハングを形成して配置される。 The diameter d2 of the tip of the columnar portion 203b in the bump electrode 203 is defined as the width WPc of the conductive pattern 103 (the width of the copper (Cu) pattern itself not including the thickness of the solder layer deposited on both side surfaces thereof) 17), as shown in FIG. 17C, in the width direction of the conductive pattern 103, the tip of the columnar portion 203b protrudes to the side of the conductive pattern 103, so-called overhang. Formed and arranged.
例えば、導電パターン１０３の配列間隔（ピッチ）が３０μｍの場合には、導電パターン１０３の幅ＷＰｃが８μｍ乃至１４μｍとされ、バンプ電極２０３に於ける台座部２０３ａの直径ｄ１は２２μｍ乃至２７μｍに、また、当該バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２は１４μｍ乃至２０μｍとされる。 For example, when the arrangement interval (pitch) of the conductive pattern 103 is 30 μm, the width WPc of the conductive pattern 103 is 8 μm to 14 μm, the diameter d1 of the pedestal portion 203a in the bump electrode 203 is 22 μm to 27 μm, and The diameter d2 of the tip of the columnar portion 203b in the bump electrode 203 is set to 14 μm to 20 μm.
そして、溶融し、流動するはんだ材は、その濡れ性により、導電パターン１０３の側面から、当該オーバーハング部を埋めつつ、バンプ電極２０３に於ける柱状部２０３ｂの先端部を越えるフィレット１０６Ｆ１を形成し、更に当該柱状部２０３ｂの先端部からその側面をはい上がって台座部２０３ａの上面を覆うフィレット１０６Ｆ２を形成する。 The melted and flowing solder material forms a fillet 106F1 beyond the tip of the columnar portion 203b in the bump electrode 203 while filling the overhang portion from the side surface of the conductive pattern 103 due to its wettability. Further, a fillet 106F2 that covers the upper surface of the pedestal portion 203a by forming a side surface from the tip of the columnar portion 203b is formed.
一方、導電パターン１０３の長手方向にあっては、図１７（ｂ）に示される様に、前記フィレット１０６Ｆ２が、当該導電パターン１０３の長手方向に従って末広がり状に延びて形成される。 On the other hand, in the longitudinal direction of the conductive pattern 103, as shown in FIG. 17B, the fillet 106F2 is formed to extend in a divergent shape along the longitudinal direction of the conductive pattern 103.
この様なフィレットの形成形態にあっては、フィレット１０６Ｆ１とフィレット１０６Ｆ２とがほぼ直交する方向に配置される為、バンプ電極２０３と導電パターン１０３は強固に接続・保持される。 In such a fillet formation mode, the fillet 106F1 and the fillet 106F2 are arranged in a substantially orthogonal direction, so that the bump electrode 203 and the conductive pattern 103 are firmly connected and held.
また、導電パターン１０３の幅ＷＰｃ＜バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２＜バンプ電極２０３に於ける柱状部２０３ｂの台座部の直径ｄ１であることから、当該導電パターン１０３の幅方向にあっては、フィレット１０６Ｆ１とフィレット１０６Ｆ２が連続して形成されており、当該導電パターン１０３とバンプ電極２０３に於ける柱状部２０３ｂの先端部との対向部近傍に於いて、フィレットを形成するはんだ材の細り（痩せ）を生じない。 Further, since the width WPc of the conductive pattern 103 <the diameter d2 of the tip portion of the columnar portion 203b in the bump electrode 203 <the diameter d1 of the pedestal portion of the columnar portion 203b in the bump electrode 203, In the width direction, the fillet 106F1 and the fillet 106F2 are continuously formed, and a fillet is formed in the vicinity of the opposing portion of the conductive pattern 103 and the tip of the columnar portion 203b in the bump electrode 203. Does not cause the solder material to become thin.
従って、かかる対向部近傍に於いて応力の集中を生ずることがなく、これによりはんだ材に亀裂などを招来しない。 Therefore, stress concentration does not occur in the vicinity of the facing portion, thereby preventing a crack or the like in the solder material.
一方、バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２を、導電パターン１０３の幅と同等以下の寸法とした場合には、はんだフィレットは、図１８に示される形態をもって形成される。 On the other hand, when the diameter d2 of the tip of the columnar portion 203b in the bump electrode 203 is set to a dimension equal to or smaller than the width of the conductive pattern 103, the solder fillet is formed in the form shown in FIG.
図１８（ａ）は、前記図３に示される半導体素子搭載領域１０２の拡大図に対応している。 FIG. 18A corresponds to an enlarged view of the semiconductor element mounting region 102 shown in FIG.
また、図１８（ｂ）は、図１８（ａ）に於ける線Ｓ１−Ｓ１に於ける断面を示し、図１８（ｃ）は、図１８（ａ）に於ける線Ｓ３−Ｓ３に於ける断面を示している。 18B shows a cross section taken along line S1-S1 in FIG. 18A, and FIG. 18C shows a line S3-S3 in FIG. 18A. A cross section is shown.
即ち、バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２を、前記導電パターン１０３の幅ＷＰｃ（その両側面に被着されたはんだ層の厚さを含まない、銅（Ｃｕ）パターン自体の幅）と同等以下にすると、図１８（ｃ）に示される様に、導電パターン１０３の幅方向にあっては、柱状部２０３ｂの先端部は、導電パターン１０３の側方に突出しない。 That is, the diameter d2 of the tip portion of the columnar portion 203b in the bump electrode 203 is set to the width WPc of the conductive pattern 103 (the copper (Cu) pattern itself not including the thickness of the solder layer deposited on both side surfaces thereof). If the width is equal to or less than the width of the conductive pattern 103, the tip of the columnar portion 203b does not protrude to the side of the conductive pattern 103 in the width direction of the conductive pattern 103, as shown in FIG.
例えば、導電パターン１０３の配列間隔（ピッチ）が２５μｍの場合には、導電パターン１０３の幅ＷＰｃが１１μｍ乃至１４μｍとされ、バンプ電極２０３に於ける台座部２０３ａの直径ｄ１は１７μｍ乃至２２μｍに、また、当該バンプ電極２０３に於ける柱状部２０３ｂの先端部の直径ｄ２は６μｍ乃至１１μｍとされる。 For example, if the arrangement interval of the conductive pattern 103 (the pitch) is 25μm, the width WPc of the conductive pattern 103 is a 11μm to 14 [mu] m, the diameter d1 of at pedestal 203a bump electrode 203 on the 17μm to 22 .mu.m, The diameter d2 of the tip of the columnar portion 203b in the bump electrode 203 is 6 μm to 11 μm.
そして、溶融し、流動するはんだ材は、その濡れ性により、導電パターン１０３の側面から、バンプ電極２０３に於ける柱状部２０３ｂの先端部を越え、更に当該柱状部２０３ｂの先端部からその側面をはい上がって台座部２０３ａの上面を覆うフィレット１０６Ｆを形成する。 Then, due to the wettability, the melted and flowing solder material passes from the side surface of the conductive pattern 103 to the tip portion of the columnar portion 203b in the bump electrode 203 and further to the side surface from the tip portion of the columnar portion 203b. A fillet 106F that covers the upper surface of the pedestal portion 203a is formed.
一方、導電パターン１０３の長手方向にあっては、図１７（ｂ）に示される様に、前記フィレット１０６Ｆが、当該導電パターン１０３の長手方向に従って末広がり状に延びて形成される。 On the other hand, in the longitudinal direction of the conductive pattern 103, as shown in FIG. 17B, the fillet 106F is formed to extend in a divergent shape along the longitudinal direction of the conductive pattern 103.
この様なフィレットの形成状態にあっては、フィレット１０６Ｆが導電パターン１０３の側面を厚く覆うことから、バンプ電極２０３と導電パターン１０３は強固に接続・保持される。 In such a fillet formation state, since the fillet 106F covers the side surface of the conductive pattern 103 thickly, the bump electrode 203 and the conductive pattern 103 are firmly connected and held.
尚、導電パターン１０３の幅方向にあっては、バンプ電極２０３に於ける柱状部２０３ｂの先端部が、導電パターン１０３の側方に突出しないように配置されるため、溶融したはんだ材がバンプ電極２０３の柱状部２０３ｂを濡れ上がる際には、はんだ材が当該導電パターン１０３の幅を超えて突出する恐れは無い。 In the width direction of the conductive pattern 103, the tip of the columnar portion 203b of the bump electrode 203 is disposed so as not to protrude to the side of the conductive pattern 103. When the columnar portion 203 b of 203 is wetted, there is no possibility that the solder material protrudes beyond the width of the conductive pattern 103.
従って、隣り合う導電パターン１０３のそれぞれに被着されたはんだ材が連続してしまうことは、確実に防止される。 Therefore, it is possible to reliably prevent the solder material applied to each of the adjacent conductive patterns 103 from continuing.
尚、かかる接続形態にあっては、導電パターン１０３とバンプ電極２０３に於ける柱状部２０３ｂの先端部との対向部近傍Ｒに於いて、フィレット１０６Ｆを形成するはんだ材の細り（痩せ）が生じ易い。 In this connection configuration, the solder material forming the fillet 106F is thinned (faded) in the vicinity R of the conductive pattern 103 and the tip of the columnar portion 203b of the bump electrode 203 facing each other. easy.
従って、導電パターン１０３とバンプ電極２０３に於ける柱状部２０３ｂの先端部との寸法関係、ならびに導電パターン１０３の配列ピッチとの関係について、慎重に選択する。 Therefore, the dimensional relationship between the conductive pattern 103 and the tip of the columnar portion 203b in the bump electrode 203 and the relationship with the arrangement pitch of the conductive pattern 103 are carefully selected.
一方、本実施形態の半導体装置の製造方法にあっては、配線基板１０１上に配設された導電パターン１０３の表面に被着されたはんだ層１０６に対する加熱を、３段階に分割して順次実行している。 On the other hand, in the manufacturing method of the semiconductor device of the present embodiment, the heating of the solder layer 106 deposited on the surface of the conductive pattern 103 disposed on the wiring substrate 101 is sequentially performed in three stages. is doing.
即ち、はんだ層１０６の融点未満の温度である４０℃〜１７０℃（第１の温度ｔ１）に予備加熱する第１の加熱段階、次いで半導体素子２０１のバンプ電極２０２が接した状態に於いて、第１の温度よりも高く、且つはんだ層１０６の融点よりも低い温度（第２の温度ｔ２）に加熱する第２の加熱段階、しかる後、融点以上の温度（第３の温度ｔ３、はんだ層の融点よりも１０℃乃至４０℃高）に加熱する第３の加熱段階を具備している。 That is, in a first heating step of preheating to 40 ° C. to 170 ° C. (first temperature t 1), which is a temperature lower than the melting point of the solder layer 106, and then in a state where the bump electrodes 202 of the semiconductor element 201 are in contact with each other. A second heating step of heating to a temperature higher than the first temperature and lower than the melting point of the solder layer 106 (second temperature t2), and then to a temperature above the melting point (third temperature t3, solder layer) And a third heating step of 10 to 40 ° C. higher than the melting point of
この様に、配線基板１０１を、はんだ層１０６の融点未満の温度である４０℃〜１７０℃（第１の温度ｔ１）に予備加熱しておき、そして、半導体素子２０１もバンプ電極２０３が導電パターン１０３の表面に被着されたはんだ層１０６に当接した状態に於いて、はんだ層１０６の融点よりも低い温度（第２の温度ｔ２）に加熱（第２の予備加熱）されることにより、当該はんだ層１０６の融点以上の温度（第３の温度ｔ３）に加熱する昇温工程に費やす時間が、大幅に短縮される。 In this way, the wiring substrate 101 is preheated to 40 ° C. to 170 ° C. (first temperature t1), which is a temperature lower than the melting point of the solder layer 106, and the bump electrode 203 of the semiconductor element 201 is also a conductive pattern. In the state of being in contact with the solder layer 106 deposited on the surface of 103, by being heated to a temperature (second temperature t2) lower than the melting point of the solder layer 106 (second preheating), The time spent in the temperature raising process for heating to a temperature higher than the melting point of the solder layer 106 (third temperature t3) is greatly reduced.
そして、当該加熱温度を、はんだ層の融点以上の温度（第３の温度ｔ３、はんだ層の融点よりも１０℃乃至４０℃高）とすることにより、溶融したはんだ層１０６の流動性が高められ、当該溶融はんだは、バンプ電極２０２に対して速やかに且つ均一に流動し、更に当該バンプ電極２０３の外側面をはい上がる。 And the fluidity | liquidity of the molten solder layer 106 is improved by making the said heating temperature into the temperature more than melting | fusing point of a solder layer (3rd temperature t3, 10 to 40 degreeC higher than melting | fusing point of a solder layer). The molten solder flows quickly and uniformly with respect to the bump electrode 202, and further climbs up the outer surface of the bump electrode 203.
これにより、当該バンプ電極２０２の側面周囲にはんだフィレット１０６Ｆが形成される。 As a result, a solder fillet 106 </ b> F is formed around the side surface of the bump electrode 202.
かかる状態を、図１９（ａ）に示す。 Such a state is shown in FIG.
前述の如く、配線基板１０１上に配設された導電パターン１０３は、その平面形状が長尺状を呈するが、上記の如き３段階に分割されて順次実行される加熱により、当該導電パターン１０３の表面に被着されたはんだ層１０６は速やかに溶融し、且つ一様にバンプ電極２０３に対して流動して、当該バンプ電極２０３の外周部には、はんだフィレット１０６Ｆが有効に形成される。 As described above, the conductive pattern 103 disposed on the wiring substrate 101 has a long planar shape. However, the conductive pattern 103 is divided into the three steps as described above, and heating is performed sequentially. The solder layer 106 deposited on the surface quickly melts and flows uniformly with respect to the bump electrode 203, and a solder fillet 106 </ b> F is effectively formed on the outer periphery of the bump electrode 203.
尚、図に於いてはんだ層１０６の表面に沿う矢印は、はんだが流動する方向を示している。 In the figure, an arrow along the surface of the solder layer 106 indicates the direction in which the solder flows.
これに対し、前記第１の温度ｔ１よりも高く、且つはんだ層１０６の融点よりも低い温度（第２の温度ｔ２）に加熱する段階（第２段階）を設けることなく、当該はんだ層１０６の融点以上の温度に加熱すると、長尺状を呈する導電パターン１０３上に於いてはんだ層１０６の溶融状態が不均一となり、当該はんだ層１０６の流動も不均一となって、バンプ電極２０２まで到達するはんだ量が不十分となってしまう。 On the other hand, without providing a step (second step) of heating the solder layer 106 to a temperature (second temperature t2) higher than the first temperature t1 and lower than the melting point of the solder layer 106 (second step t2). When heated to a temperature equal to or higher than the melting point, the molten state of the solder layer 106 becomes non-uniform on the elongated conductive pattern 103 and the flow of the solder layer 106 becomes non-uniform and reaches the bump electrode 202. The amount of solder becomes insufficient.
かかる状態を、図１９（ｂ）に示す。 Such a state is shown in FIG.
即ち、溶融はんだは、導電パターン１０３上に於いてバンプ電極２０３と導電パターン１０３とが接触している部位にまで流動せず、導電パターン１０３上に厚く止まってしまう。この為、バンプ電極２０２は導電パターン１０３に対し、十分なはんだ量をもって接続されない。 That is, the molten solder does not flow to the portion where the bump electrode 203 and the conductive pattern 103 are in contact with each other on the conductive pattern 103, and remains thick on the conductive pattern 103. For this reason, the bump electrode 202 is not connected to the conductive pattern 103 with a sufficient amount of solder.
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
１１，１０１ 配線基板
２２，２０３ バンプ電極
１１，１０３ 配線パターン
１２，１０４，１０９ ソルダーレジスト
１２Ｓ，１０５ ソルダーレジスト開口部
１３，１０６ はんだ層
１３Ｆ，１０６Ｆ はんだフィレット
２１，２０１ 半導体素子
DESCRIPTION OF SYMBOLS 11,101 Wiring board 22,203 Bump electrode 11,103 Wiring pattern 12,104,109 Solder resist 12S, 105 Solder resist opening 13,106 Solder layer 13F, 106F Solder fillet 21,201 Semiconductor element
Claims (10)
前記配線基板を、前記可溶性金属層の融点未満の第１の温度をもって加熱する段階と、
次いで、前記半導体素子に於ける凸状の外部接続端子を前記導電パターン表面の可溶性金属層に接触させ、当該可溶性金属層をその融点未満であって且つ前記第１の温度よりも高い温度をもって加熱する段階と、
次いで、前記半導体素子に於ける凸状の外部接続端子を前記導電パターン表面の可溶性金属層に接触させた状態に於いて、当該可溶性金属層をその融点以上の温度に加熱する段階と、
を具備することを特徴とする半導体装置の製造方法。 In a manufacturing method of a semiconductor device in which a semiconductor element having a convex external connection terminal is mounted on a wiring board having a conductive pattern whose surface is coated with a soluble metal layer,
Heating the wiring substrate at a first temperature below the melting point of the soluble metal layer;
Next, the convex external connection terminal in the semiconductor element is brought into contact with the soluble metal layer on the surface of the conductive pattern, and the soluble metal layer is heated at a temperature lower than its melting point and higher than the first temperature. And the stage of
Next, in the state where the convex external connection terminal in the semiconductor element is in contact with the soluble metal layer on the surface of the conductive pattern, the soluble metal layer is heated to a temperature equal to or higher than its melting point;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009116903A JP2010267741A (en) | 2009-05-13 | 2009-05-13 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009116903A JP2010267741A (en) | 2009-05-13 | 2009-05-13 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010267741A true JP2010267741A (en) | 2010-11-25 |
Family
ID=43364479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009116903A Pending JP2010267741A (en) | 2009-05-13 | 2009-05-13 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010267741A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012216831A (en) * | 2011-03-31 | 2012-11-08 | Sekisui Chem Co Ltd | Semiconductor chip packaging body manufacturing method |
| WO2016174892A1 (en) * | 2015-04-27 | 2016-11-03 | シチズン電子株式会社 | Led package, light emitting device and method for manufacturing led package |
| JP2016207783A (en) * | 2015-04-20 | 2016-12-08 | シャープ株式会社 | Power module |
| WO2020121512A1 (en) * | 2018-12-14 | 2020-06-18 | オリンパス株式会社 | Joined body and method of manufacturing joined body |
| US11646250B2 (en) | 2020-03-06 | 2023-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267366A (en) * | 2000-03-16 | 2001-09-28 | Matsushita Electric Ind Co Ltd | Method of packaging semiconductor and printed circuit board |
| JP2007250999A (en) * | 2006-03-17 | 2007-09-27 | Seiko Epson Corp | Method for manufacturing semiconductor device |
| JP2009010430A (en) * | 2008-10-15 | 2009-01-15 | Renesas Technology Corp | Method of mounting semiconductor element |
-
2009
- 2009-05-13 JP JP2009116903A patent/JP2010267741A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267366A (en) * | 2000-03-16 | 2001-09-28 | Matsushita Electric Ind Co Ltd | Method of packaging semiconductor and printed circuit board |
| JP2007250999A (en) * | 2006-03-17 | 2007-09-27 | Seiko Epson Corp | Method for manufacturing semiconductor device |
| JP2009010430A (en) * | 2008-10-15 | 2009-01-15 | Renesas Technology Corp | Method of mounting semiconductor element |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012216831A (en) * | 2011-03-31 | 2012-11-08 | Sekisui Chem Co Ltd | Semiconductor chip packaging body manufacturing method |
| JP2016207783A (en) * | 2015-04-20 | 2016-12-08 | シャープ株式会社 | Power module |
| WO2016174892A1 (en) * | 2015-04-27 | 2016-11-03 | シチズン電子株式会社 | Led package, light emitting device and method for manufacturing led package |
| JPWO2016174892A1 (en) * | 2015-04-27 | 2018-02-22 | シチズン電子株式会社 | LED package, light emitting device, and manufacturing method of LED package |
| US10158056B2 (en) | 2015-04-27 | 2018-12-18 | Citizen Electronics Co., Ltd. | LED package, light emitting device and method for manufacturing LED package |
| WO2020121512A1 (en) * | 2018-12-14 | 2020-06-18 | オリンパス株式会社 | Joined body and method of manufacturing joined body |
| US11631649B2 (en) | 2018-12-14 | 2023-04-18 | Olympus Corporation | Bonded body and manufacturing method of bonded body |
| US11646250B2 (en) | 2020-03-06 | 2023-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4928945B2 (en) | Bump-on-lead flip chip interconnect | |
| KR100545008B1 (en) | Semiconductor element and a producing method for the same, and a semiconductor device and a producing method for the same | |
| US7176569B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP5085932B2 (en) | Mounted body and manufacturing method thereof | |
| KR101008891B1 (en) | Wiring board, mounting structure for electronic components and semiconductor device | |
| US9299606B2 (en) | Fabricating pillar solder bump | |
| US20100007015A1 (en) | Integrated circuit device with improved underfill coverage | |
| JP4477966B2 (en) | Manufacturing method of semiconductor device | |
| US7956472B2 (en) | Packaging substrate having electrical connection structure and method for fabricating the same | |
| US6707162B1 (en) | Chip package structure | |
| US20120319289A1 (en) | Semiconductor package | |
| JP2010267741A (en) | Method for manufacturing semiconductor device | |
| TWI502666B (en) | Electronic parts mounting body, electronic parts, substrate | |
| JP4051570B2 (en) | Manufacturing method of semiconductor device | |
| JP2010157693A (en) | Semiconductor package substrate with metal bumps | |
| US7901997B2 (en) | Method of manufacturing semiconductor device | |
| JP3631230B2 (en) | Method for forming spare solder | |
| JP2006222257A (en) | Wiring substrate, manufacturing method thereof, and semiconductor device using same | |
| JP2012028437A (en) | Semiconductor device and manufacturing method thereof | |
| JP3889311B2 (en) | Printed wiring board | |
| JP5781825B2 (en) | Wiring board manufacturing method | |
| JP4364074B2 (en) | Manufacturing method of semiconductor device | |
| US20120118621A1 (en) | Printed circuit board and method for manufacturing the same | |
| JP4388352B2 (en) | Manufacturing method of semiconductor device | |
| JP5454090B2 (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130423 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130730 |