JP2009522875A - 高速スイッチングのための周波数合成の新規方法 - Google Patents

Abstract

単一のソースの設計、マルチプレクサの設計、分数分周器の設計、または周波数逓倍器と周波数分周器の設計で実装可能なデジタル周波数シンセサイザである。実装は、制御器のディザリング回路またはデルタシグマ変調器を利用可能である。この周波数シンセサイザは、ＣＭＯＳ構成において実装可能であり、クリーンアップ位相ロックループ（ＰＬＬ）を利用可能である。

Description

本願は一般的に通信回路およびシステムに関係し、特に、新規の開ループ生成方法を使用した周波数シンセサイザに関係する。より詳細には、本願は、高速スイッチング可能な周波数シンセサイザ、正確な、高い周波数のクロック基準を提供可能な周波数シンセサイザ、および／または通信機器における使用のための周波数シンセサイザに関係したものである。

１つの特定の用途、移動通信機器における無線周波数（ＲＦ）信号の生成によると、周波数シンセサイザは、複数の通信チャネルに対する周波数ソースを提供するために利用されている。一般的に従来の周波数シンセサイザは、整数または分数の位相ロックループ（ＰＬＬ）を用いて周波数信号を生成していた。これら従来の周波数シンセサイザ（ＰＬＬベースの周波数シンセサイザ）は、ループフィルタと、比較器回路と、電圧制御発振器とを備えた位相ロックループとを利用している。また、これら従来のＰＬＬベースの周波数シンセサイザは、ディザリング、およびデルタシグマディザリング方法を使用して、分数の周波数を生成していた。

上記発振器は、ループフィルタと結合した制御入力を有している。上記比較器回路の出力は、このループフィルタと結合している。上記比較器回路の第１の入力は、整数分周器およびデルタシグマ平均化回路と結合している。上記比較器回路の第２の入力は、基準信号と結合している。整数分周器とデルタシグマ平均化回路の組み合わせは、分数分周器を構成している。基準周波数信号は、水晶または他のデバイスから生成することが可能である。デルタシグマ分数シンセサイザは、１９８６年９月２日にウェルズ（Ｗｅｌｌｓ）に発行された米国特許４，６０９，８８１にて開示されている。

一般的にそのようなＰＬＬベースの周波数シンセサイザは、デジタル集積回路（ＩＣ即ちチップ）上に容易に集積することが不可能であるために、不便である。ＰＬＬベースの周波数シンセサイザは、より高価なプロセス技術を要求し、ベースバンドおよび他のデジタル制御回路に対して使用されるものと同じＣＭＯＳ技術とは両立できない。プロセス技術がサイズに関して小さくなるにつれ、ＣＭＯＳプロセスと両立できる無線アーキテクチャを提供することは、よりいっそう望ましいことになる。米国特許公報番号２００４／００６６２４０は、デジタル的に集約したシンセサイザのアーキテクチャに移行することの、ある利点について説明している。

通信用途において、この周波数シンセサイザは多くの場合、正確な、高い周波数のクロック基準を生み出すことが可能でなければならない。これまで多くの従来のシンセサイザは、アナログ集約的な設計を利用して、正確な、高い周波数のクロック基準を達成してきた。これら従来のアナログ設計は、先進のＣＭＯＳロジックデバイスにおける本来のデジタルプロセッシング能力を利用することが不可能である。

そのため、デジタルな設計とより一層両立できる周波数シンセサイザに対する必要性が存在している。また、従来のＰＬＬベースの設計を利用しないシンセサイザに対する必要性が存在している。さらに、周波数シンセサイザをＣＭＯＳロジックデバイスに集積することに対する必要性が存在している。さらにまた、アナログ集約的な設計に関連する伝統的な問題を持たない、高速スイッチング可能な周波数シンセサイザに対する必要性が存在している。そればかりでなく、さらにまた、正確な高い周波数のクロック信号を生み出すことが可能なデジタルンセサイザに対する必要性が存在している。

例示の実施形態は、デジタル周波数シンセサイザに関係している。前記デジタル周波数シンセサイザは、複数のデジタル周波数信号を提供するための少なくとも１つのソースと、複数のスイッチと、制御回路とを備えている。前記デジタル周波数信号の各々は、別個の周波数で提供される。前記スイッチは、前記デジタル周波数信号を受けるよう結合している。前記制御回路は前記スイッチと結合し、前記デジタル周波数信号を選択し、出力信号を提供するよう前記スイッチを制御する。

一実施形態によると、前記出力の周波数は、ディザリングシーケンスが決定するように、前記デジタル周波数ソースの平均である。例えば、トーン１が８９０ＭＨｚであり、トーン２が９００ＭＨｚであるならば、そしてそのディザリングシーケンスがトーン１、トーン２、トーン１、トーン２、．．．というものならば、前記出力周波数は８９５ＭＨｚである。別の例のとき、そのディザリングシーケンスがトーン１、トーン１、トーン１、トーン２、．．．というものならば、前記出力周波数は８９２．５ＭＨｚである。このように、前記ディザリングシーケンスおよび前記トーンの周波数は、最終的な出力周波数を決定する。前記ディザリングシーケンスは、シグマデルタ変調器、または任意の他のディザリングシーケンス生成器として具体化された制御回路によって実行可能である。ディザリングシーケンス生成器に対する例示の構成は、米国特許４，６０９，８８１におけるものである。

別の例示実施形態は、デジタル周波数シンセサイザに関係している。前記デジタル周波数シンセサイザは、周波数逓倍器と、デルタシグマまたは他のディザリング回路と、分数の入力とを備えている。前記周波数逓倍器は、クロック入力と、第２の入力と、逓倍器出力とを有している。前記逓倍器は、前記クロック入力でクロック信号を受け、前記逓倍器出力で周波数信号を提供し、前記逓倍器出力は、前記入力クロックの周波数に、前記第２の入力によって設定された逓倍の数値を掛けたものである。前記デルタシグマまたは他のディザリング回路は、所望の逓倍のために、「整数＋分数」を表す信号を提供するディザリング出力を有している。前記デルタシグマ／ディザリング出力は、前記第２入力と結合している。前記分数の入力は、前記デルタシグマまたは他のディザリング回路の入力と結合している。前記分数入力は入力信号を提供し、前記入力信号は、求める前記入力クロックの周波数に逓倍すべき前記分数の係数を表している。

さらに別の例示実施形態は、デジタル周波数シンセサイザに関係している。前記デジタル周波数シンセサイザは、第１の周波数で第１の信号を提供するための周波数ソースと、前記第１信号を受け、第２の周波数で第２の信号を提供するための周波数逓倍器と、可変周波数分周器とを備えている。また前記デジタル周波数シンセサイザは、デルタシグマ変調器または任意の他のディザリング回路を備えている。前記第２周波数は、前記第１周波数の固定倍である。前記周波数分周器は、前記第２信号を受け、平均の第３周波数を有する第３の信号を提供する。前記平均第３周波数は、前記第２周波数より低い。前記デルタシグマ変調器または他のディザリング回路は、前記分周器を制御して、前記第３周波数が前記ディザリング回路からのディザリングシーケンスの平均であるようにしている。

例示の実施形態は、信号ソースに関係している。前記信号ソースは、周波数信号を提供するためのデジタル周波数シンセサイザと、位相ロックループ・クリーンアップ回路とを備えている。前記位相ロックループ・クリーンアップ回路は、前記周波数信号を受け、クリーンアップ周波数信号を提供するよう結合している。前記デジタル周波数シンセサイザは、１．少なくとも１つのデジタル周波数ソース、スイッチ、および前記スイッチを制御するディザリング制御回路、２．周波数逓倍器、および前記逓倍器と結合し、整数と分数の和に関係した周波数で出力信号を提供するディザリング回路、３．別個の周波数で周波数信号のシーケンスを提供可能な単一のデジタル周波数ソース、または４．周波数逓倍器、および可変周波数分周器、を利用可能である。

別の例示実施形態は、複数のデジタル周波数信号を提供するための少なくとも１つのデジタル周波数ソースと、制御回路とを備えたデジタル周波数シンセサイザに関係している。前記デジタル周波数信号は、個々の周波数で提供される。前記制御回路は前記デジタル周波数ソースを制御し、第１の周波数に平均周波数を有する出力信号を提供する。前記平均周波数は、前記個々の周波数の範囲内である。

以後、添付の図面と共に好適な例示実施形態を説明し、符号等は要素等を示している。
図１に関して、デジタル周波数シンセサイザ１０は、高い周波数の信号のような、周波数信号の生成を必要とする任意の用途に利用可能である。好ましくは、周波数シンセサイザ１０は、無線通信用途（例えば、携帯電話の用途）等の通信用途において利用可能な、位相ロックループ（ＰＬＬ）ベースでないシンセサイザである。シンセサイザ１０は、複数の周波数ソース１２Ａ−Ｄと、制御器１６と、スイッチ１４Ａ−Ｄとを備えている。一実施形態において、シンセサイザ１０は、変調（広帯域変調）のために使用される。

好ましくは、ソース１２Ａ−Ｄとスイッチ１４Ａ−Ｄは、１対１の関係である。ソース１２Ａ−Ｄの数は、２からｎまでの任意の数とすることが可能であり、またスイッチ１４Ａ−Ｄの数は、２からｎまでの任意の数とすることが可能である。好ましくは、少なくとも２つの数のソース１２Ａ−Ｄおよびスイッチ１４Ａ−Ｄが、用途のパラメータおよびシステムの基準に従って利用される。スイッチ１４Ａ−Ｄは、好ましくはＣＭＯＳデバイス等のソリッドステートスイッチである。またスイッチ１４Ａ−Ｄは、マルチプレクサとしても実装可能である。

周波数ソース１２Ａ−Ｄは、スイッチ１４Ａ−Ｄの各々と結合した出力を有する。スイッチ１４Ａ−Ｄは、出力１８と結合した出力を有しており、この出力１８は、制御器１６と結合している。制御器１６は、スイッチ１４Ａ−Ｄの各々の制御入力と、制御線１４Ａ−Ｄを介して結合した出力を有している。

ソース１２Ａ−Ｄは、整数若しくは分数のＰＬＬ、クロック逓倍器、または逓倍用ＤＬＬ等の任意のタイプの周波数ソースとして実装することが可能である。１つの好適実施形態において、ソース１２Ａ−Ｄは、デジタル遅延ロックループ（ＤＬＬ）である。デジタル遅延ロックループは、従来のＤＬＬのように実装可能である。

１つの代替実施形態において、周波数ソース１２Ａ−Ｄは、プログラム可能逓倍器を備えた１つの遅延ロックループによって実装している。図１から認識可能であるように、特定のスイッチがオンになるとき、すべての他のスイッチはオフになるので、これは好適な実装である。例えば、ソース１２Ａと接続しているスイッチ１４Ａがオンになれば、スイッチ１４Ｂ、１４Ｃ、１４Ｄはすべてオフになる。このことは、ソース１２Ｂ、１２Ｃ、１２Ｄはオンになる必要がないことを意味している。このように、実装におけるハードウェアの量は、単一の周波数機敏なソースを実装することにより相当に低減することができ、この単一の周波数機敏なソースは、スイッチ１４Ａから１４Ｄによって必要とされ、そして決定されたソース１２Ａ、１２Ｂ、１２Ｃ、１２Ｄに関連した信号を生成可能である。

代替の実施形態（図８）において、周波数シンセサイザ５００は、（整数または分数の）乗算用ＤＬＬ等、単一の周波数ソースの構成５０２（例えば、単一のソース）を備えている。ソース５０２は、ソース１２Ａ−Ｄに関連した信号を提供する。この実施形態において、スイッチ１４Ａ−Ｄは必要でない。以下でより詳述する制御器１６に類似する制御器５２６は、シンセサイザ５００の構成５０２に、信号の適切なシーケンスを提供させるために利用可能である。この信号のシーケンスは、好ましくはソース５０２が提供する信号の範囲内で、平均周波数を有している。制御器５２６は、入力５２８で分数の値を受けることが可能である。

動作において、周波数ソース１２Ａ−Ｄは、有利なことに、ｎ個の正確な周波数信号の組を提供する。出力１８での信号に対する所望の周波数は、このｎ個の正確な周波数の組の範囲内のどこかに存在している。この所望の周波数は可変であり、このｎ個の正確な周波数の組の範囲内で任意の周波数に変更可能である。例えば、この所望の周波数は９０５ＭＨｚとすることが可能であり、ソース１２Ａ−Ｄからの周波数は、それぞれ８９０ＭＨｚ、９００ＭＨｚ、９１０ＭＨｚ、および９２０ＭＨｚとすることが可能である。別の例のとき、この所望の周波数が９０５ＭＨｚであるならば、９０２ＭＨｚ、９０４ＭＨｚ、９０６ＭＨｚ、９０８ＭＨｚのソースの組も、それらの間で適切なディザリングをすることで、９０５ＭＨｚを生じさせる。

トーンを互いに近接して配置する利点は、結果として生ずる出力位相ノイズまたはジッタを、相当に低減することである。一実施形態においてこのトーンは、近傍のトーン同士で等しく間隔を空けることが可能である。別実施形態においてこのトーンは、近傍のトーン同士で等しく間隔を空けていない。

制御器１６は、好ましくは、スイッチ１４Ａ−Ｄの個々のスイッチを時間に関して制御し、その所望の周波数を伴う出力信号が、出力１８で提供されるようにする。制御器１６は、分数の入力１５から、分数の係数を受けることが可能である。この分数係数は、制御器１６によって使用され、この所望周波数を獲得するため、スイッチ１４Ａ−Ｄを制御する。制御器１６は、有利なことに、制御線１４Ａ−Ｄを介して周波数ソース１２Ａ−Ｄの時間に関する適切な組み合わせを選び、この所望周波数を獲得するようにする。好ましくは、シンセサイザ１０は、本質的には可変クロック信号ソースとして動作し、この可変クロック信号ソースは、図３および４で示すような、この所望周波数のあたりでジッタを生じさせる。

シンセサイザ１０は、携帯電話における使用のための周波数シンセサイザとすることが可能である。シンセサイザ１０は、有利なことに、周波数間の非常に高速なスイッチング、およびフィードバックループに関連する不都合なことの回避を可能にする。スイッチ１４Ａ−Ｄ間のスイッチングのレートは、例えば水晶の周波数の、比較的低いレートとすることが可能である。代わりに、出力１８は、図１のように制御器１６と結合し、よりいっそう高いスイッチングレートを提供することが可能である。出願人は、制御器１６に対するより高速なスイッチングレート、およびこれによるスイッチ１４Ａ−Ｄが、低減されたノイズフロアを生じさせると考えている。周波数分周器は、制御器１６が動作するレートを低減させるため、出力１８と制御器１６との間に配置することが可能である。

分数の入力２３は、出力１８でのこの所望周波数を提供するため、制御器１６に適切な分数を提供する。入力２３は、入力１５（図１）と類似している。この分数は、様々な回路、制御器等によって提供可能である。制御器１６は、出力２０Ａ、２０Ｂ、２０Ｃ、および２０Ｄで適切なシーケンスを生成し、分数入力２３が提供する分数（例えば、整数＋分数）に関連した周波数を達成する。有利なことに、フィードバックループがないため、シンセサイザ１０は非常に高い帯域幅を有することが可能である。

シンセサイザ１０は、標準的ＰＬＬ実装におけるようなフィードバックループを使用することのない、開ループシステムとして動作可能である。シンセサイザ１０は、好ましくは完全にデジタルな周波数ソースとして動作し、すべてデジタルのＣＭＯＳプロセスに集積することが可能である。シンセサイザ１０に対して必要になる比較的小さなダイサイズに加えて、この特徴は、デジタルおよびアナログな集積に対して、それを非常に魅力的なものにしている。

図２に関して、１つの好適実施形態によると、制御器１６は、デルタシグマ変調器または他のディザリング回路として実装している。このデルタシグマ変調器は、その所望の周波数の指示を受け、制御線１４Ａ−Ｄで信号のシーケンスを提供し、この所望周波数の信号に影響を及ぼしている。

このデルタシグマ変調器の例示の実施形態は、米国特許４，６０９，８８１におけるものである。このデルタシグマ変調器（または任意のディザリング回路）の出力は、そのクロックレートで変化する、数値のシーケンスである。このデルタシグマ変調器（または任意のディザリング回路）の入力は、分数、例えば０．３３３３である。このデルタシグマ変調器（または任意のディザリング回路）の性質は、このシーケンスの平均が、その入力の分数であることである。なお、その出力は、好ましくは整数の数値である。周波数分周器または逓倍器は、一般的に、整数の分周器または逓倍器としてのみ作成することが可能である。この入力が０．３３３３である例において、その出力シーケンスは、０，２，−１，１，０，０，−２，３，０等とすることが可能である。なお、このシーケンスの平均は０．３３３３である。このデルタシグマ変調器の別の性質は、このシーケンスが、非常に長い期間の後にのみ繰り返すということである。このように、我々は擬似ランダムソースを獲得し、この出力でのジッタまたはノイズは、スプリアストーンを有さない（なぜなら、これらスプリアストーンは、そのディザリングシーケンスにおける、任意の周期的な繰返しによって生じるからである）。

制御器１６は、ＣＭＯＳプロセスで実装した標準的アーキテクチャを使用して、デルタシグマ変調器として実装可能である。出願人は、シンセサイザ１０は有利なことに、従来の分数分周ＰＬＬ回路（ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬ ｃｉｒｃｕｉｔ）に関連する２つの機能（これら２つの機能とは、トーン生成と、ノイズフィルタリングである）を分離すると考えている。シンセサイザ１０に対するこのアーキテクチャは、周波数選択に対してデジタルの実装を使用し、その出力信号のフィルタリングに対してＰＬＬを使用する。これはまた、ジッタ除去回路またはクリーンアップＰＬＬとして見ることも可能である。このクリーンアップＰＬＬは、すべての用途において要求されるわけではない。出願人は、非常に厳しい位相ノイズ要求を伴う用途のみが、このクリーンアップＰＬＬを要求すると考えている。クリーンアップ位相ロックループ３４は、図７に関して説明されている。従来のＰＬＬベースシンセサイザに関連する２つの機能のこの分割は、有利なことに、電力要求を低減し、周波数シンセサイザ１０に対するデジタル回路の使用を可能にしている。

図３に関して、シンセサイザ１０は、出力信号２０２を提供する。出力信号２０２は、必要ならば特定の用途に対して、出力信号２０６を提供するよう平均した周波数とすることが可能である。信号２０２の周波数の平均化は、図７に関して説明するクリーンアップ位相ロックループ３４８等のクリーンアップ位相ロックループを利用して実行可能である。

信号２０２は、周波数ソース１２Ａ−Ｄを選択することによって生成する。この例において見られるように、信号２０２は、信号２０６が８個のパルスを有する同じ時間にわたり、８個のパルスを有している。しかし信号２０２のパルスは、それらの間で同じ周期を有していない。

信号２０２は、各パルスでスイッチ可能なパルス幅（または、それと等価なパルス周波数）を有している。この実施形態において、信号２０２の周波数は、パルス毎に変更可能である。あるいはその代わりとして、制御器１６は、その出力クロックのｎ番目のパルスのたびにスイッチ１４Ａ−Ｄを制御することが可能である。

図４に関して、信号２０８は、出力１８での信号を表している。信号２０８はシンセサイザ１０において提供され、このシンセサイザ１０は、例えば、制御器１６が５個のパルスごとにスイッチ１４Ａ−Ｄを選択するようにのみ構成されている。信号２１０は、位相ロックループ３４８（図７）を使用して、信号２０８を平均即ちクリーンアップしたバージョンである。

図５に関して、デジタル周波数シンセサイザ３００は、デジタル周波数シンセサイザ１０と類似しており、類似の利点を達成している。シンセサイザ３００は、信号２０２および２０８を生成するよう利用可能である。

シンセサイザ３００は、クロック周波数逓倍器３０６と、ディザリング回路（例えばデルタシグマ変調器３０２）と、分数の入力３０４とを備えている。逓倍器３０６は、入力で基準信号（ＣＬＫ）を受ける。この基準信号は、ＤＬＬ、水晶発振回路等、任意の周波数ソースから提供可能である。また逓倍器３０６は、ディザリング回路または（例えばデルタシグマ変調器３０２）から信号を受けるための入力を備えている。ディザリング回路または変調器３０２は、和回路３０７を通って、逓倍器３０６へ信号を提供する。和回路３０７は、整数入力３０９から整数を受ける。

和回路３０７は、入力３０９からの整数を、変調器３０２からの分数の値へ加算する。この整数は、適当な安定した整数の数値であり、それによって、その出力でその所望の周波数の出力信号が提供される。この実装において、このディザリング回路またはデルタシグマ変調器３０２は、整数の数値のシーケンスを提供し、このシーケンスの平均は、入力３０４が提供する分数を表している。このシーケンスにおける各数値は、この整数数値に加算され、この整数数値は、それから入力としてクロック周波数逓倍器３０６に送り込まれる。

逓倍器３０６は、好ましくは以下の方法で機能する。即ち、その出力周波数は、その入力クロック周波数の倍数である。この倍数は、逓倍器３０６の第２の入力により決定する。例えば、このクロック周波数が７ＭＨｚであり、逓倍の数値が１００ならば、この出力周波数は７×１００＝７００ＭＨｚである。もしこの数値が、各出力パルスに対して可変とすること（または低いレートではあるが、やはりこの出力パルスに関係すること）を保つならば、シンセサイザ３００は、信号２０２または２０８を生成可能である。ディザリング／デルタシグマ変調器回路は、図２に関して、上でより詳述している。

ディザリング回路またはデルタシグマ変調器３０２は、逓倍器３０６からの出力信号によって、または外部クロック信号を介して、クロック可能である。分数の入力３０４は、デルタシグマ変調器３０２に対する適切な分数の入力を提供する。

図６に関して、周波数シンセサイザ３１８は、シンセサイザ１０に類似しており、類似の利点を達成可能である。シンセサイザ３１８は、水晶発振回路等の周波数ソース３２２を備えている。またシンセサイザ３１８は、周波数逓倍器３２６と、ディザリング回路またはデルタシグマ変調器３２０と、分数の入力３２１と、周波数分周器（またはカウンタ）３２８とを備えている。またシンセサイザ３１８は、整数の入力３２９と、和回路３２７とを備えることが可能である。分周器３２８は、その所望の周波数で出力信号を提供する。ディザリング回路（例えばデルタシグマ変調器３２０）は、和回路３２７を通って分周器３２８と結合している。和回路は、変調器３２０からの分数の出力を、入力３２９からの整数に加算する。

ディザリング回路／デルタシグマ変調器３２０は分周器３２８を制御して、分周器３２８がこの所望の周波数で出力信号を提供するようにする。好ましくは、逓倍器３２６は整数逓倍器である。例えば、要求された出力周波数が９００ＭＨｚならば、１つの実装においては、逓倍器３２６は、好ましくは水晶３２２からの信号を逓倍して、約９ＧＨｚのような非常に高い周波数にする。

分周器３２８は、この信号を分周し、９０５ＭＨｚという所望の周波数に下げる。このことは、この分周器の入力をディザリングする（またはデルタシグマ変調する）ことによって達成し、その出力で、この所望の周波数およびジッタが現れるようにする。この機能性は、シンセサイザ３００（上述）と非常に類似しているが、クロック逓倍器が信号２０２または２０８を生成するために使用されるのに対し、シンセサイザ３１８においては、周波数分周器が信号２０２または２０８を生成するために使用されるという事実は除く。

一実施形態において、逓倍器３２６は固定の逓倍器であり、分周器３２８はディザリング回路（例えばデルタシグマ変調器３２０）が制御する可変の分周器である。変調器３２０は回路３２１から信号を受け、分周器３２８に対する分周を設定する。

図７を参照すると、デジタル周波数シンセサイザ３５２は、クリーンアップシンセサイザまたは位相ロックループ３４８と結合可能である。このクリーンアップシンセサイザには、シンセサイザ１０、３００または３１８において本来的に表れるジッタの除去を要求することができる。シンセサイザ３５２は、シンセサイザ１０、３００または３１８の何れかとして実装可能である。シンセサイザ３５２は、信号を位相ロックループ３４８に提供する。位相ロックループ３４８は、ジッタを除去し、波形２０２を２０６へ、または２０８を２１０へ変化させるためのクリーンアップ位相ロックループである（図３および４）。

位相ロックループ３４８は、位相検出器／位相周波数検出器またはミキサ３６０と、電圧制御発振器３６２と、ループフィルタ３６１と、整数分周器３５０とを備えている。分数分周器とは対照的な整数分周器３５０の使用は、より簡単な実装を提供する。なお、この整数の分周は１の分周にできる。このケースに対しては、その入力および出力の周波数が同じであるために、物理的回路は必要でない。位相ノイズまたはジッタの要求を達成するのが非常に困難である移動通信のためのグローバルシステム（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）（ＧＳＭ）のようなシステムに対して、ループ３４８は非常に有利である可能性がある。他のシステムは、ループ３４８を必要としないことができる。この機能（フィルタリングと分数信号生成）の分離は、ＣＭＯＳにおいて集積されるデジタル実装を可能にする。

出願人は、シンセサイザ１０、３００および３１８のアーキテクチャは、従来のＰＬＬシステムよりも大幅に費用を抑えてそれらを製作することを可能にすると考えている。出願人は、シンセサイザ１０、３００または３１８は、従来のＰＬＬより低電力消費であり、完全にデジタルであり、スイッチングノイズに対してより耐性があると考えている。本方法は効果的な開ループであり、ループの安定性を考慮することがほとんどないために、変調は非常に効果的に実行可能である。出願人は、シンセサイザ１０は、より良好な位相ノイズまたはジッタ性能を提供すると考えている。出願人は、シンセサイザ３００および３１８は、低減された電力消費での、より簡単な実装を提供すると考えている。

詳細な図面、特定の例、およびあるコンポーネントの所与の値は、本発明の好適な例示実施形態を説明しているが、それらは例示の目的のみのものであることは理解されよう。本発明の装置および方法は、開示した正確な詳細および状況に限定されない。さらに、特定のタイプの周波数ソースを説明したが、様々な他のコンポーネントをこのデジタル周波数シンセサイザに対して利用可能である。好適な実施形態の設計、動作状況、および配置に関しては、特許請求の範囲で明示した本発明の精神から逸脱することなしに、他の代用、修正、変更、および省略をなすことができる。

例示の実施形態に従う、デジタル周波数シンセサイザの電気的な概略ブロック図である。 例示の実施形態に従う、図１において示されている制御器のより詳細なブロック図である。 例示の実施形態に従う、図１において示されているシンセサイザに関連する２つの波形の波形図である。 また別の例示実施形態に従う、図１において示されているシンセサイザに関連する２つの波形の波形図である。 また別の例示実施形態に従う、デジタル周波数シンセサイザの電気的な概略ブロック図である。 さらに別の例示実施形態に従う、周波数シンセサイザの電気的な概略ブロック図である。 さらにまた別の例示実施形態に従う、図１、４、または５のいずれかにおいて示されている周波数シンセサイザ、およびこの周波数シンセサイザによって提供される出力信号をクリーンにするためのＰＬＬ回路の電気的な概略ブロック図である。 例示の実施形態に従う、デジタル周波数シンセサイザの電気的な概略ブロック図である。

Claims (23)

1. 複数のデジタル周波数信号を提供するための少なくとも１つのソースであって、前記信号には別個の周波数が提供される前記ソースと、
   前記デジタル周波数信号を受けるよう結合した複数のスイッチと、
   前記スイッチと結合した制御回路であって、前記デジタル周波数信号を選択し、第１の周波数に平均周波数を有する出力信号を提供するよう前記スイッチを制御し、前記平均周波数は前記別個の周波数の範囲内である、前記制御回路と、
   を備えた、デジタル周波数シンセサイザ。
2. 前記制御回路は、デルタシグマ変調器を備えた、請求項１に記載のデジタル周波数シンセサイザ。
3. 前記デルタシグマ変調器は、クロック入力を備えた、請求項２に記載のデジタル周波数シンセサイザ。
4. 前記クロック入力は、前記出力信号と結合した、請求項３に記載のデジタル周波数シンセサイザ。
5. 前記クロック入力は、クロック信号を受けるよう結合し、前記クロック信号は前記出力信号と異なる信号である、請求項３に記載のデジタル周波数シンセサイザ。
6. 前記デジタル周波数信号は、少なくとも１つのデジタル遅延ロックループが提供する、請求項１に記載のデジタル周波数シンセサイザ。
7. 前記デジタル周波数シンセサイザは、ＣＭＯＳ、バイ−ＣＭＯＳ、シリコンゲルマニウム、ガリウム砒素のデバイス上に完全に集積する、請求項１に記載のデジタル周波数シンセサイザ。
8. 前記デジタル周波数シンセサイザは、プログラム可能ゲートアレイ上に完全に実装する、請求項１に記載のデジタル周波数シンセサイザ。
9. 前記出力信号を受けるよう結合した位相ロックループをさらに備えた、請求項１に記載のデジタル周波数シンセサイザ。
10. 前記位相ロックループは整数分周器を備え、前記位相ルックループは、前記出力信号の、よりクリーンなバージョンを提供する、請求項９に記載のデジタル周波数シンセサイザ。
11. 前記スイッチと結合した複数のデジタル周波数ソースをさらに備え、前記複数のデジタル周波数ソースは、前記デジタル周波数信号を個々に提供する、請求項１に記載のデジタル周波数シンセサイザ。
12. 前記デジタル周波数信号間のトーン間隔は、固定量である、請求項１に記載のデジタル周波数シンセサイザ。
13. 前記デジタル周波数信号間のトーン間隔は、非固定量である、請求項１に記載のデジタル周波数シンセサイザ。
14. 前記制御回路は、ディザリング回路を備えた、請求項１に記載のデジタル周波数シンセサイザ。
15. デジタル周波数シンセサイザであって、１．少なくとも１つのデジタル周波数ソース、スイッチ、および前記スイッチを制御するディザリング制御回路、２．周波数逓倍器、および前記逓倍器と結合し、整数と分数の和に関係した周波数で出力信号を提供するディザリング回路、３．別個の周波数で周波数信号のシーケンスを提供可能な単一のデジタル周波数ソース、または４．周波数逓倍器、および可変周波数分周器、のうち、少なくとも１つを利用し、周波数信号を提供する前記デジタル周波数シンセサイザと、
    前記周波数信号を受け、クリーンアップした周波数信号を提供するよう結合した位相ロックループ・クリーンアップ回路と
    を備えた、信号ソース。
16. 広帯域変調を達成する、請求項１５に記載のデジタル周波数シンセサイザ。
17. 複数のデジタル周波数信号を提供するための少なくとも１つのデジタル周波数ソースであって、前記デジタル周波数信号は別個の周波数で提供される前記デジタル周波数ソースと、
    前記デジタル周波数ソースを制御し、第１の周波数に平均周波数を有する出力信号を提供する制御回路であって、前記平均周波数は前記別個の周波数の範囲内である前記制御回路と、
    を備えた、デジタル周波数シンセサイザ。
18. クロック入力と、第２の入力と、逓倍器出力とを有する周波数逓倍器であって、前記逓倍器は、前記クロック入力でクロック信号を受け、前記逓倍器出力で整数と分数の和に従って周波数信号を提供する前記周波数逓倍器と、
    ディザリング入力とディザリング出力とを有するディザリング回路であって、前記ディザリング出力は前記第２の入力と結合した前記ディザリング回路と、
    前記ディザリング入力と結合した分数の入力であって、前記分数入力は前記分数を表す信号を提供し、前記ディザリング回路は、前記ディザリング出力で前記分数に対応した第２の信号を提供し、前記逓倍器は、前記整数と前記分数の和に関連した所望の周波数で前記周波数信号を提供する前記分数入力と、
    を備えた、デジタル周波数シンセサイザ。
19. クリーンアップ位相ロックループをさらに備えた、請求項１８に記載のデジタル周波数シンセサイザ。
20. 前記シンセサイザは、無線通信デバイスにおいて利用する、請求項１８に記載のデジタル周波数シンセサイザ。
21. 第１の周波数で第１の信号を提供するための周波数ソースと、
    前記第１信号を受け、第２の周波数で第２の信号を提供するための周波数逓倍器であって、前記第２周波数は前記第１周波数の固定の倍数である前記周波数逓倍器と、
    前記第２信号を受け、平均の第３周波数を有する第３の信号を提供するための可変周波数分周器であって、前記平均第３周波数は前記第２周波数より低い前記可変周波数分周器と、
    ディザリング回路であって、前記分周器は前記ディザリング回路によって制御され、それにより前記第３周波数が前記ディザリング回路からのディザリングシーケンスの平均であるようにする前記ディザリング回路と
    を備えた、デジタル周波数シンセサイザ。
22. 前記第３信号をクリーンにするために、前記第３信号を受けるよう結合したクリーン位相ロックループをさらに備えた、請求項２１に記載のデジタル周波数シンセサイザ回路。
23. 前記ディザリング回路はデルタシグマ変調器である、請求項２１に記載のデジタル周波数シンセサイザ。

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