JP2001284531A - クロック切替装置 - Google Patents

Abstract

(57)【要約】 【課題】 定常動作時のクロック周波数が高く、その定
常動作時に大電流を消費する大電流消費型半導体デバイ
スを試験する場合に、その半導体デバイスに印加するク
ロックの周波数を徐々に高める制御と徐々に低下させる
制御を欠陥パルス波形を発生させることなく実行するク
ロック切替装置を提供する。 【解決手段】 半導体デバイスで必要とする全ての周波
数のクロックを発生するクロック発生部と、このクロッ
ク発生部で発生したクロックを選択して出力する選択回
路とを具備して構成されるクロック切替装置において、
各クロックに同期した開閉制御信号を生成する同期化回
路を設け、この同期化回路で得られる各クロックに同期
した開閉制御信号により選択回路を構成するゲート回路
を開閉制御する構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は動作速度が高速で
あるが為に消費電流が大きい半導体デバイスを試験する
場合に利用して好適なクロック切替装置に関する。

【０００２】

【従来の技術】ＣＭＯＳ構造の半導体デバイスはＦＥＴ
によって構成されるスイッチ素子がクロックに同期して
オン、オフ動作するためＦＥＴがオンからオフ、オフか
らオンの状態に反転するごとに比較的大きな電流を消費
する。従って、動作クロックの周波数に比例して電流消
費量が多くなる特性を具備している。このために動作速
度が特に速い半導体デバイスで、例えばクロックの周波
数が５００ＭHz〜２ＧHz程度に達するデバイスでは極め
て大きな電流（例えば４０〜５０アンペア）を消費する
ものがある。

【０００３】このような大電流消費型半導体デバイスで
は起動の当初から大電流を消費する動作モードで起動さ
せると電源回路の負担が大きいため、起動の当初は定常
動作時のクロック周波数より低い周波数のクロックで動
作を開始させ、時間の経過に従って段階的にクロックの
周波数を上昇させ、最終的に定常の動作クロックで動作
させる仕組みが搭載されている。図４にその一例を示
す。図４に示す符号１０は大電流消費型半導体デバイス
を示す。この大電流消費型半導体デバイス１０の内部に
周波数切替回路１１が設けられる。この周波数切替回路
１１に外部からクロック入力端子ＣＬＫを通じて例えば
２００ＭHzのクロックを入力する。

【０００４】周波数切替回路１１は起動時の当初はスル
ーの状態に設定され、入力された２００ＭHzのクロック
をそのまま負荷となる回路１２に供給するが、時間の経
過に従って例えば４００ＭHz，８００ＭHzの順にクロッ
クの周波数を変換し、最終的に８００ＭHzのクロックを
回路１２に与える状態で安定する。動作を停止させる場
合は周波数切替回路１１は８００ＭHzのクロックの出力
状態から４００ＭHz，２００ＭHzの順に周波数を降下さ
せ、消費電流を徐々に低下させて動作を停止させる。

【０００５】この大電流消費型半導体デバイス１０を試
験する場合、周波数切替回路１１が正常に動作するか否
かが試験の開始時点では未だ不明であるため、一般には
周波数切替回路１１をスルーの状態に設定し、外部でク
ロックの周波数を切り替えて印加する必要がある。図５
に従来の技術で考えられるクロック切替装置の一例を示
す。２０はクロック切替装置の全体を指す。クロック切
替装置２０は大電流消費型半導体デバイス１０で必要と
する全ての周波数のクロックを発生するクロック発生部
２１と、このクロック発生部２１で発生する各周波数の
クロックの何れか一つを選択して取り出す選択回路２２
と、この選択回路２２の切替状態を制御する制御器２３
とによって構成することができる。

【０００６】クロック発生部２１は入力端子２４に入力
される原クロックＰＣの１／１６の周波数のクロック１
／１６ＰＣを出力する１／１６分周器２１Ａと、原クロ
ックＰＣの例えば１／２の周波数のクロック１／２ＰＣ
を発生する１／２分周器２１Ｂと、原クロックＰＣをそ
のまま出力するスルー回路２１Ｃとによって構成され
る。選択回路２２は複数のゲート回路２２Ａ，２２Ｂ，
２２Ｃとによって構成され、このゲート回路２２Ａ，２
２Ｂ，２２Ｃの何れか一つが制御器２３から出力される
開閉制御信号によって開の状態に制御され、クロック発
生部２１で発生するクロック１／１６ＰＣ，１／２Ｐ
Ｃ，ＰＣの何れかを選択してドライバＤＲを通じて大電
流消費型半導体デバイス１０のクロック入力端子ＣＬＫ
に印加される。

【０００７】原クロックＰＣの周波数を例えば１ＧHzと
した場合、１／２分周器２１Ｂは５００ＭHzのクロック
を出力し、１／１６分周器２１Ｃは６2.５ＭHzのクロッ
クを出力することになる。従って、大電流消費型半導体
デバイス１０を試験開始に先立って動作状態にさせるに
は先ずゲート回路２２Ａを開に制御し、大電流消費型半
導体デバイス１０のクロックＣＬＫに６2.５ＭHzのクロ
ックを印加する。６2.５ＭHzのクロック周波数で動作が
安定したと見られる時間が経過した時点（数秒程度）で
ゲート回路２２Ａを閉じ、代わってゲート回路２２Ｂを
開に制御する。次にゲート回路２２Ｂを閉じ、ゲート回
路２２Ｃを開いて最高周波数１ＧHzのクロックＰＣをク
ロック入力端子ＣＬＫに印加する。

【０００８】

【発明が解決しようとする課題】図５に示したクロック
切替装置２０において制御器２３から各ゲート回路２２
Ａ，２２Ｂ，２２Ｃに与える開閉制御信号ＸＡ，ＸＢ，
ＸＣが各クロック信号１／１６ＰＣ，１／２ＰＣ，ＰＣ
に同期していないものとすると、クロックの一部が切除
されたパルスが発生するおそれがある。つまり、図６に
示すように、各クロックＰＣ，１／２ＰＣ，１／１６Ｐ
Ｃに対して時点Ｔ１で開閉制御信号ＸＢとＸＣが反転し
たとすると、図６Ｆに示すように最高周波数の原クロッ
クＰＣのパルス幅τの一部が切除されたパルス幅が狭い
パルスＰ１が発生する。

【０００９】また、図７に示すように１／１６ＰＣがＨ
論理の状態で開閉制御信号ＸＣがＬ論理に立下り、代わ
って開閉制御信号ＸＢがＨ論理に立上がったとすると、
ゲート回路２２から出力されるクロックは図７Ｅに示す
ように、１／１６ＰＣの立下りの直後にクロック１／２
ＰＣが出力され、この場合もパルス幅が狭い負のパルス
Ｐ２が出力される。最高周波数の原クロックＰＣのパル
ス幅τより短いパルス幅のパルスＰ１またはＰ２が半導
体デバイス１０に印加されると、半導体デバイス１０の
内部のＦＥＴの状態が反転するものと、反転しないもの
とが発生し、動作状態が全く予期しない異別の状態に転
換されてしまうおそれがある。

【００１０】また、クロックが無の状態が図６Ｇに示す
ように規定の時間、例えば１μs 程度以上経過すると、
折角流れ始めた電流値がゼロの状態に戻ってしまうた
め、その状態から例えば最高速度の原クロックＰＣが印
加されたとすると、急激に電流消費量が増加するため危
険である。この発明の目的は図６及び図７に示したよう
なパルス幅が規定のパルス幅τより狭いパルスＰ１また
はＰ２が発生する現象、或いはクロックが無の状態が規
定の時間以上継続するような現象が発生することのない
クロック切替回路を提供しようとするものである。

【００１１】

【課題を解決するための手段】この発明の請求項１で
は、半導体デバイスで必要な全ての周波数のクロックを
発生するクロック発生部と、このクロック発生部で発生
する各周波数のクロックの何れか一つを選択して取り出
す複数のゲート回路と、この複数のゲート回路に開閉制
御信号を供給する制御器とを具備して構成されるクロッ
ク切替回路において、制御器は複数のゲート回路に印加
する開閉制御信号の変換点を各周波数のクロックの立上
がりまたは立下りのタイミングに同期化する複数の同期
化回路によって構成したクロック切替装置を提案する。

【００１２】この発明の請求項２では、請求項１記載の
クロック切替装置において、制御器を構成する複数の同
期化回路の中の最も低い周波数のクロックを開閉制御す
るゲート回路に開閉制御信号を与える同期化回路を除く
他の同期化回路の各前段側に、低い周波数側の同期化回
路が出力する開閉制御信号が閉を制御する状態に反転し
たことを検出して自己の同期化回路に切替指令信号を印
加する禁止ゲートを設けた構成としたクロック切替装置
を提案する。

【００１３】

【作 用】この発明の請求項１で提案するクロック切替
回路の構成によれば、各同期化回路はそれぞれ周波数が
異なる各クロック１／１６ＰＣ，１／２ＰＣ，ＰＣのそ
れぞれに同期した制御信号を出力する各ゲート回路２２
Ａ，２２Ｂ，２２Ｃは自己が開閉制御するクロックに同
期した制御信号によって開閉制御されるから、自己が開
閉制御するクロックの一部を切り取られたパルス幅が狭
いパルスＰ１が出力される現象及び或る周波数のクロッ
クの終了のタイミングに接近して他の周波数のクロック
が出力されてパルス幅が狭い負のパルスＰ２が発生する
現象を回避することができる。

【００１４】

【発明の実施の形態】図１にこの発明の請求項１で提案
するクロック切替装置の一実施例を示す。図５と対応す
る部分には同一符号を付して示す。つまり、図１に示す
２０はクロック切替装置の全体を指す。クロック切替装
置は図５で説明したように、大電流消費型半導体デバイ
ス１０が必要とする全ての周波数を持つクロックを出力
するクロック発生部２１と、このクロック発生部２１が
出力する各周波数のクロックの中の何れか一つを選択し
て出力する選択回路２２と、この選択回路２２に制御信
号を供給する制御器２３とを具備して構成される。

【００１５】この発明の特徴とする構成は制御器２３に
存在する。この発明の特徴とする制御器２３は、この制
御器２３に入力される切替指令信号ＸＡ，ＸＢ，ＸＣを
各クロックの周期に同期した開閉制御信号ＸＡＯ，ＸＢ
Ｏ，ＸＣＯに変換する同期化回路ＳＹＮＣ１，ＳＹＮＣ
２，ＳＹＮＣ３を設けた点である。この同期化回路は、
例えばＤ型フリップフロップを２段縦続接続して構成す
ることができる。更にこの発明では最も周波数が低いク
ロックを選択するゲート回路２２Ａに開閉制御信号ＸＡ
Ｏを与える同期化回路ＳＹＮＣ１を除く他の同期化回路
ＳＹＮＣ２，ＳＹＮＣ３の各前段側に禁止ゲートＧ１，
Ｇ２を設けた点である。これらの禁止ゲートＧ１とＧ２
はそれぞれの各一方の入力端子に、その禁止ゲートＧ
１，Ｇ２を接続したクロック信号系路より低い周波数の
クロック信号系路のゲート回路２２Ａ，２２Ｂが閉じて
いる状態を検出した信号を与える。

【００１６】各同期化回路ＳＹＮＣ１〜ＳＹＮＣ３を構
成する例えばＤ型フリップフロップの正相出力端子から
開閉制御信号ＸＡＯ，ＸＢＯ，ＸＣＯを取り出して、こ
の開閉制御信号ＸＡＯ，ＸＢＯ，ＸＣＯを各ゲート回路
２２Ａ，２２Ｂ，２２Ｃに印加する。また逆相出力端子
からは、これらの各ゲート回路２２Ａと２２Ｂが閉じた
状態でＨ論理となる検出信号／ＸＡＯ，／ＸＢＯを取り
出し、この検出信号／ＸＡＯ，／ＸＢＯを禁止ゲートＧ
１とＧ２の各一方の入力端子に供給する。

【００１７】従って、これらの禁止ゲートＧ１とＧ２は
自己の経路の周波数より低い周波数の経路のゲート回路
２２Ａか２２Ｂが閉の状態に制御されると、開の状態に
制御され、この状態で切替指令信号ＸＡまたはＸＣを同
期化回路ＳＹＮＣ１またはＳＹＮＣ３に印加する。各同
期化回路ＳＹＮＣ１〜ＳＹＮＣ３を構成するＤ型フリッ
プフロップの各クロック入力端子には同期化回路ＳＹＮ
Ｃ１では最も周波数が低いクロック（この実施例では説
明を簡素化するために分周器２１Ａを１／４分周器とし
た場合を示す）１／４ＰＣを印加し、同期化回路ＳＹＮ
Ｃ２では１／２分周器２１Ｂの分周出力として得られる
クロック１／２ＰＣを印加し、同期化回路ＳＹＮＣ３に
は原クロックＰＣを印加する。

【００１８】図２を用いて最も低い周波数のクロック１
／４ＰＣを出力している状態から、原クロックＰＣの１
／２の周波数のクロック１／２ＰＣに切り替える場合の
動作を説明する。図２Ａは原クロックＰＣの波形を示
す。また図２Ｂは分周器２１Ｂが出力するクロック１／
４ＰＣの波形を、図２Ｃは分周器２１Ａが出力するクロ
ック１／４ＰＣの波形を示す。図２ではこれらのクロッ
クＰＣ，１／２ＰＣ，１／４ＰＣの立上がりと立下りの
タイミングが一致しているように描いているが、現実は
これらのクロックＰＣ，１／２ＰＣ，１／４ＰＣには各
信号経路の遅延時間のバラツキにより位相差が与えら
れ、立上がり及び立下りのタイミングは必ずしも一致し
ていない。

【００１９】図２ＤにはタイミングＴ１で切替指令信号
ＸＡがＨ論理に転換された場合を示す。切替指令信号Ｘ
ＡがＨ論理に反転すると、同期化回路ＳＹＮＣ１を構成
する前段側のＤ型フリップフロップは、その直後に供給
されるクロック１／４ＰＣの立上がりのタイミングでＨ
論理を読み込む。クロック１／４ＰＣの次の立上がりの
タイミングで次段のフリップフロップが前段側のフリッ
プフロップの出力値を読み取るから、クロック１／４Ｐ
Ｃの１周期の時間８τの遅延が与えられてタイミングＴ
２で開閉制御信号ＸＡＯ（図２Ｅ）が出力される。開閉
制御信号ＸＡＯがＨ論理に立上がることによりゲート回
路２２Ａが開の状態に制御され、ゲート回路２２Ａを通
じてクロック１／４ＰＣが出力される。ここで、ゲート
回路２２Ａが開になるタイミングはクロック１／４ＰＣ
の立上がりのタイミングに一致している。

【００２０】ゲート回路２２Ａがクロック１／４ＰＣを
出力している状態でタイミングＴ３で切替指令信号ＸＡ
がＬ論理に立下げられ、代わって切替指令信号ＸＢが図
２Ｇに示すようにＨ論理に立上げられた場合は、この状
態では検出信号／ＸＡＯは図２Ｈに示すようにＬ論理に
維持されているから、禁止ゲートＧ１は未だ閉の状態に
保持されている。タイミングＴ３からクロック１／４Ｐ
Ｃの立上がりが同期化回路ＳＹＮＣ１に２回与えられる
と、同期化回路ＳＹＮＣ１が出力する開閉制御信号ＸＡ
Ｏ（図２Ｅ）はＬ論理に立下りゲート回路２２Ａは閉の
状態に制御される。

【００２１】これと共に検出信号／ＸＡＯ（図２Ｈ）が
Ｈ論理に立上がるから禁止ゲートＧ１が開の状態とな
り、同期化回路ＳＹＮＣ２の入力にＨ論理が与えられ
る。検出信号／ＸＡＯがＨ論理に立上がったタイミング
Ｔ４からクロック１／２ＰＣの立上がりが同期化回路Ｓ
ＹＮＣ２に２回与えられると、同期化回路ＳＹＮＣ２は
開閉制御信号ＸＢＯをＨ論理に反転させる。この反転に
よりゲート回路２２Ｂは開の状態に制御され、クロック
１／２ＰＣを出力する状態（図２Ｊ）となる。

【００２２】切替指令信号ＸＢがＬ論理に反転され、切
替指令信号ＸＣがＨ論理に反転した場合にもゲート回路
２２Ｂが閉じたことを検出して禁止ゲートＧ２が開き、
そのタイミングから原クロックＰＣの１周期の遅延時間
を経過してゲート回路２２Ｃが開の状態に制御される。
このように低い周波数のクロックから高い周波数のクロ
ックに切り替わる場合には、禁止ゲートＧ１とＧ２が周
波数の低いクロックを開閉制御するゲート回路２２Ａと
２２Ｂが閉じたことを検出して自己の同期化回路ＳＹＮ
Ｃ２とＳＹＮＣ３に切替指令信号ＸＢまたはＸＣを印加
し、この印加のタイミングから同期化回路ＳＹＮＣ２と
ＳＹＮＣ３の遅延時間分遅れてゲート回路２２Ｂまたは
２２Ｃが開の状態に制御されるから、低い周波数のクロ
ックの直後に高い周波数のクロックが接近して出力され
る現象（図７参照）が発生することを回避することがで
きる。

【００２３】図３は高い周波数から低い周波数に切り替
える場合の動作状況を示す。図３Ｄに示すように、ゲー
ト回路２２Ｃから原クロックＰＣが出力されている状態
において、タイミングＴ５で切替指令信号ＸＣがＬ論理
に立下げられ、代わって切替指令信号ＸＢがＨ論理に立
上げられると、タイミングＴ５以後に原クロックＰＣの
立上がりが同期化回路ＳＹＮＣ３に２回入力されると、
同期化回路ＳＹＮＣ３から出力される開閉制御信号ＸＣ
Ｏ（図３Ｇ）がＬ論理に反転する。これによりゲート回
路２２Ｃが閉の状態に制御され、原クロックＰＣが出力
される状態は消滅する。

【００２４】一方、切替指令信号ＸＢがＨ論理に反転す
ると、この場合は禁止ゲートＧ１が既に開いていかる
ら、この切替指令信号ＸＢがＨ論理に反転した直後から
クロック１／２ＰＣが同期化回路ＳＹＮＣ２に印加され
る。クロック１／２ＰＣの立上がりが同期化回路ＳＹＮ
Ｃ２に２回入力されると、同期化回路ＳＹＮＣ２は図３
Ｈに示すようにＨ論理の開閉制御信号ＸＢＯを出力す
る。開閉制御信号ＸＢＯがＨ論理に反転することによ
り、ゲート回路２２Ｂが開の状態に制御され、ゲート回
路２２Ｂからクロック１／２ＰＣが出力される（図３
Ｉ）。

【００２５】このように高い周波数から低い周波数に切
り替える場合には同期化回路ＳＹＮＣ１，ＳＹＮＣ２，
ＳＹＮＣ３の遅延時間の存在によって、低い周波数のク
ロックを開閉制御するゲート回路２２Ｂが開くタイミン
グは高い周波数のクロックを開閉するゲート回路２２Ｃ
が閉じたタイミングからクロック１／２ＰＣの１周期相
当する時間４τ遅延されるから、高い周波数のクロック
ＰＣと低い周波数のクロック１／２ＰＣとが接近して出
力されることはない。この結果、パルス幅が狭いパルス
が発生する現象が回避される。

【００２６】

【発明の効果】以上説明したように、この発明によれば
選択回路２２を構成するゲート回路２２Ａ，２２Ｂ，２
２Ｃはそれぞれ自己が開閉制御するクロック１／４Ｐ
Ｃ，１／２ＰＣ，ＰＣのそれぞれに同期して立上がり、
立下がる同期化された開閉制御信号ＸＡＯ，ＸＢＯ，Ｘ
ＣＯによって開閉制御されるから、パルスの途中で開ま
たは閉に制御されてパルス幅が狭いパルスＰ１を発生さ
せる現象は回避される。

【００２７】また、各クロックに同期してゲート回路２
２Ａ〜２２Ｃを開閉制御し、更に同期化回路ＳＹＮＣ１
〜ＳＹＮＣ３の遅延時間を経過して切替え後のクロック
を出力させるから、切替え前のクロックの直後に切替え
後のクロックが接近して出力れてパルス幅が狭い負のパ
ルスＰ２（図７参照）が出力される現象も回避される。
更に、切替え時点で無信号の期間は切替え後のクロック
の１周期の期間を限度とし、この期間以上にわたって無
信号の期間が継続されることはない。特に、クロックの
周波数を上昇方向に切り替える場合には、クロックの周
波数が高い周波数に切り替えられるに従って無信号の時
間は徐々に短くなる傾向に変化するから、消費電流を増
加させる方向に制御する動作によく整合する。

【００２８】また、クロックの周波数を低下させる方向
に制御する場合には、クロックの周波数を低い周波数に
切り替えるごとに、無信号の時間も徐々に長くなる傾向
に変化する。この結果、消費電流を徐々に低下させる制
御動作によく整合する効果が得られる。

【図面の簡単な説明】

【図１】この発明によるクロック切替装置の一実施例を
説明するためのブロック図。

【図２】図１の動作を説明するためのタイミングチャー
ト。

【図３】図２と同様に図１の動作を説明するためのタイ
ミングチャート。

【図４】大電流消費型半導体デバイスの構造の一例を説
明するためのブロック図。

【図５】従来の技術を説明するためのブロック図。

【図６】従来の技術の欠点を説明するためのタイミング
チャート。

【図７】従来の技術の他の欠点を説明するためのタイミ
ングチャート。

【符号の説明】

２０ クロック切替装置 ２１ クロック発生部 ２２ 選択回路 ２３ 制御器 ２２Ａ〜２２Ｃ ゲート回路 ＳＹＮＣ１〜ＳＹＮＣ３ 同期化回路 Ｇ１，Ｇ２ 禁止ゲート ＸＡ〜ＸＣ 切替指令信号 ＸＡＯ〜ＸＣＯ 開閉制御信号 ＰＣ 原クロック １／２ＰＣ 原クロックの１／２の周波数のクロック １／４ＰＣ 原クロックの１／４の周波数のクロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/00 Ｈ０３Ｋ 5/00 Ｘ 17/00 Ｆターム(参考） 2G032 AA01 AB01 AE07 AG07 5B079 BA03 BB04 BC02 DD03 DD13 DD17 5F038 DT02 DT07 DT08 EZ20 5J055 AX11 AX40 AX66 BX03 CX00 DX01 EZ00 EZ25 EZ31 GX01 GX04 9A001 BB06 JJ45 KK37 LL05

Claims (2)

【特許請求の範囲】
1. 【請求項１】 Ａ．半導体デバイスで必要な全ての周波
   数のクロックを発生するクロック発生部と、 Ｂ．このクロック発生部で発生する各周波数のクロック
   の何れか一つを選択して取り出す複数のゲート回路と、 Ｃ．この複数のゲート回路に開閉制御信号を供給する制
   御器とを具備して構成されるクロック切替回路におい
   て、 Ｄ．上記制御器は上記複数のゲート回路に印加する開閉
   制御信号の変換点を各周波数のクロックの立上がりまた
   は立下りのタイミングに同期化する複数の同期化回路に
   よって構成したことを特徴とするクロック切替装置。
2. 【請求項２】 請求項１記載のクロック切替装置におい
   て、上記制御器を構成する複数の同期化回路の中の最も
   低い周波数のクロックを開閉制御するゲート回路に開閉
   制御信号を与える同期化回路を除く他の同期化回路の各
   前段側に、低い周波数側の同期化回路が出力する開閉制
   御信号が閉を制御する状態に反転したことを検出して自
   己の同期化回路に切替指令信号を印加する禁止ゲートを
   設けた構成としたことを特徴とするクロック切替装置。