DE102011120769B4 - Synchron modulierte voll-digitale Delta-Sigma-Modulatorschaltung - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung, welche umfasst:eine synchrone Frequenzmodulatorschaltung (24), umfassend- einen Multibitbus-Steuersignaleingang (28), verbunden mit einem Nachkommaanteil-Multibitdatenbus (16) für ein digitales Nachkommaanteil-Steuersignal (Df),- einen Taktsignaleingang (50), verbunden mit einer Taktsignalleitung (25) für ein Taktsignal (clk),- einen Rücksetzsignaleingang (51), verbunden mit einer Rücksetzsignalleitung (26) für ein Rücksetzsignal (rst) und- einen Multibitbus-Steuersignalausgang (29), verbunden mit einem Frequenzmodulator-Datenbus (27) für ein digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm),und weiter umfassend- vier baugleiche aber individuell programmierbare digitale Signalgeneratoren (31), (32), (33) und (34),- ein über jeweils einen Multibit-Modulationsdatenbus (36), (37), (38) und (39) mit allen diesen digitalen Signalgeneratoren (31), (32), (33) und (34) verbundenen digitalen Modulationsaddierer (35), welcher über den Frequenzmodulator-Datenbus (27) mit dem Multibitbus-Steuersignalausgang (29) verbunden ist und wobei die synchrone Frequenzmodulatorschaltung (24) so konfiguriert ist, dass- die Taktsignalleitung (25) und die Rücksetzsignalleitung (26) so verschaltet sind, dass alle digitalen Signalgeneratoren (31), (32), (33) und (34) gleichzeitig dasselbe Taktsignal (clk) und gleichzeitig dasselbe Rücksetzsignal (rst) erhalten und dass sowohl- das von dem digitalen Signalgenerator (31) erzeugte digitale Ausgangssignal als Datenstromsignals (fm1) über einen Multibit-Modulationsdatenbus (36) als auch- das von dem digitalen Signalgenerator (32) erzeugte digitale Ausgangssignal als Datenstromsignal (fm2) über einen Multibit-Modulationsdatenbus (37) als auch- das von dem digitalen Signalgenerator (33) erzeugte digitale Ausgangssignal als Datenstromsignal (fm3) über einen Multibit-Modulationsdatenbus (38) als auch- das von dem digitalen Signalgenerator (34) erzeugte digitale Ausgangssignal als Datenstromsignal (fm4) über einen Multibit-Modulationsdatenbus (39) als auch- das digitale Nachkommaanteil-Steuersignal (Df) über einen Nachkommaanteil-Multibitdatenbus (16)- gleichzeitig und gemeinsam dem digitalen Modulationsaddierer (35) zugeführt werden,- wobei dieser die synchron getaktete superposierte Summe aller dieser oben genannten Signale bildet und damit dann ein digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm) bereitstellt, welches- anstelle des unmodulierten digitalen Nachkommaanteil-Steuersignals (Df) zur weiteren Verarbeitung über den Multibitbus-Steuersignalausgang (29) der nachfolgenden volldigitalen Delta-Sigma-Modulatorschaltung zur Verfügung gestellt wird.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft im Allgemeinen die Verbesserung der Stochastik von volldigitalen Delta-Sigma-Modulatorschaltungen und im Besonderen die Verbesserung der Signalerzeugung mit Hilfe von volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen.
  • Stand der Technik
  • Heutzutage werden Frequenzsynthesizer beispielsweise dazu verwendet, beliebige sinusförmige Signale im Frequenzbereich von einigen Gigahertz in Schritten von wenigen Hertz aus einem Referenzsignal mit einer Frequenz von einigen Megahertz zu generieren.
  • Seit langer Zeit werden für die Frequenzsynthese üblicherweise Schaltungen mit Ganzzahl-Teiler-Phasenregelschleifen (Integer-N-PLL) verwendet. So beschreibt bereits die DD 283 880 A5 aus dem Jahr 1983 eine solche Schaltung.
  • Dabei wird ein Vergleichssignal mit einer Vergleichsfrequenz fortlaufend mit dem von einem Ganzzahl-Teiler geteilten Ausgangssignal mit Hilfe eines Phasendetektors verglichen, wobei letzterer eine verbesserte Weiterentwicklung des Phasendetektors darstellt. Der Phasendetektor vergleicht die zeitliche Abfolge z. B. der ansteigenden Flanken der beiden oben genannten Digitalsignale. Entspricht das Ausgangssignal genau dem ganzzahligen Vielfachen des Vergleichssignals, dann sind die Flankenzeitpunkte identisch, die Ladungspumpe ist dann inaktiv, der Schleifenfilter liefert eine konstante Spannung an den spannungsgesteuerten Oszillator, der dann seine Frequenz exakt beibehält.
  • Wenn der spannungsgesteuerte Oszillator beispielsweise durch Erwärmung seine Frequenz ändert, so stellt der Phasendetektor eine Abweichung im jeweiligen Zeitpunkt der steigenden Flanken der Digitalsignale fest und aktiviert die Ladungspumpe.
  • Durch entsprechenden Ladungstransport in das Schleifenfilter bzw. durch Abtransport von Ladungen aus dem Schleifenfilter wird die Steuerspannung am Ausgang des Filters so eingestellt, dass der spannungsgesteuerte Oszillator hinsichtlich seiner Signalfrequenz nachgeregelt wird.
  • Durch eine Änderung des Teilerverhältnisses kann jederzeit eine entsprechend andere Ausgangsfrequenz des spannungsgesteuerten Oszillators eingestellt werden. Durch die oben beschriebene Rückkopplung wird die Steuerspannung für den spannungsgesteuerten Oszillator solange variiert, bis das von ihm erzeugte Ausgangssignal erneut genau dem nun geänderten ganzzahligen Vielfachen des Vergleichssignals entspricht. Eine solche Anordnung kann also Ausgangsfrequenzen im Raster des ganzzahligen Vielfachen der Vergleichsfrequenz erzeugen.
  • Will man jedoch beispielsweise bei Signalfrequenzen im Bereich einiger Gigahertz eine Schrittweite der Ausgangsfrequenz im Bereich von beispielsweise 0.001 Hz erreichen, müssen bei den oben beschriebenen Schaltungen mit Ganzzahl-Teiler-Phasenregelschleifen (Integer-N-PLL) somit Referenzoszillatoren mit einer Vergleichsfrequenz von 0.001 Hz verwendet werden. Dies würde aber die Regelschleife indiskutabel langsam machen. Integer-N-PLL-Schaltungen sind für solche Aufgabenstellung daher unbrauchbar.
  • Abhilfe bietet für diesen Problembereich die Gebrochenzahlige-Teiler-Phasenregelschleife (Fraktional-N-PLL). Auch solche Schaltungen sind bereits bekannt und beispielweise in der DE 698 29 166 T2 beschrieben.
  • Bei Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen wird das Teilungsverhältnis N des Hauptteilers nach einem festgelegten Schema beispielsweise um 1 erhöht. Durch diese Vorgehensweise wird im zeitlichen Mittel ein gebrochenzahliges Teilungsverhältnis erzielt. Dabei werden die zugehörigen Schleifenfilter typischerweise so ausgelegt, dass das durch die kontinuierlichen Umschaltungen erzeugte Rauschen im Ausgangssignal weitgehend eliminiert wird. Es verbleiben jedoch oft teilweise sehr störende parasitäre spektrale Anteile, die ihre Ursache im kontinuierlichen Umschaltung des Teilerverhältnisses finden. Eine Verbesserung für diesen Problembereich kann unter bestimmten Umständen beispielsweise durch die Verwendung zusätzlicher Delta-Sigma-Modulatoren im Zusammenhang mit Gebrochenzahlige-Teiler-Phasenregelschleifen (Fraktional-N-PLL) Schaltungen erzielt werden.
  • Auch solche Schaltungen sind bereits bekannt und beispielweise in der US 2008/0024240 A1 beschrieben. Durch die Verwendung von Delta-Sigma-Modulatoren zum Ansteuern des fraktionalen Hauptteilers erfolgen die Umschaltungen des Teilerbausteins wesentlich verträglicher. Außerdem finden die Umschaltzeitpunkte nicht nur bei einem periodisch festgelegten Zeitpunkt statt, sondern werden durch die speziellen Eigenschaften des Delta-Sigma-Modulators statistisch verteilt. Dadurch werden die störenden Spektralanteile in einen Frequenzbereich verschoben, in dem sie sich erheblich einfacher ausfiltern lassen.
  • Trotzdem verbleiben auch bei den verbesserten Schaltungen noch störende Spektralanteile, die mit zunehmend gehobenen Ansprüchen an die Schaltungen je nach Anwendungsfall unerwünschte Auswirkungen haben können.
  • Abhilfe bietet dann für diesen Problembereich die Gebrochenzahlige-Teiler-Phasenregelschleifen (Fraktional-N-PLL) Schaltungen mit Delta-Sigma-Modulatoren höherer Ordnungen.
  • Auch solche Schaltungen sind bereits bekannt und beispielweise in der DE 101 49 593 A1 beschrieben. Durch die Verwendung von Delta-Sigma-Modulatoren mit bis z. B. zur vierten Ordnung zum Ansteuern des fraktionalen Hauptteilers werden die störenden Spektralanteile noch weiter reduziert.
  • Insofern markiert die Offenlegungsschrift DE 101 49 593 A1 mit der Bezeichnung: „Einzelbit-sigma-deltamodulierter Bruch-N-Frequenz-Synthesizer“ hinsichtlich der hier präsentierten Erfindung den Stand der Technik, weil auch dort ein Synthesizer verwendet wird, welcher auf einem Sigma-Delta-Modulator basiert, welcher bereits eine Kaskaden-Akkumulatorschaltung mit einer Rückstellung aufweist.
  • Zusammenfassend wird zur Erläuterung der dort offen gelegten Erfindung in der Druckschrift beschrieben: „Ein Bruch-N-Frequenzsynthesizer enthält einen spannungsgesteuerten Oszillator, einen Dual-Modulus-Teiler, der eine Ausgangsfrequenz des spannungsgesteuerten Oszillators gemäß einer Bruch-Steuerungsgröße teilt, und einen Phasenkomparator, der eine Phase einer Ausgangsgröße des Dual-Modulus-Teilers mit einer Phase einer Bezugsfrequenz vergleicht, wobei eine Ausgangsgröße des Phasenkomparators einen Eingang des spannungsgesteuerten Oszillators steuert. Der Synthesizer enthält ferner einen Sigma-Delta-Modulator, der einen Einzelbit-Ausgang besitzt, und einen Bitkonverter, der die Einzelbit-Ausgangsgröße des Sigma-Delta-Modulators in die Bruch-Steuerungsgröße umsetzt, die an den Dual-Modulus-Teiler angelegt wird.“
  • Eine weitere Druckschrift zum Stand der Technik ist durch die „United States Patent Application Publication“ mit der Veröffentlichungsnummer US 2008/0 157 823 A1 und mit der Bezeichnung „PHASE LOCKED LOOP FREQUENCY SYNTHESIZER“ gegeben. Darin wird ebenfalls ein Synthesizer offenbart, der einen Delta-Sigma-Modulator zur Verbesserung der Signalqualität verwendet und unter anderem einen zusätzlichen Modulator („Auxililiary Modulator“) aufweist, der hier jedoch für das digitale Vorkommaanteil-Steuersignal und nicht für das digitale Nachkommaanteil-Steuersignal verwendet wird, was zu den unten beschriebenen Nachteilen bzw. Problemen führt.
  • Das für die Signalqualität maßgebliche digitale Nachkommaanteil-Steuersignal wird auch gemäß dieser Druckschrift in bekannter Weise lediglich direkt mit Hilfe des Delta-Sigma-Modulators variiert. Diese Vorgehensweise entspricht dem hier recherchierten Stand der Technik, auf dem die weiter unten präsentierte Erfindung aufbaut.
  • Als den am nächsten kommenden Stand der Technik wird die „United States Patent Application Publication“ mit der Veröffentlichungsnummer US 2011/0 133 797 A1 mit der Bezeichnung „NOVEL METHOD OF FREQUENCY SYNTHESIS FOR FAST SWITCHING“ angesehen.
  • In dieser Druckschrift wird eine Delta-Sigma-Modulatorschaltung mit mehreren Signalgeneratoren offenbart, die von einem Delta-Sigma-Modulator in Abhängigkeit eines digitalen Nachkommaanteil-Steuersignals gesteuert, beziehungsweise addiert, werden.
  • Das für die Signalqualität maßgebliche digitale Nachkommaanteil-Steuersignal wird gemäß dieser Druckschrift somit ebenfalls variiert, was in grundsätzlicher Hinsicht mit der hier beschriebenen Erfindung und mit dem Ansatz zur Signalverbesserung prinzipiell bestätigend übereinstimmt. Jedoch unterscheiden sich die Realisierungen der Synthese der Signalvariationen signifikant von der hier präsentierten Erfindung.
  • Darstellung der Mängel der bisher bekannten Ausführungen
  • Trotz aller getroffener Schaltungsmaßnahmen werden jedoch immer wieder störende Spektralanteile in unmittelbarer Nähe des Frequenzspektrums des synthetisierten Ausgangssignals beobachtet, die in zunächst nicht erkennbarer zeitlicher Abfolge sporadisch auftauchen und dann wieder verschwinden und die sich durch noch so hohe Ordnungen von Delta-Sigma-Modulatoren und trotz aller sorgfältigen Filtermaßnahmen nicht beseitigen lassen. In der Praxis werden durch Überkopplungen, nichtlineare Ladungspumpen usw. solche sogenannten Spurs erzeugt, die oft nur wenige 10 kHz bis 100 kHz neben der zu generierenden Signalfrequenz liegen und sich daher nur schwer ausfiltern lassen. Detaillierte Simulationen der Verhältnisse im Zusammenspiel der beteiligten Signale in DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen mit Hilfe des Computers offenbaren als störende Ursache überlagerte sinusförmige Signalanteile, die phasenstarr mit dem Timing des Delta-Sigma-Modulators zusammenhängen.
  • Speziell für Störsignale dieser Art sind noch keine Schaltungsmaßnahmen bekannt, die unter Ausnutzung der bereits vorhandenen Schaltungsbausteine durch eine geringfügige Modifikation der Anordnung, signifikante Verbesserungen erzielen können. An dieser Stelle setzt die vorliegende Erfindung an.
  • Darstellung der vorliegenden Erfindung:
  • Aufgabe, Lösung, Vorteile
  • Ausgehend von den vorstehend dargelegten Unzulänglichkeiten und Nachteilen des Standes der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, mit relativ geringem schaltungstechnischen Aufwand das Problem der unerwünschten, trägernahen störenden Spektralanteile zu beheben und dadurch das jeweils zu synthetisierende Ausgangssignal von volldigitalen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen signifikant zu verbessern.
  • Diese Aufgabe wird durch die im Hauptanspruch und die in den Unteransprüchen aufgeführten Merkmale gelöst. Vorteilhafte Ausgestaltungen und zweckmäßige Weiterbildungen der vorliegenden Erfindung sind ebenfalls in den jeweiligen Unteransprüchen gekennzeichnet.
  • Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass lediglich durch eine vorgeschaltete zusätzliche elektronische Schaltung mit relativ geringem zusätzlichem schaltungstechnischen Aufwand, somit durch geringfügige Modifikationen und nur kleinflächige Erweiterung auf den betreffenden integrierten Schaltungen, die unerwünschten Spektralanteile eliminiert werden können. Ein weiterer mit der Erfindung erzielter Vorteil besteht insbesondere darin, dass ein solchermaßen modifizierter Baustein vollständig funktionskompatibel und pinkompatibel realisiert werden kann, weil er keine prinzipiellen Änderungen an der Schaltung vornimmt, sondern lediglich als Erweiterung in die jeweilige DD-DSM-Regelschleife eingebaut wird, wodurch beispielsweise eine Nachrüstung und damit signifikante Verbesserung der elektrischen Eigenschaften bereits bestehender Produktlinien durch einen einfachen Austausch durch solchermaßen verbesserte Schaltungsbausteine vorgenommen werden kann.
  • Figurenliste
  • Zur Erläuterung der Erfindung sind Zeichnungen gegeben, die im Folgenden näher beschrieben werden. Es zeigt
    • 1 schematisch den typischen Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung, wie er hier als Stand der Technik ermittelt worden ist und auf dem die hier beschriebene Erfindung aufbaut,
    • 2 schematisch den typischen Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung mit einem Ausführungsbeispiel der erfindungsgemäßen Schaltungserweiterung und deren einfache Integration in die herkömmliche Schaltung,
    • 3 schematisch beispielhaft den inneren schaltungstechnischen Aufbau der erfindungsgemäßen Schaltungserweiterung,
    • 4 schematisch beispielhaft weitere Details des schaltungstechnischen Aufbaus von elektronischen Bausteinen der erfindungsgemäßen Schaltungserweiterung.
  • Beispiel zur Ausführung der vorliegenden Erfindung
  • Zur Erläuterung der Erfindung ist in 1 schematisch zunächst der typische Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung dargestellt, wie er dem derzeitigen Stand der Technik entspricht.
  • Eine frequenzstabile Oszillatorschaltung (1), welche beispielsweise durch einen Schwingquarz stabilisiert sein kann, erzeugt ein kontinuierlich wechselndes Ausgangssignal, welches periodisch zwischen einem maximalen Spannungswert („High“) und einem minimalen Spannungswert („Low“) variiert und daher als digitales Signal betrachtet werden kann.
  • Eine Referenzfrequenzteilerschaltung (2) teilt das von der frequenzstabilen Oszillatorschaltung (1) gelieferte hochfrequente Signal durch einen fest eingestellten Referenz-Zahlenwert (R), wobei der Wert für den Referenz-Zahlenwert (R) alle natürlichen Zahlen außer der Null umfassen, ansonsten aber prinzipiell beliebig gewählt werden kann.
  • Als Bezugssignal für die bestimmungsgemäße Funktion der Schaltung wird ein digitales Vergleichssignal (8) mit prinzipiell beliebiger Frequenz benötigt, welches entweder unmittelbar aus der frequenzstabilen Oszillatorschaltung (1) bezogen werden oder aus der, der frequenzstabilen Oszillatorschaltung (1) nachgeschalteten Referenzfrequenzteilerschaltung (2), bezogen werden kann. Dieses digitale Vergleichssignal (8) wird einer Phasendetektor-Schaltung (3) als ein erstes von zwei digitalen Eingangssignalen zugeführt.
  • Weiterhin ist eine spannungsgesteuerte, frequenzvariable Oszillatorschaltung (6) vorhanden, die auch VFO (Variable Frequency Oscillator) genannt wird, welche ein kontinuierliches hochfrequentes Ausgangssignal (9) erzeugt, welches das eigentliche Nutzsignal der gesamten Schaltung repräsentiert. Das Ausgangssignal dieser spannungsgesteuerten, frequenzvariablen Oszillatorschaltung (6) wird nun auf zwei Pfade aufgeteilt.
  • Der überwiegende Anteil dieses Signals wird zur bestimmungsgemäßen elektronischen Weiterverarbeitung verwendet. Ein geringer Teil dieses Signals wird, beispielsweise ausgekoppelt über ein Dämpfungsglied, in die Schaltung zurückgeführt und zur Überwachung der Signalfrequenz verwendet.
  • Dazu gelangt dieses Signal zunächst auf eine Frequenzteilerschaltung (7), die das kontinuierliche hochfrequente Ausgangssignal (9) durch einen veränderbaren Teiler-Zahlenwert (N) teilen kann, wobei der Wert für den Teiler-Zahlenwert (N) zunächst prinzipiell alle natürlichen Zahlen außer der Null umfassen kann. Dieser Teiler kann sehr schnell auf einen anderen Teiler-Zahlenwert (N) umgeschaltet werden.
  • Der jeweils aktuelle Wert für den Teiler-Zahlenwert (N) wird durch eine solche Digitalzahl bestimmt, die durch einen digitaler Frequenzteiler-Datenbus (21) der Frequenzteilerschaltung (7) zugeführt wird und prinzipiell beliebig bestimmungsgemäß eingestellt werden kann. Dadurch wird das kontinuierliche hochfrequente Ausgangssignal (9) durch den jeweiligen Wert für den Teiler-Zahlenwert (N) geteilt und dient als digitales Bezugssignal (10). Es wird als ein zweites von zwei digitalen Eingangssignalen der Phasendetektor-Schaltung (3) zugeführt. Aus dem Vergleich der zeitlichen Abfolge der Flanken dieser beiden Eingangssignale erzeugt nun die Phasendetektor-Schaltung (3) ein Ausgangssignal zur Ansteuerung einer Ladungspumpe (4). Abhängig von der speziellen Beschaffenheit des Aufbaus der Schaltung sind nun verschiedene Szenarien möglich. Eine typische Schaltungsanordnung würde beispielsweise bewirken, dass die Ladungspumpe (4) in Abhängigkeit vom Zeitunterschied beider Flanken mehr Ladung in das angeschlossene Schleifenfilter (5) liefert, wodurch die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) zu einem bestimmten Wert zunehmend hin variiert wird, also beispielsweise würde die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) ansteigen, wenn die Signalflanke des digitales Bezugssignal (10) zu einem späteren Zeitpunkt von „Low“ zu „High“ wechselt als bei dem digitalen Vergleichssignal (8).
  • Umgekehrt würde eine typische Schaltungsanordnung beispielsweise bewirken, dass die Ladungspumpe (4) in Abhängigkeit vom umgekehrten Zeitunterschied beider Flanken negative Ladung in das angeschlossene Schleifenfilter (5) liefert, wodurch die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) zu einem bestimmten Wert abnehmend hin variiert wird, also beispielsweise würde die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) abfallen, wenn die Signalflanke des digitalen Bezugssignals (10) zu einem früheren Zeitpunkt von „Low“ zu „High“ wechselt als bei dem digitalen Vergleichssignal (8).
  • Die beschriebenen Schaltungsbausteine sind dergestalt beschaltet, dass durch das Zusammenwirken dieser Schaltungsbausteine ein in sich geschlossener Regelkreis entsteht, welcher bewirkt, dass die Frequenz des kontinuierlichen hochfrequenten Ausgangssignals (9) auf einen solchen Wert konstant gehalten wird, der durch das jeweilige Teilerverhältnis der Frequenzteilerschaltung (7) und damit vom jeweilige Wert des digitalen Teiler-Zahlenwertes (N), welcher durch einen digitalen Frequenzteiler-Datenbus (21) der Frequenzteilerschaltung (7) zugeführt wird, bestimmt wird.
  • Das Schleifenfilter (5) wirkt dabei wie ein Tiefpassfilter und verhindert, dass sich die Spannung zur Steuerung der Frequenz der frequenzvariablen Oszillatorschaltung (6) abrupt ändern kann. Somit wirkt es integrierend auf den ansonsten sprunghaften Spannungsverlauf, der sich durch das ständige Umschalten der Stromrichtung in der Ladungspumpe (4) ergeben würde.
  • Zur Erzielung von beliebigen Teilerverhältnissen der Frequenzteilerschaltung (7) wird der jeweilige digitale Wert des Teiler-Zahlenwertes (N) fortlaufend variiert. Dadurch wird letztendlich im zeitlichen Mittel das einzustellende Teilerverhältnis gemäß der eingegebenen Teilerverhältnis-Daten (D) erzielt.
  • Bei älteren, einfacheren Versionen von Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen wird der Teiler-Zahlenwert (N) der Frequenzteilerschaltung (7) nach einem festgelegten Schema zeitweise beispielsweise um 1 erhöht. Deshalb wird eine solche Schaltung dann auch häufig als einen N/N+1-Teiler-Schaltung bezeichnet.
  • Bei modernen Versionen von volldigitalen Delta-Sigma-Modulator Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen stellt die Frequenzteilerschaltung (7) einen digitalen Multi-Modulus-Teiler dar, der im Normalbetrieb die unterschiedlichsten Teilerverhältnisse annimmt, also beispielsweise von N - 7 bis N + 8.
  • Dies hängt mit den speziellen Eigenschaften der volldigitalen Delta-Sigma-Modulatorschaltung (23) zusammen und wird nachfolgend beispielhaft erörtert.
  • Zunächst wird das einzustellende Teilerverhältnis gemäß den eingegebenen Teilerverhältnis-Daten (D) als beliebige digitale Festkommazahl oder Gleitkommazahl über einen Teilerverhältnis-Datenbus (15) einer Zahlenaufteiler-Schaltung (11) zugeführt, welche den Vorkommaanteil dieser Zahl als digitales Vorkommaanteil-Steuersignal (Di) über einen Vorkommaanteil-Datenbus (17) direkt dem Teileraddierer (12) zuführt, weil es sich als vorteilhaft erwiesen hat, nur den gebrochenzahligen Nachkommaanteil als digitales Nachkommaanteil-Steuersignal (Df) zur Ansteuerung der volldigitalen Delta-Sigma-Modulatorschaltung (23) zu verwenden.
  • Der Nachkommaanteil dieser Zahl wird als digitales Nachkommaanteil-Steuersignal (Df) über einen Nachkommaanteil-Multibitdatenbus (16) dem digitalen Eingangsaddierer (13) der volldigitalen Delta-Sigma-Modulatorschaltung (23) zugeführt.
  • Das über einen Ausgangs-Datenbus (18) als digitaler Zahlenwert (Dn) bereitgestellte Ausgangssignal der digitalen inneren Delta-Sigma-Modulatorschaltung (14) wird dann - bei herkömmlichen modernen volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen - sowohl einerseits über den Teiler-Datenbus (19) dem Teileraddierer (12) zugeführt, der das digitale Vorkommaanteil-Steuersignal (Di) und das von der volldigitalen Delta-Sigma-Modulatorschaltung (23) verarbeitete ursprüngliche digitale Nachkommaanteil-Steuersignal (Df) mit Hilfe des Teileraddierers (12) als Teiler-Zahlenwert (N) gemäß des einzustellenden Teilerverhältnisses additiv zusammen fügt und dann über den digitalen Frequenzteiler-Datenbus (21) an die Frequenzteilerschaltung (7) übergibt und parallel dazu über einen Rückkopplungs-Datenbus (20) dem invertierenden Eingang des digitalen Eingangsaddierers (13) der volldigitalen Delta-Sigma-Modulatorschaltung (23) zuführt, der den digitalen Differenzwert über einen inneren Datenbus (22) zu einer digitalen inneren Delta-Sigma-Modulatorschaltung (14) weiterführt, wobei diese digitale innere Delta-Sigma-Modulatorschaltung (14) dann jeweils eine Delta-Sigma-Modulatorschaltung erster Ordnung, zweiter Ordnung, dritter Ordnung oder höherer Ordnung sein kann.
  • Durch das Zusammenwirken des invertierenden Einganges des digitalen Eingangsaddierers (13) mit dem inneren Datenbus (22), der digitalen inneren Delta-Sigma-Modulatorschaltung (14), dem Ausgangs-Datenbus (18) für den Ausgangswert und dem Rückkopplungs-Datenbus (20) ergibt sich eine geschlossenen Regelschleife für die volldigitale Delta-Sigma-Modulatorschaltung (23) dergestalt, dass der über den Ausgangs-Datenbus (18) für den Ausgangswert bereitgestellte digitale Zahlenwert (Dn) der volldigitalen Delta-Sigma-Modulatorschaltung (23) im zeitlichen Mittel zwar dem über den Nachkommaanteil-Multibitdatenbus (16) zugeführten Nachkommaanteil in Form des digitalen Nachkommaanteil-Steuersignals (Df) im digitalen Zahlenwert exakt entspricht, jedoch der jeweilige Augenblickswert während kurzer Zeiträume in schneller Reihenfolge variiert, wodurch die Frequenzteilerschaltung (7) im zeitlichen Mittel jedes beliebige Teilerverhältnis realisieren kann. Die volldigitale Delta-Sigma-Modulatorschaltung (23) setzt somit das digitale Nachkommaanteil-Steuersignal (Df) in eine kontinuierliche Folge ganzer Zahlen um, die somit das Ausgangssignal in Form des digitalen Zahlenwertes (Dn) bilden.
  • Dabei ergibt sich der Nachkommaanteil in Form des digitales Nachkommaanteil-Steuersignals (Df) als auf die Zahl der Iterationsschritte normierte Gesamtsumme aller digitaler Zahlenwerte (Dn).
  • Durch diese Maßnahme werden die durch das Umschalten des Teilerverhältnisses verursachten Störungen im Ausgangsspektrum des kontinuierlichen hochfrequenten Ausgangssignals (9) wegen der speziellen Schaltfolge der volldigitalen Delta-Sigma-Modulatorschaltung (23) in einen Frequenzbereich verschoben, in dem sie sich leicht vom Schleifenfilter (5) ausfiltern lassen.
  • Um den hier relevanten Stand der Technik zu verdeutlichen, soll an dieser Stelle noch einmal zusammengefasst werden, dass das einzustellende Teilerverhältnis gemäß den Teilerverhältnis-Daten (D) in einen Vorkommaanteil, realisiert durch das digitale Vorkommaanteil-Steuersignal (Di), und einen Nachkommaanteil, realisiert durch das digitale Nachkommaanteil-Steuersignal (Df), aufgespalten wird; und das Teilerverhältnis, gemäß dem Teiler-Zahlenwert (N), der Frequenzteilerschaltung (7) wird mittels eines Pseudo-Zufallsignals, welches von der volldigitalen Delta-Sigma-Modulatorschaltung (23) geliefert wird, kontinuierlich umgeschaltet.
  • Zur weiteren Optimierung des Timings wird das digitale Bezugssignal (10) an einer Verzweigungsstelle für das Taktsignal (30), wobei diese Verzweigungsstelle zweckmäßigerweise durch eine elektronische Pufferschaltung gegen Überlastung abgesichert sein kann, als Taktsignal (clk) mit Hilfe der Taktsignalleitung (25) der volldigitalen Delta-Sigma-Modulatorschaltung (23) zugeführt.
  • Weiterhin kann ein Rücksetzsignal (rst) mit Hilfe der Rücksetzsignalleitung (26) ebenfalls der volldigitalen Delta-Sigma-Modulatorschaltung (23) zugeführt werden, wodurch das Timing der volldigitalen Delta-Sigma-Modulatorschaltung (23) zusätzlich gesteuert werden kann.
  • Bei volldigitalen Delta-Sigma-Modulator Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen werden somit im Idealfall keine unerwünschten deterministischen sinusförmigen Störsignalanteile - die sogenannten Spurs - erzeugt, welche mit ihrem Frequenzspektrum oft in geringer Nähe zum gezielt erzeugten Trägersignal liegen und dann Basisband-Spurs genannt werden.
  • In der realen Praxis werden jedoch durch Überkopplungen, durch nichtlineare Ladungspumpen und andere nichtideale Gegebenheiten oder elektronische Schaltungsbausteine immer wieder Spurs erzeugt, die beispielsweise nur einige 10 Kilohertz bis 100 Kilohertz neben dem erwünschten Trägersignal liegen und deshalb für die überwiegende Zahl der Anwendungsfälle nicht hinreichend ausgefiltert werden können, was zu Funktionsdegradierungen der gesamten komplexen elektronischen Schaltung führen kann.
  • Zur Analyse der Problematik kann das Zusammenspiel der jeweils beteiligten Signale und die elektronischen Verhältnisse in modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltungen mit Hilfe des Computers simuliert werden. Es offenbaren sich daraufhin als störende Ursache eine Anzahl überlagerter sinusförmige Signalanteile, die offensichtlich phasenstarr mit dem Timing des Delta-Sigma-Modulators zusammenhängen.
  • Eine einfache mathematische Beleuchtung erhellt die Zusammenhänge und zeigt die Problemlösung auf.
  • Unter der Annahme einer reinen Phasenmodulation gilt für den Phasenwinkel φ(t) des Ausgangssignals der Zusammenhang: φ ( t ) = 2 π f S o l l 0 ⋅ t + ∑ i A i cos ( 2 π f S p u r , i + φ i ) ,
    Figure DE102011120769B4_0001
    mit der konstanten Sollfrequenz f S o l l 0 ,
    Figure DE102011120769B4_0002
    den jeweiligen Basisband-Spurfrequenzen fspur,i, den jeweiligen Phasenwinkeln φi und den jeweiligen Amplituden Ai der Basisband-Spurs.
  • Hierbei entspricht der Zeitpunkt t=0 dem Startzeitpunkt des jeweils hierbei verwendeten Delta-Sigma-Modulators. Im nächsten Simulationsschritt wird nun die Sollfrequenz nicht konstant gehalten, sondern sie wird variiert.
  • Da die jeweiligen, einzelnen Amplituden Ai der Basisband-Spurs im Vergleich zur Amplitude der Sollfrequenz um einige Größenordnungen kleiner sind, gilt nun für den Phasenwinkel φ(t) des Ausgangssignals bei einer variablen Sollfrequenz mit sehr guter Näherung: φ ( t ) ≈ 2 π ∫ f S o l l 0 ( t ) d t .
    Figure DE102011120769B4_0003
  • Mit einem Lösungsansatz in der Form: f S o l l ( t ) = f S o l l 0 + ∑ i B i sin ( 2 π f S p u r , i ⋅ t + φ i )
    Figure DE102011120769B4_0004
    ergibt sich durch Einsetzen und Umformen der Gleichungen als Bedingung für die Auslöschung der störenden Spektralanteile der Zusammenhang: B i ≈ − A i 2 π f S p u r , i .
    Figure DE102011120769B4_0005
  • Die Störungen können also kompensiert werden, wenn die konstante Sollfrequenz f S o l l 0
    Figure DE102011120769B4_0006
    zunächst gezielt mit sinusförmigen Signalen geringer Amplitude gemäß der Gleichung (03) und der Gleichung (04) überlagert wird.
  • Um diese Maßnahme zur Beseitigung der Basisband-Spurs mit möglichst geringem schaltungstechnischen Aufwand zu realisieren, wird erfindungsgemäß lediglich der gebrochenzahligen Nachkommaanteil in Form des digitalen Nachkommaanteil-Steuersignals (Df) zur Ansteuerung der volldigitalen Delta-Sigma-Modulatorschaltung (23) - mit Hilfe einer erfindungsgemäßen und als Erweiterung der bisher bekannten volldigitalen Delta-Sigma-Modulatorschaltungen zusätzlich eingefügten synchronen Frequenzmodulatorschaltung (24) - mit einer Anzahl von sinusförmigen Schwingungen moduliert.
  • Die 2 zeigt schematisch den typischen Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung mit einem Ausführungsbeispiel der erfindungsgemäßen Schaltungserweiterung in Form einer zusätzlichen synchronen Frequenzmodulatorschaltung (24) und deren einfache Integration in die herkömmliche Schaltung. Zusätzlich zu den jeweils vom Stand der Technik her bekannten elektronischen Bausteinen zum Aufbau einer modernen DD-DSM Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung, befindet sich nun eine erfindungsgemäße synchrone Frequenzmodulatorschaltung (24) zwischen der Zahlenaufteiler-Schaltung (11) und der volldigitalen Delta-Sigma-Modulatorschaltung (23), wodurch der von der Zahlenaufteiler-Schaltung (11) ausgehende Nachkommaanteil-Multibitdatenbus (16), über den der gebrochenzahlige Nachkommaanteil, repräsentiert durch das digitale Nachkommaanteil-Steuersignal (Df), zur Ansteuerung der volldigitalen Delta-Sigma-Modulatorschaltung (23) geführt wird, zunächst erst mal umgeleitet wird.
  • Der digitale Zahlenwert des von der Zahlenaufteiler-Schaltung (11) ausgehenden gebrochenzahligen Nachkommaanteils in Form des digitalen Nachkommaanteil-Steuersignals (Df) gelangt somit zunächst über einen Multibitbus-Steuersignaleingang (28) in die synchrone Frequenzmodulatorschaltung (24) .
  • Hier werden diesen digitalen Zahlenwerten zusätzliche, in einem programmierbaren Speicher in Form einer sogenannten Lookup-Tabelle abgelegten Daten von verschiedenen sinusförmigen Schwingungsverläufen, zeitlich diskretisiert, mit unterschiedlichen Frequenzen und unterschiedlichen Amplituden zugefügt.
  • Durch diese Maßnahme wird das digitale Nachkommaanteil-Steuersignals (Df), welches den gebrochenzahligen Nachkommaanteil repräsentiert, digital moduliert.
  • Es gelangt anschließend als dergestalt digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm) zum Multibitbus-Steuersignalausgang (29) und anschließend dann über den Frequenzmodulator-Datenbus (27) erst zur volldigitalen Delta-Sigma-Modulatorschaltung (23) und wird als nun modulierter digitaler Zahlenwert zur Ansteuerung verwendet.
  • Die Synchronität der synchronen Frequenzmodulatorschaltung (24), welche einen außerordentlich signifikanten Einfluss auf die Signalqualität des kontinuierlichen hochfrequenten Ausgangssignals (9) hat, wird dadurch sicher gestellt, dass sowohl für die synchrone Frequenzmodulatorschaltung (24) als auch für die volldigitalen Delta-Sigma-Modulatorschaltung (23), ein und dieselbe Taktsignalleitung (25) für die jeweiligen, an der Verzweigungsstelle für das Taktsignal (30) ausgekoppelten Taktsignale (clk) und ein und dieselbe Rücksetzsignalleitung (26) für die jeweiligen Rücksetzsignale (rst) verwendet werden. Durch die gemeinsame Nutzung der jeweiligen Leitungen ist sichergestellt, dass die jeweils beteiligten zeitvarianten Signale für beide elektronischen Bausteine stets identisch sind.
  • Die hier vorgestellte Variante ist nur ein typisches Anwendungsbeispiel. Es sind zahlreiche zweckmäßige Modifikationen der Schaltungsanordnungen denkbar. Alternativ können beispielsweise auch Synchronisationsmaßnahmen mit Hilfe von aus den inneren Parametern der volldigitalen Delta-Sigma-Modulatorschaltung (23) abgeleiteten Signalen vorgenommen werden, wenn dies von Vorteil ist.
  • Eine weitergehende Synchronisation zur Frequenzteilerschaltung (7) ist nicht erforderlich, da diese alle Zustände im Vergleich zu den Frequenzen fSpur,i der Basisband-Spurs sehr schnell durchläuft und so die dadurch erzeugten Phasenfehler vernachlässigbar gering sind.
  • Die 3 zeigt schematisch beispielhaft den inneren schaltungstechnischen Aufbau der synchronen Frequenzmodulatorschaltung (24) als erfindungsgemäße Schaltungserweiterung.
  • Die synchrone Frequenzmodulatorschaltung (24) besitzt einen digitalen Modulationsaddierer (35) und eine hinreichende Anzahl von gleichartig aufgebauten, aber mit unterschiedlichen Daten programmierten, digitalen Signalgeneratoren (31), (32), (33) und (34) für jeweils sinusförmige Datenstromsignale (fm1), (fm2), (fm3) und (fm4).
  • Die Anzahl der digitalen Signalgeneratoren kann prinzipiell beliebig gewählt werden. In dem hier gezeigten Ausführungsbeispiel sind willkürlich vier digitale Signalgeneratoren (31), (32), (33) und (34) eingezeichnet worden, was eher eine untere Grenze der Anzahl darstellt.
  • Dabei erzeugt in der hier beispielhaft wiedergegebenen Schaltung der digitale Signalgenerator (31) das Datenstromsignal (fm1), der digitale Signalgenerator (32) das Datenströmsignal (fm2), der digitale Signalgenerator (33) das Datenstromsignal (fm3) und der digitale Signalgenerator (34) das Datenstromsignal (fm4).
  • Die Punkte in der 3 zwischen dem digitalen Signalgenerator (33) und dem digitalen Signalgenerator (34) sollen symbolisch andeuten, dass die Anzahl der digitalen Signalgeneratoren über das gezeichnete Maß hinaus prinzipiell beliebig erweitert werden kann.
  • Alle digitalen Signalgeneratoren (31), (32), (33) und (34) sind baugleich aufgebaut und somit schaltungstechnisch identisch. Der Unterschied zwischen den einzelnen digitalen Signalgeneratoren liegt lediglich in der Programmierung, also in den - in den jeweiligen digitalen Signalgeneratoren (31), (32), (33) und (34) abgelegten - unterschiedlich abgespeicherten Informationen, d. h. in den unterschiedlichen Daten in Form der sich darin befindlichen abgespeicherten jeweiligen Lookup-Tabellen.
  • Über einen Taktsignaleingang (50) erhalten die jeweiligen digitalen Signalgeneratoren (31), (32), (33) und (34) alle gleichzeitig dieselben Taktsignale (clk) über eine gemeinsame Taktsignalleitung (25). Damit ist ein zeitsynchrones Auslesen der jeweiligen Datenstromsignale mit Sicherheit gewährleistet.
  • Darüber hinaus erhalten die digitalen Signalgeneratoren (31), (32), (33) und (34) über einen Rücksetzsignaleingang (51) auch jeweils alle gleichzeitig dieselben Rücksetzsignale (rst) über eine gemeinsame Rücksetzsignalleitung (26). Auch damit ist ein zeitsynchrones Auslesen der jeweiligen Datenstromsignale mit Sicherheit gewährleistet.
  • Durch dieselben Rücksetzsignale (rst) auf der gemeinsamen Rücksetzsignalleitung (26) und durch die dieselben Taktsignale (clk) auf der gemeinsamen Taktsignalleitung (25) wird der Abruf der Daten, der in den jeweiligen internen Lookup-Tabellen abgespeicherten Signalverläufe, synchron initiiert.
  • Es werden somit die abgerufenen zeitlich diskretisierten sinusförmigen Spannungsschwankungen mit zuvor eingespeicherten vorgegebenen Amplituden, Frequenzwerten und Nullphasenwinkeln als digitalisiertes Datenstromsignal (fm1) bis (fm4) der jeweiligen digitalen Signalgeneratoren (31) bis (34) als Ausgangssignale zeitlich synchron erzeugt. Die Werte dieser jeweiligen digitalen Ausgangssignale werden anschließend über den jeweiligen Multibit-Modulationsdatenbus (36), (37), (38) und (39) dem digitalen Modulationsaddierer (35) zugeführt.
  • Zusätzlich wird noch das digitale Nachkommaanteil-Steuersignal (Df) über den Nachkommaanteil-Multibitdatenbus (16) ebenfalls dem digitalen Modulationsaddierer (35) zugeführt.
  • Die Summe aller dieser digitalen Signale ergibt als Ausgangssignal das digital modulierte digitale Nachkommaanteil-Steuersignal (Dfm), welches über den Frequenzmodulator-Datenbus (27) und über den Multibitbus-Steuersignalausgang aus der synchronen Frequenzmodulatorschaltung (24) kommend anschließend dem digitalen Eingangsaddierer (13) der volldigitalen Delta-Sigma-Modulatorschaltung (23) zugeführt und dort weiter bestimmungsgemäß verarbeitet wird.
  • Wie bereits erwähnt wurde, kann die Anzahl der digitalen Signalgeneratoren prinzipiell beliebig gewählt werden. In der Praxis zeigt sich bereits bei einer Anzahl von vier digitalen Signalgeneratoren eine signifikante Verbesserung der Signalqualität. Für noch bessere Ergebnisse kann die Anzahl ohne große Probleme auch beispielsweise auf sechzehn erhöht werden. Es ist jedoch stets verantwortungsvoll abzuwägen, ob der mit einer noch weitere Erhöhung der Anzahl der digitalen Signalgeneratoren zwangsläufig verbundene erhöhte Schaltungsbedarf, Flächenverbrauch, Stromaufnahme usw. für den jeweiligen Anwendungsfall gerechtfertigt ist.
  • Die 4 zeigt schematisch beispielhaft weitere Details des schaltungstechnischen Aufbaus von elektronischen Bausteinen der erfindungsgemäßen Schaltungserweiterung. Es ist als Beispiel der innere Aufbau des digitale Signalgenerators (31) dargestellt. Da alle digitalen Signalgeneratoren identisch aufgebaut sind und sich lediglich durch die im internen Speicher abgelegten Daten unterscheiden, genügt die detaillierte beispielhafte Beschreibung nur dieses einen Bausteins.
  • Ein digitaler Signalgenerator (31) besitzt als Indexgenerator einen Zählerbaustein (41). Um ein Auseinanderlaufen mit der volldigitalen Delta-Sigma-Modulatorschaltung (23) zu vermeiden, muss der Zählerbaustein (41) die gleiche Breite wie deren Akkumulatoren besitzen, also beispielsweise 32 Bit breit sein.
  • Bei jeder Flanke des Taktsignals (clk) auf der gemeinsamen Taktsignalleitung (25) wird nun dieser Zählerbaustein (41) mit einem digitalen Inkrementwert, welcher zuvor im Inkrementwertdatenspeicher (44) abgespeichert wurde, beaufschlagt. Dazu wird der aktuelle Zählerwert über den internen Datenbus (46) einem digitalen Generator-Addierer (42) zugeführt, welcher aus einem programmierbaren Inkrementwertdatenspeicher (44) über einen internen Inkrement-Datenbus (47) den zuvor abgespeicherten Wert dem digitalen Generator-Addierer (42) zuführt, welcher die Summe dieser beiden digitalen Werte über einen weiteren internen Addierer-Datenbus (48) zum Zählerbaustein (41) zurückführt.
  • Zweckmäßigerweise werden lediglich die vier obersten signifikanten Datenbits oder eine andere sinnvoll zu wählende Anzahl der obersten signifikanten Datenbits des Zählerbaustein (41) dazu verwendet, um mit Hilfe des Zählerbaustein-Datenbusses (45) als Index aus einem als Lookup-Tabelle dienenden Funktionsverlaufsdatenspeicher (43) die zuvor abgespeicherten mathematischen Datenwerte einer zu verschiedenen Zeitpunkten diskretisierten, sinusförmigen Schwingung mit programmierbaren Werten für die Amplitude, die Frequenz und den Phasenwinkel abzurufen und als digitales Ausgangssignal über den Multibit-Modulationsdatenbus (36) dem digitalen Modulationsaddierer (35) zuzuführen.
  • Es werden auf diese Art und Weise die zuvor abgespeicherten mathematischen Datenwerte als Funktionsverläufe in der mathematischen Form f ( t ) = B i sin ( 2 π f S p u r , i ⋅ t + φ i )
    Figure DE102011120769B4_0007
    digital diskretisiert auf beispielsweise sechzehn oder mehr als sechzehn verschiedenen Zeitpunkten, abgerufen. Über einen gemeinsamen Programmierdatenbus (49) werden die jeweiligen Informationen als Programmierdaten (DR) für den programmierbaren Inkrementwertdatenspeicher (44) und den Funktionsverlaufsdatenspeicher (43) über einen gemeinsamen Schnittstelleneingang (40) zugeführt.
  • Ein damit verbundenes Programmierinterface erleichtert das bequeme Ablegen der Daten sowohl im Funktionsverlaufsdatenspeicher (43) als auch im Inkrementwertdatenspeicher (44) und gestattet somit eine jederzeit mögliche Korrektur und Optimierung der Datensätze. Insbesondere können durch das nachträgliche Anpassen der Datensätze auch weitere Störungen im Signalspektrum, die erst später messtechnisch ermittelt werden aber deren Herkunft weitestgehend unbekannt ist, durch die gezielte Wahl der Datenwerte effektiv bekämpft werden. Somit ist die vorgestellte Erfindung für die Praxis sehr gut geeignet und besitzt einen erheblichen wirtschaftlichen Nutzen.
  • Es wurde bisher die synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung beispielhaft im direkten Zusammenhang mit einem sehr geeigneten Anwendungsbeispiel, nämlich einer zeitgemäßen volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung beschrieben. Durch dieses, dem Fachmann sehr geläufige Anwendungsbeispiel, konnte die Wirksamkeit dieses Verfahrens zur Signalverbesserung anschaulich und einsichtig erläutert werden.
  • Es handelt sich bei dem Gegenstand der hier vorgestellten Erfindung jedoch nicht lediglich um eine spezielle Schaltung zur Verbesserung der Signalqualität einer volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktionalen-N-PLL-Frequenzsynthesizer Schaltung, sondern durchaus auch um ein allgemeineres Verfahren zur Modifizierung des Ausgangssignals einer volldigitalen Delta-Sigma-Modulatorschaltung, wodurch sich auch in anderen Schaltungen, in denen ebenfalls volldigitale Delta-Sigma-Modulator verwendet werden, wie beispielsweise in der Messdatenerfassung, gegebenenfalls vorteilhafte Verbesserungen ergeben können.
  • Dabei liegt dem Verfahren stets ein digitales Abspeichern von mathematischen Datenwerten zahlreicher jeweils zu verschiedenen Zeitpunkten diskretisierter sinusförmiger Schwingungen mit jeweils unterschiedlicher Amplitude, unterschiedlicher Frequenz und unterschiedlichem Nullphasenwinkel zugrunde, wobei jede einzelne diskretisierte sinusförmige Schwingung eine individuelle Speicheradresse erhält. Diese Werte werden in einem Funktionsverlaufsdatenspeicher (43) bereitgestellt, dessen jeweiliger Speicherinhalt durch die Zuführung einer digitalen Indexzahl, deren Wert nach jedem Auslesen des vollständigen Speicherinhaltes durch eine Zufallsgeneratorschaltung kontinuierlich variiert wird, gezielt und sowohl durch ein Taktsignal (clk) als auch durch ein Rücksetzsignal (rst) gesteuert, jeweils taktsynchron als Datenstrom ausgelesen. Dadurch wird ein Modifikationssignals erzeugt, welches durch ein zum Taktsignal und zum Rücksetzsignal taktsynchrones Auslesen von einprogrammierten mathematischen Datenwerten wenigstens einer oder mehr als einer, jeweils zu verschiedenen Zeitpunkten diskretisierter sinusförmiger Schwingungen und der Addition dieser digitalen Zahlenwerte zu den digitalen Zahlenwerten eines unmodifizierten Eingangssignals gebildet wird, wobei das Erzeugen des Modifikationssignals das Modifizieren des Ausgangssignals der volldigitalen Delta-Sigma-Modulatorschaltung durch Zuführung des solchermaßen modulierten Eingangssignals, also anstelle des unmodifizierten Eingangssignals, umfasst.
  • Insbesondere ist dieses Verfahren ganz besonders zum Steuern eines volldigitalen Delta-Sigma-Modulator (DD-DSM) gesteuerten Fraktional-N-PLL-Frequenzsynthesizers geeignet, wobei dann durch dieses Verfahren das Ausgangssignal einer volldigitalen Delta-Sigma-Modulatorschaltung durch eine digitale numerische Modulation mit den diskretisierten Daten von unterschiedlichen harmonischen elektrischen Schwingungen modifiziert wird, wobei die Steuersignale dann zum einen das digitale Nachkommaanteil-Steuersignal (Df) und zum anderen das digitale Vorkommaanteil-Steuersignal (Di) des Teilerverhältnisses gemäß der vorgegebenen Teilerverhältnis-Daten (D) sind und wobei die Frequenzteilerschaltung (7) des Fraktional-N-PLL-Frequenzsynthesizers dann durch das so erzeugte Modifikationssignal gesteuert wird.
  • Für dieses Verfahren wird stets eine synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung verwendet. Diese besitzt als erfindungsgemäße Erweiterung zum Stand der Technik eine synchrone Frequenzmodulatorschaltung (24), mit einem Multibitbus-Steuersignaleingang (28), verbunden mit einem Nachkommaanteil-Multibitdatenbus (16) für ein digitales Nachkommaanteil-Steuersignal (Df), des Weiteren einen Taktsignaleingang (50), verbunden mit einer Taktsignalleitung (25) für ein Taktsignal (clk), sowie einen Rücksetzsignaleingang (51), verbunden mit einer Rücksetzsignalleitung (26) für ein Rücksetzsignal (rst) und einen Multibitbus-Steuersignalausgang (29), verbunden mit einem Frequenzmodulator-Datenbus (27) für ein digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm). Schaltungstechnisch besitzt die synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung eine bestimmte Anzahl von beispielsweise vier baugleichen aber individuell programmierbaren, digitalen Signalgeneratoren (31), (32), (33) und (34), die über jeweils einen Multibit-Modulationsdatenbus (36), (37), (38) und (39) mit einem digitalen Modulationsaddierer (35) verbunden sind, welcher seinerseits wiederum über den Frequenzmodulator-Datenbus (27) mit dem Multibitbus-Steuersignalausgang (29) verbunden ist.
  • Dabei ist die synchrone Frequenzmodulatorschaltung (24) so konfiguriert, dass die Taktsignalleitung (25) und die Rücksetzsignalleitung (26) so verschaltet sind, dass alle digitalen Signalgeneratoren (31), (32), (33) und (34) gleichzeitig dasselbe Taktsignal (clk) und gleichzeitig dasselbe Rücksetzsignal (rst) erhalten und dass sowohl das vom digitalen Signalgenerator (31) erzeugte digitale Ausgangssignal in Form des Datenstromsignals (fm1) über einen Multibit-Modulationsdatenbus (36) als auch das vom digitalen Signalgenerator (32) erzeugte digitale Ausgangssignal in Form des Datenstromsignals (fm2) über einen Multibit-Modulationsdatenbus (37) als auch das vom digitalen Signalgenerator (33) erzeugte digitale Ausgangssignal in Form des Datenstromsignals (fm3) über einen Multibit-Modulationsdatenbus (38) als auch das vom digitalen Signalgenerator (34) erzeugte digitale Ausgangssignal in Form des Datenstromsignals (fm4) über einen Multibit-Modulationsdatenbus (39) als auch das digitale Nachkommaanteil-Steuersignal (Df) über einen Nachkommaanteil-Multibitdatenbus (16) gleichzeitig und gemeinsam dem digitalen Modulationsaddierer (35) zugeführt werden, wobei dieser die synchrone superposierte Summe aller dieser genannten Signale als gewünschtes Ausgangssignal bildet und damit dann ein digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm) bereitstellt, welches anstelle des unmodulierten digitalen Nachkommaanteil-Steuersignals (Df) zur weiteren Verarbeitung über den Multibitbus-Steuersignalausgang (29) der nachfolgenden volldigitalen Delta-Sigma-Modulatorschaltung zur Verfügung gestellt wird.
  • Dabei ist die Anzahl der verwendeten Signalgeneratoren in der synchronen Frequenzmodulatorschaltung (24) zunächst beispielhaft zweckmäßig aber willkürlich mit vier benannt worden, um ein konkretes Schaltungsbeispiel diskutieren zu können.
  • Die Anzahl der verwendeten digitalen Signalgeneratoren für die Datenstromsignale in der synchronen Frequenzmodulatorschaltung (24) kann ohne signifikante prinzipielle Funktionseinbuße sowohl entweder größer als auch geringer als vier sein. Dies hängt im Einzelfall von den jeweiligen technischen Notwendigkeiten bzw. von den jeweils zu unterdrückenden Störsignalfrequenzen im Ausgangsspektrum ab. Wenn jedoch eine andere Anzahl von digitalen Signalgeneratoren verwendet wird, dann muss die jeweilige synchrone Frequenzmodulatorschaltung (24) entsprechend schaltungstechnisch so angepasst sein, dass die geschilderte Funktionsweise der synchronen Frequenzmodulatorschaltung (24) auch für diese geänderte Anzahl der verwendeten digitalen Signalgeneratoren gewährleistet ist. Also muss beispielsweise auch die Anzahl der Eingänge des digitalen Modulationsaddierers (35) und die Anzahl der Multibit-Modulationsdatenbusse für die jeweiligen Datenstromsignale entsprechend der Anzahl der digitalen Signalgeneratoren angepasst werden.
  • Die einzelnen digitalen Signalgeneratoren sind schaltungstechnisch jeweils identisch aufgebaut und unterscheiden sich lediglich durch die in Ihnen abgespeicherten digitalen Daten.
  • Dies bedeutet, die synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung besitzt eine Anzahl von baugleichen digitalen Signalgeneratoren für abrufbare Datenstromsignale. Um die Details des jeweiligen inneren Aufbaus eines solchen digitalen Signalgenerators exakt beschreiben zu können, genügt es somit, ein einzelnes Exemplar willkürlich auszuwählen.
  • Es wird somit der baugleiche aber individuell programmierbare digitale Signalgenerator (31), stellvertretend für alle weiteren digitalen Signalgeneratoren beschrieben.
  • In dem digitalen Signalgenerator (31) befindet sich ein Zählerbaustein (41), dem über die Taktsignalleitung (25) das Taktsignal (clk) und über die Rücksetzsignalleitung (26) das Rücksetzsignal (rst) zugeführt wird, des Weiteren ein digitaler Generator-Addierer (42), der digitale Signale über den internen Datenbus (46) vom Zählerbaustein (41) erhält und über den internen Addierer-Datenbus (48) dem Zählerbaustein (41) zuführt, sowie ein Funktionsverlaufsdatenspeicher (43), der digitale Indexsignale (Da) über den Zählerbaustein-Datenbus (45) erhält und die von diesen digitalen Indexsignalen (Da) jeweils abgerufenen Werte dann als jeweiliges digitale Ausgangssignal, hier also als Datenstromsignal (fm1), über den Multibit-Modulationsdatenbus (36) abgibt.
  • Des Weiteren besitzt der digitale Signalgenerator (31) einen programmierbaren Inkrementwertdatenspeicher (44), der einen wählbaren, zuvor einprogrammierten Inkrementwert über den internen Inkrement-Datenbus (47) an den digitalen Generator-Addierer (42) weiterleitet und einen gemeinsamen Schnittstelleneingang (40) als Zugang für die Programmierdaten (DR), der über einen Programmierdatenbus (49) sowohl für den programmierbaren Inkrementwertdatenspeicher (44) als auch für den Funktionsverlaufsdatenspeicher (43) verwendet wird.
  • Dabei ist der baugleiche aber individuell programmierbare digitale Signalgenerator (31) so konfiguriert, dass der Zählerbaustein (41) bei jeder Flanke des Taktsignals (clk) auf der Taktsignalleitung (25) mit einem digitalen Inkrementwert beaufschlagt wird, wozu der aktuelle Zählerwert über den internen Datenbus (46) dem digitalen Generator-Addierer (42) zugeführt wird, welcher den, über den internen Inkrement-Datenbus (47) zugeführten jeweiligen, dem programmierbaren Inkrementwertdatenspeicher (44) entnommenen, zuvor einprogrammierten Inkrementwert hinzu addiert und als Zähler-Inkrement-Signal über den internen Addierer-Datenbus (48) dem Zählerbaustein (41) zur Verfügung stellt, wobei der Zählerbaustein (41) in einer durch diese Vorgehensweise festgelegten Folge numerische Registeradressen in Form digitaler Indexsignale (Da) erzeugt, die über den Zählerbaustein-Datenbus (45) dem Funktionsverlaufsdatenspeicher (43) zugeführt werden, welcher dann die von diesen digitalen Indexsignalen (Da) jeweils abgerufenen, zuvor einprogrammierten und abgespeicherten Funktionsverlaufswerte, als jeweiliges digitale Ausgangssignal, in Form des Datenstromsignals (fm1), über den Multibit-Modulationsdatenbus (36) ausgibt und dem digitalen Modulationsaddierer (35) zuführt.
  • Zur Reduzierung des Schaltungsaufwandes genügt es, lediglich die vier obersten signifikanten Datenbits oder eine andere sinnvoll zu wählende Anzahl der obersten signifikanten Datenbits des Zählerbaustein (41) in dem baugleichen aber individuell programmierbaren digitalen Signalgenerator (31) dazu zu verwenden, um daraus numerische Registeradressen in Form digitaler Indexsignale (Da) zu erzeugen, die mit Hilfe des Zählerbaustein-Datenbusses (45) dem Funktionsverlaufsdatenspeicher (43) zugeführt werden und dadurch das Auslesen der zuvor einprogrammierten und abgespeicherten Funktionsverlaufswerte als jeweiliges digitales Ausgangssignal in Form eines Datenstromsignals (fm1) über den Multibit-Modulationsdatenbus (36) zu steuern.
  • In dem Funktionsverlaufsdatenspeicher (43) in dem baugleichen aber individuell programmierbaren digitalen Signalgenerator (31) sind beispielsweise die mathematischen Datenwerte einer zu verschiedenen Zeitpunkten diskretisierten, sinusförmigen Schwingung mit jeweils individuell und unterschiedlich programmierbaren Werten für die Amplitude, die Frequenz und den Phasenwinkel abgespeichert. Dabei werden die Programmierdaten (DR) sowohl für den Inkrementwertdatenspeicher (44) als auch für den Funktionsverlaufsdatenspeicher (43) an einem gemeinsamen Schnittstelleneingang (40) eingespeist und über einen gemeinsamen Programmierdatenbus (49) den jeweiligen elektronischen Bausteinen zugeführt.
  • Mit Hilfe der synchronmodulierten volldigitalen Delta-Sigma-Modulatorschaltung kann dann auch, wie bereits oben erwähnt wurde, ein Fraktional-N-PLL-Frequenzsynthesizer mit sehr guter Signalqualität aufgebaut werden.
  • Dieser muss als elektronische Bausteine dann eine volldigitale Delta-Sigma-Modulatorschaltung (23) mit einem integrierten Teileraddierer (12), eine synchrone Frequenzmodulatorschaltung (24) und eine Zahlenaufteiler-Schaltung (11), welche eingerichtet ist, die Teilerverhältnis-Daten (D) für das frequenzbestimmende Teilerverhältnis der Frequenzteilerschaltung (7) in ein digitales Vorkommaanteil-Steuersignal (Di) und ein digitales Nachkommaanteil-Steuersignal (Df) aufzuteilen, besitzen.
  • Dabei ist die Zahlenaufteilerschaltung (11) über den Vorkommaanteil-Datenbus (17) mit der volldigitalen Delta-Sigma-Modulatorschaltung (23) verbunden, um das digitale Vorkommateil-Steuersignal (Di) als erstes von zwei Steuersignalen direkt dem Teileraddierer (12) zuzuführen.
  • Die Zahlenaufteiler-Schaltung (11) ist über den Nachkommaanteil-Multibitdatenbus (16) mit dem Multibitbus-Steuersignaleingang (28) verbunden, um das digitale Nachkommaanteil-Steuersignal (Df) der synchronen Frequenzmodulatorschaltung (24) zuzuführen, wobei der Multibitbus-Steuersignalausgang (29) der synchronen Frequenzmodulatorschaltung (24) über den Frequenzmodulator-Datenbus (27) mit der volldigitalen Delta-Sigma-Modulatorschaltung (23) verbunden ist, um das digital modulierte digitale Nachkommaanteil-Steuersignal (Dfm) als zweites von zwei Steuersignalen - nach der elektronischen Verarbeitung durch die digitale innere Delta-Sigma-Modulatorschaltung (14) zusammen mit dem digitalen Eingangsaddierer (13) und den zugehörigen Datenbussen - ebenfalls dem Teileraddierer (12) zuzuführen.
  • Des Weiteren ist eine Frequenzteilerschaltung (7) erforderlich, die mit dem Teileraddierer (12) über den Frequenzteiler-Datenbus (21) verbunden ist, um das Ausgangssignal des Teileraddierer (12) als Steuersignal zu empfangen, sowie eine frequenzstabile Oszillatorschaltung (1) verbunden mit einer Referenzfrequenzteilerschaltung (2), die zusammen eine Referenzsignalschaltung bilden und ein digitales Vergleichssignal (8) bereitstellen, eine Phasendetektor-Schaltung (3), die über einen ersten Eingang mit der Referenzteilerschaltung (2) verbunden ist, eine Ladungspumpe (4), die mit dem Ausgang der Phasendetektor-Schaltung (3) verbunden ist, ein Schleifenfilter (5), das mit dem Ausgang der Ladungspumpe (4) verbunden ist und eine frequenzvariable Oszillatorschaltung (6), die mit dem Schleifenfilter (5) verbunden ist und die eingerichtet ist, ein kontinuierliches hochfrequentes Ausgangssignal (9) als Nutzsignal auszugeben.
  • Dabei ist der Fraktional-N-PLL-Frequenzsynthesizer eingerichtet, der Frequenzteilerschaltung (7) ein aus dem kontinuierlichen hochfrequenten Ausgangssignal (9) abgeleitetes Signal zuzuführen.
  • Die Frequenzteilerschaltung (7) ihrerseits ist eingerichtet, ein digitales Bezugssignal (10) als Rückkopplungssignal einem zweiten Eingang der Phasendetektor-Schaltung (3) zuzuführen.
  • Mit einem dergestalt aufgebauten Fraktional-N-PLL-Frequenzsynthesizer lässt sich dann eine nahezu vollständige symptomatische Kompensation von Störfrequenzen erreichen, was dann bei einem relativ geringen schaltungstechnischen Aufwand zu einer außerordentlich hohen Qualität der jeweils erzeugten Signale führt.
  • Bezugszeichenliste
  • (Ziffern)
    • (1)
    Frequenzstabile Oszillatorschaltung
    (2)
    Referenzfrequenzteilerschaltung
    (3)
    Phasendetektor-Schaltung
    (4)
    Ladungspumpe
    (5)
    Schleifenfilter
    (6)
    Frequenzvariable Oszillatorschaltung
    (7)
    Frequenzteilerschaltung
    (8)
    Digitales Vergleichssignal
    (9)
    Kontinuierliches hochfrequentes Ausgangssignal
    (10)
    Digitales Bezugssignal
    (11)
    Zahlenaufteiler-Schaltung
    (12)
    Teileraddierer
    (13)
    Digitaler Eingangsaddierer
    (14)
    Digitale innere Delta-Sigma-Modulatorschaltung
    (15)
    Teilerverhältnis-Datenbus
    (16)
    Nachkommaanteil-Multibitdatenbus
    (17)
    Vorkommaanteil-Datenbus
    (18)
    Ausgangs-Datenbus
    (19)
    Teiler-Datenbus
    (20)
    Rückkopplungs-Datenbus
    (21)
    Frequenzteiler-Datenbus
    (22)
    Innerer Datenbus
    (23)
    Volldigitale Delta-Sigma-Modulatorschaltung
    (24)
    Synchrone Frequenzmodulatorschaltung
    (25)
    Taktsignalleitung
    (26)
    Rücksetzsignalleitung
    (27)
    Frequenzmodulator-Datenbus
    (28)
    Multibitbus-Steuersignaleingang
    (29)
    Multibitbus-Steuersignalausgang
    (30)
    Verzweigungstelle für das Taktsignal
    (31)
    Digitaler Signalgenerator für Datenstromsignal (fm1)
    (32)
    Digitaler Signalgenerator für Datenstromsignal (fm2)
    (33)
    Digitaler Signalgenerator für Datenstromsignal (fm3)
    (34)
    Digitaler Signalgenerator für Datenstromsignal (fm4)
    (35)
    Digitaler Modulationsaddierer
    (36)
    Multibit-Modulationsdatenbus für Datenstromsignal (fm1)
    (37)
    Multibit-Modulationsdatenbus für Datenstromsignal (fm2)
    (38)
    Multibit-Modulationsdatenbus für Datenstromsignal (fm3)
    (39)
    Multibit-Modulationsdatenbus für Datenstromsignal (fm4)
    (40)
    Gemeinsamer Schnittstelleneingang
    (41)
    Zählerbaustein
    (42)
    Generator-Addierer
    (43)
    Funktionsverlaufsdatenspeicher
    (44)
    Inkrementwertdatenspeicher
    (45)
    Zählerbaustein-Datenbus
    (46)
    Interner Datenbus
    (47)
    Interner Inkrement-Datenbus
    (48)
    Interner Addierer-Datenbus
    (49)
    Programmierdatenbus
    (50)
    Taktsignaleingang
    (51)
    Rücksetzsignaleingang
  • Bezugszeichenliste
  • (Buchstaben)
    • (clk)
    Taktsignal
    (D)
    Teilerverhältnis-Daten
    (Da)
    Digitales Indexsignal
    (Df)
    Digitales Nachkommaanteil-Steuersignal
    (Dfm)
    Digital moduliertes digitales Nachkommaanteil-Steuersignal
    (Dn)
    Digitaler Zahlenwert
    (Di)
    Digitaler Vorkommaanteil-Steuersignal
    (DR)
    Programmierdaten
    (fm1)
    Datenstromsignal der Frequenzgeneratorschaltung (31)
    (fm2)
    Datenstromsignal der Frequenzgeneratorschaltung (32)
    (fm3)
    Datenstromsignal der Frequenzgeneratorschaltung (33)
    (fm4)
    Datenstromsignal der Frequenzgeneratorschaltung (34)
    (N)
    Teiler-Zahlenwert
    (R)
    Referenz-Zahlenwert
    (rst)
    Rücksetzsignal

Claims (9)

  1. Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung, welche umfasst: eine synchrone Frequenzmodulatorschaltung (24), umfassend - einen Multibitbus-Steuersignaleingang (28), verbunden mit einem Nachkommaanteil-Multibitdatenbus (16) für ein digitales Nachkommaanteil-Steuersignal (Df), - einen Taktsignaleingang (50), verbunden mit einer Taktsignalleitung (25) für ein Taktsignal (clk), - einen Rücksetzsignaleingang (51), verbunden mit einer Rücksetzsignalleitung (26) für ein Rücksetzsignal (rst) und - einen Multibitbus-Steuersignalausgang (29), verbunden mit einem Frequenzmodulator-Datenbus (27) für ein digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm), und weiter umfassend - vier baugleiche aber individuell programmierbare digitale Signalgeneratoren (31), (32), (33) und (34), - ein über jeweils einen Multibit-Modulationsdatenbus (36), (37), (38) und (39) mit allen diesen digitalen Signalgeneratoren (31), (32), (33) und (34) verbundenen digitalen Modulationsaddierer (35), welcher über den Frequenzmodulator-Datenbus (27) mit dem Multibitbus-Steuersignalausgang (29) verbunden ist und wobei die synchrone Frequenzmodulatorschaltung (24) so konfiguriert ist, dass - die Taktsignalleitung (25) und die Rücksetzsignalleitung (26) so verschaltet sind, dass alle digitalen Signalgeneratoren (31), (32), (33) und (34) gleichzeitig dasselbe Taktsignal (clk) und gleichzeitig dasselbe Rücksetzsignal (rst) erhalten und dass sowohl - das von dem digitalen Signalgenerator (31) erzeugte digitale Ausgangssignal als Datenstromsignals (fm1) über einen Multibit-Modulationsdatenbus (36) als auch - das von dem digitalen Signalgenerator (32) erzeugte digitale Ausgangssignal als Datenstromsignal (fm2) über einen Multibit-Modulationsdatenbus (37) als auch - das von dem digitalen Signalgenerator (33) erzeugte digitale Ausgangssignal als Datenstromsignal (fm3) über einen Multibit-Modulationsdatenbus (38) als auch - das von dem digitalen Signalgenerator (34) erzeugte digitale Ausgangssignal als Datenstromsignal (fm4) über einen Multibit-Modulationsdatenbus (39) als auch - das digitale Nachkommaanteil-Steuersignal (Df) über einen Nachkommaanteil-Multibitdatenbus (16) - gleichzeitig und gemeinsam dem digitalen Modulationsaddierer (35) zugeführt werden, - wobei dieser die synchron getaktete superposierte Summe aller dieser oben genannten Signale bildet und damit dann ein digital moduliertes digitales Nachkommaanteil-Steuersignal (Dfm) bereitstellt, welches - anstelle des unmodulierten digitalen Nachkommaanteil-Steuersignals (Df) zur weiteren Verarbeitung über den Multibitbus-Steuersignalausgang (29) der nachfolgenden volldigitalen Delta-Sigma-Modulatorschaltung zur Verfügung gestellt wird.
  2. Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung nach Anspruch 1, wobei die Anzahl der verwendeten digitalen Signalgeneratoren in der synchronen Frequenzmodulatorschaltung (24) - entweder größer als vier, - oder geringer als vier ist - und wobei die so veränderte synchrone Frequenzmodulatorschaltung (24) schaltungstechnisch dann durch die Bereitstellung einer der Anzahl der verwendeten digitalen Signalgeneratoren entsprechenden Anzahl von Multibit-Modulationsdatenbussen und einer entsprechenden Anzahl von Eingängen für den digitalen Modulations-Addierer (35) so angepasst ist, dass die im Anspruch 1 geschilderte Funktionsweise der synchronen Frequenzmodulatorschaltung (24) auch für diese geänderte Anzahl der verwendeten digitalen Signalgeneratoren gewährleistet ist.
  3. Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung, nach einem der vorhergehenden Ansprüche, wobei der baugleiche aber individuell programmierbare digitale Signalgenerator (31) umfasst - einen Zählerbaustein (41), dem über die Taktsignalleitung (25) das Taktsignal (clk) und über die Rücksetzsignalleitung (26) das Rücksetzsignal (rst) zugeführt wird, - einen digitalen Generator-Addierer (42), der digitale Signale über den internen Datenbus (46) vom Zählerbaustein (41) erhält und über den internen Addierer-Datenbus (48) dem Zählerbaustein (41) zuführt, - einen Funktionsverlaufsdatenspeicher (43), der digitale Indexsignale (Da) über den Zählerbaustein-Datenbus (45) erhält und die von diesen digitalen Indexsignalen (Da) jeweils abgerufenen Werte als jeweiliges digitales Ausgangssignal in Form eines Datenstromsignals (fm1) über den Multibit-Modulationsdatenbus (36) abgibt, - einen programmierbaren Inkrementwertdatenspeicher (44), der einen wählbaren, zuvor einprogrammierten Inkrementwert über den internen Inkrement-Datenbus (47) an den digitalen Generator-Addierer (42) weiterleitet - einen gemeinsamen Schnittstelleneingang (40) als Eingang für die Programmierdaten (DR), die über einen Programmierdatenbus (49) sowohl für den programmierbaren Inkrementwertdatenspeicher (44) als auch für den Funktionsverlaufsdatenspeicher (43) verwendet werden und wobei der baugleiche aber individuell programmierbare digitale Signalgenerator (31) so konfiguriert ist, dass - der Zählerbaustein (41) bei jeder Flanke des Taktsignals (clk) auf der Taktsignalleitung (25) mit einem digitalen Inkrementwert beaufschlagt wird, wozu der aktuelle Zählerwert über den internen Datenbus (46) dem digitalen Generator-Addierer (42) zugeführt wird, welcher den, über den internen Inkrement-Datenbus (47) zugeführten jeweiligen dem programmierbaren Inkrementwertdatenspeicher (44) entnommenen, zuvor einprogrammierten Inkrementwert hinzu addiert und als Zähler-Inkrement-Signal über den internen Addier-Datenbus dem Zählerbaustein (41) zur Verfügung stellt, - wobei der Zählerbaustein (41) in einer durch diese Vorgehensweise festgelegten Folge numerische Registeradressen in Form digitaler Indexsignale (Da) erzeugt, die über den Zählerbaustein-Datenbus (45) dem Funktionsverlaufsdatenspeicher (43) zugeführt werden, welcher dann - die von diesen digitalen Indexsignalen (Da) jeweils abgerufenen zuvor einprogrammierten und abgespeicherten Funktionsverlaufswerte als jeweiliges digitales Ausgangssignal in Form eines Datenstromsignals (fm1) über den Multibit-Modulationsdatenbus (36) ausgibt und dem digitalen Modulationsaddierer (35) zuführt.
  4. Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung, nach Anspruch 3, - wobei lediglich die vier obersten signifikanten Datenbits oder eine andere sinnvoll zu wählende Anzahl der obersten signifikanten Datenbits des Zählerbausteins (41) in dem baugleichen aber individuell programmierbaren digitalen Signalgenerator (31) dazu verwendet werden, um daraus numerische Registeradressen in Form digitaler Indexsignale (Da) zu erzeugen, die mit Hilfe des Zählerbaustein-Datenbusses (45) dem Funktionsverlaufsdatenspeicher (43) zugeführt werden und dadurch das Auslesen der zuvor einprogrammierten und abgespeicherten Funktionsverlaufswerte als jeweiliges digitales Ausgangssignal in Form eines Datenstromsignals (fm1) über den Multibit-Modulationsdatenbus (36) steuern.
  5. Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung, nach Anspruch 3, - wobei in dem Funktionsverlaufsdatenspeicher (43) in dem baugleichen aber individuell programmierbaren digitalen Signalgenerator (31) die mathematischen Datenwerte jeweils einer zu verschiedenen Zeitpunkten diskretisierten, sinusförmigen Schwingung mit programmierbaren Werten für die Amplitude, die Frequenz und den Phasenwinkel abgespeichert sind.
  6. Synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung, nach Anspruch 3, - wobei die Programmierdaten (DR) sowohl für den Inkrementwertdatenspeicher (44) als auch für den Funktionsverlaufsdatenspeicher (43) an einem gemeinsamen Schnittstelleneingang (40) eingespeist und über einen gemeinsamen Programmierdatenbus (49) den jeweiligen elektronischen Bausteinen zugeführt werden.
  7. Fraktional-N-PLL-Frequenzsynthesizer, umfassend eine synchron modulierte volldigitale Delta-Sigma-Modulatorschaltung, nach einem der Ansprüche 1 bis 6, - eine volldigitale Delta-Sigma-Modulatorschaltung (23) mit einem integrierten Teileraddierer (12) - eine synchrone Frequenzmodulatorschaltung (24) - eine Zahlenaufteiler-Schaltung (11), welche eingerichtet ist, die Teilerverhältnis-Daten (D) für das frequenzbestimmende Teilerverhältnis der Frequenzteilerschaltung (7) in ein digitales Vorkommaanteil-Steuersignal (Di) und ein digitales Nachkommaanteil-Steuersignal (Df) aufzuteilen, - wobei die Zahlenaufteiler-Schaltung (11) über den Vorkommaanteil-Datenbus (17) mit der volldigitalen Delta-Sigma-Modulatorschaltung (23) verbunden ist, um das digitale Vorkommateil-Steuersignal (Di) als erstes von zwei Steuersignalen direkt dem Teileraddierer (12) zuzuführen und - wobei die Zahlenaufteiler-Schaltung (11) über den Nachkommaanteil-Multibitdatenbus (16) mit dem Multibitbus-Steuersignaleingang (28) verbunden ist, um das digitale Nachkommaanteil-Steuersignal (Df) der synchronen Frequenzmodulatorschaltung (24) zuzuführen, - wobei der Multibitbus-Steuersignalausgang (29) der synchronen Frequenzmodulatorschaltung (24) über den Frequenzmodulator-Datenbus (27) mit der volldigitalen Delta-Sigma-Modulatorschaltung (23) verbunden ist, um das digital modulierte digitale Nachkommaanteil-Steuersignal (Dfm) als zweites von zwei Steuersignalen - nach der elektronischen Verarbeitung durch die digitale innere Delta-Sigma-Modulatorschaltung (14) mit dem digitalen Eingangsaddierer (13) und den zugehörigen Datenbussen - ebenfalls dem Teileraddierer (12) zuzuführen, - eine Frequenzteilerschaltung (7), die mit dem Teileraddierer (12) über den Frequenzteiler-Datenbus (21) verbunden ist, um das Ausgangssignal des Teileraddierers (12) als Steuersignal zu empfangen, - eine frequenzstabile Oszillatorschaltung (1) verbunden mit einer Referenzfrequenzteilerschaltung (2), die zusammen eine Referenzsignalschaltung bilden und ein digitales Vergleichssignal (8) bereitstellen, - eine Phasendetektor-Schaltung (3), die über einen ersten Eingang mit der Referenzfrequenzteilerschaltung (2) verbunden ist, - eine Ladungspumpe (4), die mit dem Ausgang der Phasendetektor-Schaltung (3) verbunden ist, - ein Schleifenfilter (5), das mit dem Ausgang der Ladungspumpe (4) verbunden ist, - eine frequenzvariable Oszillatorschaltung (6), die mit dem Schleifenfilter (5) verbunden ist und die eingerichtet ist, ein kontinuierliches hochfrequentes Ausgangssignal (9) als Nutzsignal auszugeben, - wobei der Fraktional-N-PLL-Frequenzsynthesizer eingerichtet ist, - der Frequenzteilerschaltung (7) ein aus dem kontinuierlichen hochfrequenten Ausgangssignal (9) abgeleitetes Signal zuzuführen und - die Frequenzteilerschaltung (7) eingerichtet ist, ein digitales Bezugssignal (10) als Rückkopplungssignal einem zweiten Eingang der Phasendetektor-Schaltung (3) zuzuführen.
  8. Verfahren zur Modifizierung des Ausgangssignals einer volldigitalen Delta-Sigma-Modulatorschaltung, umfassend: Digitales Abspeichern von mathematischen Datenwerten zahlreicher jeweils zu verschiedenen Zeitpunkten diskretisierter sinusförmiger Schwingungen mit jeweils unterschiedlicher Amplitude, unterschiedlicher Frequenz und unterschiedlichem Nullphasenwinkel, - wobei jede einzelne diskretisierte sinusförmige Schwingung eine individuelle Speicheradresse erhält und Bereitstellen dieser Werte in einem Funktionsverlaufsdatenspeicher (43), dessen jeweiliger Speicherinhalt - durch die Zuführung einer digitalen Indexzahl (Da), deren Wert nach jedem Auslesen des vollständigen Speicherinhaltes durch eine Zufallsgeneratorschaltung kontinuierlich variiert wird, gezielt und - sowohl durch ein Taktsignal (clk) als auch durch ein Rücksetzsignal (rst) gesteuert, taktsynchron ausgelesen wird. Erzeugen eines Modifikationssignals durch ein zum Taktsignal und zum Rücksetzsignal taktsynchrones Auslesen von einprogrammierten mathematischen Datenwerten wenigstens einer oder mehr als einer jeweils zu verschiedenen Zeitpunkten diskretisierter sinusförmiger Schwingung und - Addition dieser digitalen Zahlenwerte zu den digitalen Zahlenwerten eines unmodifizierten Eingangssignals - wobei das Erzeugen des Modifikationssignals das Modifizieren des Ausgangssignals der volldigitalen Delta-Sigma-Modulatorschaltung durch Zuführung des solchermaßen modulierten Eingangssignals - anstelle des unmodifizierten Eingangssignals - umfasst
  9. Verfahren zum Steuern eines Fraktional-N-PLL-Frequenzsynthesizers, umfassend: - das Verfahren zur Modifizierung des Ausgangssignals einer volldigitalen Delta-Sigma-Modulatorschaltung nach Anspruch 8, - wobei die Steuersignale das digitale Nachkommaanteil-Steuersignal (Df) und das digitale Vorkommaanteil-Steuersignal (Di) entsprechend des Teilerverhältnisses gemäß der vorgegebenen Teilerverhältnis-Daten (D) sind und - wobei die Frequenzteilerschaltung (7) des Fraktional-N-PLL-Frequenzsynthesizers durch das resultierende Modifikationssignal gesteuert wird.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD283880A5 (de) 1988-06-03 1990-10-24 ������@���Kk�� Frequenzsynthesizer mit stoerkompensation
DE10149593A1 (de) 2000-10-10 2002-06-20 Samsung Electronics Co Ltd Einzelbit-sigma-delta-modulierter Bruch-N-Frequenz-Synthesizer
DE69829166T2 (de) 1997-12-22 2006-02-16 Koninklijke Philips Electronics N.V. Fractional-n-frequenzsynthetisierer mit jitterkompensation
US20080024240A1 (en) 2006-07-28 2008-01-31 Mstar Semiconductor, Inc. Delta-sigma modulated fractional-n pll frequency synthesizer
US20080157823A1 (en) 2006-12-28 2008-07-03 Mediatek Inc. Phase locked loop frequency synthesizer
US20110133797A1 (en) 2005-12-29 2011-06-09 Orca Systems, Inc. Novel method of frequency synthesis for fast switching

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD283880A5 (de) 1988-06-03 1990-10-24 ������@���Kk�� Frequenzsynthesizer mit stoerkompensation
DE69829166T2 (de) 1997-12-22 2006-02-16 Koninklijke Philips Electronics N.V. Fractional-n-frequenzsynthetisierer mit jitterkompensation
DE10149593A1 (de) 2000-10-10 2002-06-20 Samsung Electronics Co Ltd Einzelbit-sigma-delta-modulierter Bruch-N-Frequenz-Synthesizer
US20110133797A1 (en) 2005-12-29 2011-06-09 Orca Systems, Inc. Novel method of frequency synthesis for fast switching
US20080024240A1 (en) 2006-07-28 2008-01-31 Mstar Semiconductor, Inc. Delta-sigma modulated fractional-n pll frequency synthesizer
US20080157823A1 (en) 2006-12-28 2008-07-03 Mediatek Inc. Phase locked loop frequency synthesizer

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