JP2009504040A - 電気素子 - Google Patents

Abstract

本願発明の第１の変形実施形態によれば、基板（１）を有する電気素子が提供され、ここではこの基板を貫通して熱放出部（１０９）が導かれており、この熱放出部は、基板（１）に実現されるフィルタに組み込まれている。第２の変形実施形態によれば、基板（１）を有する電気素子が提供され、ここではこの基板を貫通して熱放出部（１０３，１０４）が導かれており、この熱放出部は、信号の導くのに使用される。第３の変形実施形態によれば、基板（１）を有する電気素子が提供され、この基板を貫通して熱放出部（１０５，１０８）が導かれており、この熱放出部は、基板（１）に隠されている導体面（１１１，１１２，１１３）に接続されている。

Description

ここに記載されているのは電気素子であり、この電気素子は、例えば、無線装置のフロントエンド側に使用可能である。

無線装置に使用可能な素子は、例えば、つぎの刊行物から公知である。すなわち、A. Chernyakov等による "Novel Small-Size LTCC-Based WLAN Frontend-Modules with Integrated Power Amplifiers", 2004 IEEE MTT-S Digest, 第559〜562頁; US 6097268, EP 0939449 A2 , GB 2369013 Aから公知である。

本発明の解決すべき課題は、必要なスペースが少なくかつ出力との両立性の高い電気素子を提供することである。

ここに記載されているのは基板を有する電気素子であり、この基板を通して熱放出部（Waermesenke）が貫通して導かれており、この熱放出部は、基板に実現されている回路の一部を成している。

基板を貫通させて導くとは、例えば、熱放出部を最短距離で上から下に、すなわち、基板面に対して垂直に、ないしは基板の上側面から下側面に向かって導くことである。

上記の基板は有利には、少なくとも３つのメタライゼーション面を有する多層基板であり、２つずつのメタライゼーション面の間には誘電層が配置されている。この誘電層は、例えば、セラミック、殊にＬＴＣＣセラミックを含むことができる。ＬＴＣＣとは低温同時焼成セラミックス（Low-Temperature Co-fired Ceramics）のことである。

上記の素子には全体回路が実現されており、この全体回路は、有利な１変形実施形態においてつぎの集積機能ユニットを含んでいる。すなわち、少なくとも１つのアンテナスイッチ、周波数分離器（Frequenzweiche）、増幅素子、フィルタ、信号路を平衡させるための変換器（バラン）、場合によって方向性結合器および高周波出力検出器を含んでいるのである。上記の増幅素子には、送信増幅器および受信増幅器が含まれている。

上記の素子の全体回路には、基板に組み込まれる回路が含まれており、この回路は、基板に形成される複数の機能ブロックを有する。これらの機能ブロックには、例えば、周波数分離ブロック、増幅器ブロック、フィルタブロックまた場合によって変換器ブロックが含まれている。以下に説明する機能ブロックは、接続線路を介して互いに電気接続されている。

上記の基板に組み込まれる回路には、信号路と、これに配置される回路素子、例えば、ＬＣフィルタとが含まれており、その中に周波数分離器、方向性結合器、バランならびに信号路のインピーダンスを整合させるためのインピーダンス変換器および／または整合回路なども含まれている。このインピーダンス変換器は有利にはフィルタまたはバランに組み込まれている。

基板に組み込まれる上記の回路には、LCフィルタとして、例えば、つぎのコンポーネントを実現することができる。すなわち、少なくとも１つのローパスフィルタ、少なくとも１つのハイパスフィルタおよび少なくとも１つのバンドパスフィルタを実現することができるのである。上記のＬＣフィルタにはハイパス、ローパス、バンドパスおよび／またはバランを含めることができ、これらは、周波数分離器（ダイプレクサまたはデュプレクサ）の一部とすることができる。ダイプレクサとは、多くの場合にローパスフィルタおよびハイパスフィルタの組み合わせを含む周波数分離器のことであり、この周波数分離器は、種々異なる周波数帯域の信号を分離するのに適している。デュプレクサとは、１周波数帯域の送信信号および受信信号を分離するのに適した周波数分離器のことである。

上記のフィルタは平衡形とすることできる。すなわち、このフィルタは、シングルエンドであり平衡形のゲートを有する。

上記の回路にはさらに、基板のメタライゼーション面に配置された電気接続部、ならびに垂直方向に延びる電気接続部、例えば、基板の下側の面に配置された端子と、基板の上側の面に配置されたコンタクト面とを結ぶ接続線路が含まれており、ここでこのコンタクト面は、基板の上側の面に取り付けられたチップとコンタクトするためのものである。この回路には、基板に組み込まれた個々の機能ブロックを結ぶ接続線路も含まれている。これらの機能ブロックについて後で説明する。この回路には上記のチップと機能ブロックとを結ぶ接続線路も含まれている。

上記の素子には、基板に固定された複数のチップも含まれており、これらのチップは、基板に組み込まれた回路に電気接続されている。これらのチップは、例えば、導電性の接着層を用いて上記の基板に固定することができる。またこれらのチップは、例えば、ボンディングワイヤまたはバンプを用いて、基板の上側の面に配置されたコンタクト面に導電接続することができる。上記の接着層は、電気を絶縁するものであってもよい。上記の複数のチップには少なくとも１つのチップ、殊に半導体チップが含まれており、これは、上記の素子が動作する際には上記の熱放出部によって冷却するとよい。

上記の基板には以下のコンポーネントのうちの少なくとも１つを実現することができる。すなわち、切換器ないしはアンテナスイッチ、高周波出力検出器、送信増幅器および受信増幅器、バンドパスフィルタ、デュプレクサ、バランのうちの少なくとも１つを実現することができる。送信信号の出力レベルを監視する出力検出器は、例えば、少なくとも１つのＰＩＮダイオードを含むことが可能である。上記の１つまたは複数のスイッチは、１変形実施形態において電界効果トランジスタを含むことができる。上記のアンテナスイッチは、例えば、GsAsスイッチとすることができる。上記の基板に配置されるバンドパスフィルタおよび／またはデュプレクサは、例えば、音波で動作するチップである。

上記の基板に配置されるコンポーネントは、ベアダイまたはケーシングに入れられたチップとすることが可能である。これらのチップは、表面実装形とすることができる。しかしながらこれらのチップは、フリップチップ技術またはボンディングワイヤ技術で基板に取り付ける、ないしは基板に電気接続することができる。これらのコンポーネントは、例えば、硬化性の注形コンパウンドによって封止することができる。しかしながら基板の上側の面で終わるカバーの下に、これらのコンポーネントを個々にまたは一緒に配置することも可能である。

有利な１変形実施形態では、すべての受動素子、例えば、バンドパスフィルタ、ローパスフィルタ、ハイパスフィルタ、整合回路、ダイプレクサおよび場合によってはデュプレクサがＬＣ素子の形態で基板に実現ないしは組み込まれる。

上記の熱放出部は、上側が、冷却しようとするチップ、例えば半導体チップに熱結合されており、また下側が熱だめ、例えば大きな表面を有しかつ良好に熱を導く基体に結合されている。この熱放出部は、有利には半導体チップで発生する熱を放出するために使用され、ここでこの半導体チップには有利に増幅素子、例えば、送信路に配置される少なくとも１つの高出力増幅器ＰＡを実現することができる。上記の熱放出部は有利には上記のチップのすぐ下に配置される。上記の電気回路には、例えば、信号路に配置されるＬＣフィルタが含まれている。ここでは、以下で簡単にキャパシタと称されかつ主に容量式に動作する回路素子は、有利には上下に重ねられて配置される導体面として構成される。以下では簡単にインダクタンスと称されかつ主に誘導式に動作する回路素子は、有利には幅が狭く、長く延びたまたは折り曲げられた導体路部分として、または基板に配置された貫通コンタクト部として構成される。

多層素子において上記の熱放出部は、上下に重なって配置された垂直方向の電気接続部からなる少なくとも１つのピラーを有しており、ここでこの電気接続部は、基板の誘電層にそれぞれ配置されており、かつ上下に重なった隣の２つメタライゼーション面を導電接続する。有利には１つの熱放出部に上記のようなピラーが複数個設けられており、これら並んで配置される。これらのピラーは貫通コンタクト部とも称される。

この熱放出部は小さな熱抵抗を有する。熱放出部の貫通コンタクト部は、高い熱伝導率、例えば、少なくとも250Ｗ／ｍＫ、有利には少なくとも300Ｗ／ｍｋを有する。

１つの熱放出部の複数の貫通コンタクト部は、基板に配置されかつ垂直で導電性を有するその他の接続部よりも大きな断面積をそれぞれ有しているが、熱放出部として設けられている貫通コンタクト部よりも大きな断面積を有していない。

上記の熱放出部は、基板の下側面に配置されるアース接続部に接続することができ、ひいては増幅素子および／または基板に配置される別のチップないしは基板に組み込まれるコンポーネント（ＬＣフィルタ）のアース接続として使用することができる。アースに接続される複数の貫通コンタクト部を有する熱放出部は、（信号を導く）信号線路を電磁的にシールドするのに有利である。この信号線路は、例えば、高周波接続部、半導体チップの給電線路または制御線路とすることが可能である。

シールドすべき信号線路は、少なくともその一部が熱放出部の領域に、有利にはこの熱放出部の貫通コンタクト部の間に配置されている。このシールドすべき信号線路は、メタライゼーション面に構成された導体路部分および／または垂直に延びる電気接続部、すなわち、貫通コンタクト部を含むことができる。この信号線路は、チップの（別の）熱放出部として設けることができる。この熱放出部は、基板の下側に配置されかつ信号を供給する端子に接続される。

上記の熱放出部は、基板に隠れている導体面、有利にアース面に接続することができ、この場合にこの導体面は、一方では「熱拡散器」として、すなわち、基板体積体における熱を分散させるために使用され、他方では上記の素子の回路において、例えば局所的なアースとして使用される。この導体面は、例えば、キャパシタンス、殊に多層キャパシタンスを形成するため、および／または上側ないしは下側から信号線路をシールドするために使用される。熱放出部の貫通コンタクト部は、種々異なるレベルに配置されているアース面に導電接続することができる。

有利には熱放出部の貫通コンタクト部に接続される２つのアース面が設けられており、これらのアース面の間に、上記の信号線路の水平方向に延びる部分が延在している。有利には互いにわずかな間隔で配置されている、熱放出部の貫通コンタクト部により、上記の信号線路の両側のシールドが保証される。

熱放出部の貫通コンタクト部は、信号線路から同じ間隔で配置することができる。熱放出部の２つの貫通コンタクト部間の間隔とは、これらの貫通コンタクト部の中心軸間の最小間隔のことである。この間隔は有利には、熱放出部の貫通コンタクト部の断面積の３倍よりも大ではないようにする。

上記の基板には電気線路、例えばストリップ線路またはマイクロストリップ線路を構成することができ、これらの線路には上記の信号線路および少なくとも１つのアース線路が含まれている。ここでこのアース線路は、有利には熱放出部に接続されている導体面である。上記の電気線路、殊にその垂直に延びる部分には熱放出部の貫通コンタクト部を含めることができる。この電気線路の垂直に延びる部分を、以下に説明する。上記のアース導体、熱放出部の貫通コンタクト部および／または信号線路はそれぞれ、すでに説明したＬＣフィルタに組み込むか、または整合回路の一部とすることができる。上記の線路にはスタブ線路および／または分岐部を含めることができる。

上記の熱放出部および／または導体面には、インダクタンスを形成するために設けられているプリント基板部分を接続することができる。これによって可能になるのはＬＣフィルタを形成することであり、このＬＣフィルタにおいて上記の熱放出部は有利にも誘導的に作用する素子として動作するのである。

垂直に延びる信号線路の周りに配置された複数の貫通コンタクト部を含む熱放出部は有利である。垂直に延びる、すなわち熱放出部の貫通コンタクト部に対して平行に延びる信号線路は、信号を供給する貫通コンタクト部である。この装置は、管状のアース導体によってシーリングされた信号線路を有する同軸線路に相当するものである。ここでは例えば、信号線路の周りに複数の貫通コンタクト部を六角形状に配置することができる。このようにすれば、垂直に延びる信号線路は、水平方向の面において実質的にすべての面がシールドされる。

上記の熱放出部の種々異なる貫通コンタクト部は、電気的な機能を果たし、ここでこれはこの貫通コンタクト部が、例えば、
１） ＬＣフィルタの局所的なアースとして使用されて誘導的または容量的な作用に寄与する、
２） 高周波線路のアース線路である、および／または
３） 隣り合う信号線路間のシールドとして使用されることによって電気的な機能をはたするのである。

上記の基板に１つずつの固有の電気的機能を実現する複数の熱放出部を設けることも可能である。したがって例えば第１のピラーがＬＣフィルタのインダクタンスとして機能することができ、また少なくとも１つの第２のピラーが高周波信号を導くため、第３のピラーが給電電圧を導くため、また複数の第４のピラーが、これらの第４のピラーの間に配置される信号線路を電磁シールドするために使用できるのである。

上記の熱放出部の貫通コンタクト部は１変形実施形態において少なくとも１つの列を形成する。この列において互いに並んでいる２つずつの貫通コンタクト部の間隔は実質的に同じである。

上記の導体面および信号線路は、同じメタライゼーション面に配置することができ、また互いに向かい合うことができる。１変形実施形態において、メタライゼーション面に配置される２つの導体面を設けることができ、これらの導体面の間に上記の信号線路が配置される。これはコプレーナ線路として知られているストリップ線路である。

しかしながら上記の導体面および信号線路は、種々異なるメタライゼーション面において上下に配置することも可能である。１変形実施形態において、上下に配置されたる２つの導体面を設けることができ、これらの導体面の間に信号線路が配置される。これはトリプレート線路として知られているマイクロストリップ線路である。

基本的には熱放出部に接続されている１つまたは複数の導体面と、これに向き合う信号線路とを組み合わせることによって任意の電気線路を実現することができる。上記の熱放出部の貫通コンタクト部により、（従来のストリップ線路と比べて）信号線路の付加的なシールドが保証される。

上記の信号線路は、水平方向に延びる部分も、垂直方向に延びる部分も共に有することができる。この場合、水平方向に延びる信号線路の部分の上または下に配置される導体面には有利には、垂直方向に延びる信号線路の部分を案内するための切り欠き部が設けられる。

１つの機能ブロックの素子は、有利な１変形実施形態において、別の機能ブロックの素子から空間的に離隔されるようにかつコンパクトに配置される。しかしながら、少なくとも２つの機能ブロックを共通の体積体に配置することも可能であり、ここでこれらの機能ブロックの素子はこの体積体において分散されるが、別の複数の機能ブロックの素子からは離隔することができる。

上記の周波数分離ブロックには、例えば、ダイプレクサ、デュプレクサ、方向性結合器およびアンテナスイッチに至る接続線路が含まれ、その中には高周波信号線路、ＤＣ給電線路および上記のスイッチに制御信号を供給する制御線路がある。上記のダイプレクサおよびデュプレクサはそれぞれＬＣフィルタから構成することができる。有利な１変形実施形態においてこのブロックは、アンテナスイッチおよび／または高周波検出器の下に配置される。

上記のフィルタブロックには、素子の受信路および送信路に配置されかつ基板に組み込まれるLCフィルタが含まれている。このフィルタブロックは、１変形実施形態において周波数分離ブロックを含むことができる。

上記の増幅素子には、送信路に配置される高出力増幅器ＰＡと、受信路に配置されるローノイズ増幅器ＬＮＡとが含まれる。

上記の増幅器ブロックは、増幅素子の下に配置されており、またこの増幅器に至る高周波線路、増幅素子に給電するためのＤＣ線路、および増幅器を駆動制御するために設けられた制御線路、例えば垂直方向に延びる電気線路を含んでいる。１変形実施形態において増幅器ブロックには、すでに説明した熱放出部も含まれる。この熱放出部は、例えば容量式ないしは誘導式に動作する回路素子を形成するためのフィルタブロックに組み込むことができる。上記の増幅器ブロックおよびＬＣフィルタブロックの電気的な相互作用によって、上記の基板の全体体積を殊に小さく維持することができる。上記の伝送ブロックにはバランが含まれており、また例えば平衡形フィルタではこの伝送ブロックをフィルタブロックに実現することができる。しかしながらバランは、別個の機能ブロックに形成することも可能である。

基本的には上記の周波数分離ブロック、フィルタブロックおよび伝送ブロックの中から選択される別個のブロックではなく、周波数分離ブロックおよびＬＣフィルタを含むＬＣフィルタブロックを設けることができる。このＬＣフィルタブロックはさらにバランおよび／または方向性結合器を含むことができる。上記のＬＣフィルタは平衡形フィルタを含むことができ、この際にはバランを有する別個の伝送ブロックは不要になる。

有利には各機能ブロックに別個の基板領域が割り当てられる。ここで隣り合う機能ブロックの互いに向き合った境界領域は、互いに電磁的影響を及ぼし合うことがある。１変形実施形態では、基板体積体を分割して、１） 増幅器ブロック、２） 周波数分離器、方向性結合器およびＬＣフィルタを有するＬＣフィルタブロック、および３） 伝送ブロックが、それぞれ上記の基板体積体の約３分の１を占めるようにする。

さらに電気的なマルチバンド素子が提供され、この素子には基板と、これに配置された増幅素子とが含まれる。この基板は、増幅器ブロックと、ＬＣフィルタを含むＬＣフィルタブロックとを有する。ＬＣフィルタブロックの体積は最大で増幅器ブロックの２倍である。

ＬＣフィルタブロックの体積を比較的小さく選択することにより、殊にコンパクトで集積度の高い素子を提供することができる。上記のＬＣフィルタのうちの少なくとも２つを１つの周波数分離器に割り当てることができる。残りのＬＣフィルタは、上記の素子の１つずつの周波数バンドに割り当てられる信号路に配置することができる。

１変形実施形態において上記のＬＣフィルタブロックの体積は最大で基板の全体積の２／３になる。

有利な１変形実施形態においてＬＣフィルタブロックの体積は最大で増幅器ブロックと同じであるか、ないしは最大で基板の全体積の半分になる。これは例えば、誘電率が比較的高くε_r≧15である場合に可能である。

ここではさらに電気素子が提供され、ここでこの電気素子には、平行な複数の面に上下に配置された外側の導体面が含まれており、これらの導体面の間に中間の導体面および第２の導体路が配置されている。上記の中間の導体面と、上記の外側の導体面のうちの１つとの間に第１導体路が配置されている。第２導体路と、上記の外側の導体路の各導体路との間の間隔は、第１導体路と、これに向き合う導体面との間の間隔よりも大きい。

上記の外側の導体面と中間の導体面とは有利には導電接続されており、また例えばアースに接続されている。

第１導体路は有利には導体面を形成しており、ここでこの導体面は、外側の第１の導体面と第１キャパシタンスを形成し、中間の導体面と第２キャパシタンスを形成する。ここでは別の第１導体路を設けることができ、この第１導体路は、外側の第２の導体面と第３キャパシタンスを形成し、中間の導体面と第４キャパシタンスを形成する。上記の２つの第１導体路、中間の導体面ならびに外側の導体面は、平行な面に上下に重なって配置される。２つの第1導体路は、貫通コンタクト部によって互いに導電接続されている。第１導体路は、多層キャパシタンスの第１電極を形成する。この場合、上記の外側の導体面と、中間の導体面とはこの多層キャパシタンスの第２電極を形成する。

第２導体路は有利には主に誘導式に動作する導体路部分によって形成され、この導体路部分は、長く延びた部分および／または折り曲げられた部分を有する。第２導体路は、上記の外側の導体面に間に配置されており、これらの導体面によって下側および上側に向かってシールドされている。この導体路と、上記の外側の各導体路とは寄生キャパシタンスを形成し、ここでこのキャパシタンスは、上下に配置される導電構造間の間隔を比較的大きく選択することによって殊に小さくなる。第２導体路と上記の中間の導体路とが１つの面に形成される場合、この間隔は、互いに向き合う導体面間の間隔の約２倍であり、ここでこれらの導体面は多層キャパシタンスを形成するために設けられかつこのキャパシタンスの異なる電極に割り当てられる導体面である。

複数の第２導体路を設けることもでき、これらの導体路は例えば１つのメタライゼーション面に配置される。しかしながらこれらの第２導体路を種々異なる面に配置することもでき、またこれらの第２導体路が上記の外側の導体面に対してそれぞれ異なる間隔を有することも可能である。ここでつねに重要であるのは、上記の回路のコンポーネントとして誘導式に動作する導体路と、アース面との垂直方向の間隔が、これらのアース面と多層キャパシタンスを形成するために設けられている導体面とアース面との間隔よりも大きいことである。

すぐ上で説明した回路のコンポーネント（多層キャパシタンスおよびインダクタンス）によって、例えばＬＣフィルタの構成部分を実現することができる。上記の熱放出部をこのＬＣフィルタに組み込むことも可能である。例えば、上記の中間および外側の導体面を、熱放出部に割り当てられた貫通コンタクト部によって導電接続することができる。

上で示した素子は、有利には集積度の高いフロントエンドモジュールとして構成される。例えば上記の素子に、有利に少なくとも上記の基板の一部にマルチバンド／マルチモード回路を実現することができる。この素子の回路には、2.4ＧＨｚバンド（2.4〜2.5ＧＨｚ）および5ＧＨｚバンド（4.95〜5.8ＧＨｚ）用の信号路を実現することができる。

このフロントエンドモジュールは、ＷＬＡＮモジュールとして、１変形実施形態においてデュアルバンド／トリプルモードモジュールとして構成することができる。このようなモジュールにより、ＷＬＡＮトランシーバＩＣとアンテナとの間で送信信号および受信信号が伝送、増幅および変換され、また障害信号が遮断される。

有利には周波数バンド毎ないしは各信号路に少なくとも１つのフィルタ、増幅器およびバランが設けられる。この信号路は、送信路または受信路とすることができる。この送信路には有利にはローパスフィルタまたはバンドパスフィルタおよび高出力増幅器（パワーアンプ）が配置される。上記の受信路には有利にはバンドパスフィルタおよびローノイズ増幅器（Low Noise Amplifier）が配置される。これらの信号路とアンテナ端子との切り換えは、スイッチおよび周波数分離器によって行われる。

上記の素子は、コンパクトなＳＭＤ構成部材として実現することができる。ＳＭＤは、表面実装形デバイス（Surface Mounted Device）を表す。この構成部材の面積は、例えば６×６mm²〜８×８mm²で選択される。

有利には、上記の誘電層の数および厚さならびに基板の全体的な厚さを選択して、上記の熱放出部によって効率的な熱放出ができるようにする。誘電層の数は、例えば３〜１５とすることができまたはさらに大きくすることも可能である。上記の層の厚さは、１変形実施形態において３５〜１５０μｍである。上記の誘電層の誘電率は、例えば、５〜２００とすることができる。基板の全体厚さによって決まる上記のコンポーネントの高さは有利には≦1.5ｍｍであり、１変形実施形態において最大１ｍｍである。ディスクリートな素子による従来のフロントエンド形の解決手段と比較した場合にスペースの節約は、９０％までになり得る。このことは殊に移動無線端末装置およびマルチメディア携帯装置における適用に有利である。

以下では、本発明の電気素子を、概略的でありかつ縮尺通りでない図に基づいて説明する。ここで：
図１には基板と、この基板に配置されている熱放出部とを有する素子の断面が部分的に示されており、
図２には熱放出部の例が示されており、ここでこの熱放出部には複数の貫通コンタクト部が含まれており、この熱放出部の領域には信号線路が延びている。

図３Ａには熱放出部が示されており、この熱放出部の貫通コンタクト部は、垂直に延びる信号線路の周りに配置されておりかつこれをシールドしており、
図３Ｂにはコプレーナ線路が示されており、ここでこのコプレーナ線路のアース線路は、上記の熱放出部の貫通コンタクト部に接続されており、
図４には上側がチップに熱結合されている熱放出部の領域が示されており、
図５には、信号線路が延在している熱放出部の領域が示されており、
図６には、上記の素子の基板に組み込まれかつ誘導式および容量式に動作する回路素子を有するＬＣフィルタが部分的に示されており、
図７には、ＬＣフィルタを実現した例が示されており、
図８には、高密度に集積された図９のフロントエンドモジュールの等価回路図が示されており、
図９には図８のモジュールの斜視図が示されている。

図１には複数の熱放出部を有する素子の断面が示されており、ここでこれらの熱放出部は、この素子の回路における種々異なる電気的な機能を実現するものである。この素子には、上下に重ねられて配置されたセラミック層と、これらのセラミック層の間に配置されたメタライゼーション面とを有する基板1が含まれており、ここでこれらのメタライゼーション面は、貫通コンタクト部１０３〜１１０によって互いに導電接続されており、また基板１の最も上側および最も下側のメタライゼーション面にも導電接続されている。

基板１の上面に配置される最も上側のメタライゼーション面には、基板１に取り付け可能なチップ２，ＰＡ，ＬＮＡ，ＤＤ，ＳＷ，Ｘ１，Ｘ２を接続するためにコンタクト面ＰＡＤ１，ＰＡＤ２，ＤＥＴが設けられている（図５，９）。基板1の下の面に配置される最も下側のメタライゼーション面には、素子の複数の外部端子ＰＡＤ３（図５）が設けられており、これらの外部端子は、１変形実施形態において、基板１およびWLANトランシーバチップを載置するプリント基板に対するＳＭＤ互換インタフェースを形成する。

基板1には、そこに組み込まれかつ上記のコンタクト面および外部端子に電気接続される回路と、そこに配置される熱放出部１０３〜１０９とが含まれており、これらの熱放出部は、この回路において回路コンポーネントとして組み込まれている。上記の素子にはさらに、これに固定される増幅素子２が含まれており、ここでこの増幅素子は、そのボンディングワイヤ２０１，２０２によって、貫通コンタクト部１０３，１０２にひいては基板１の回路に電気的に結合されている。貫通コンタクト部１０３ないしは１０４は熱放出部とすることが可能であるが、必ずしも熱放出部とする必要はない。

上記の基板には熱放出部が設けられており、この熱放出部には、この基板を通って上から下に貫通する貫通コンタクト部１０５，１０７，１０８，１０９が含まれている。これらの貫通コンタクト部は、種々異なるメタライゼーション面においてアース面１１３，１１４，１１２，１１１および別のアース面に接続されている。この熱放出部は上側が、比較的大きな面積を有しかつ熱を良好に伝導する層２１によって増幅素子２に、また下側（図４を参照されたい）が、同様に熱を良好に伝導しかつ有利には大きな面積で構成された層１１３により、図１，４に示していないプリント基板（マザーボード）に電気的および熱的に結合されている。このプリント基板は有利には、上記の素子（例えば、LTCCモジュール）と、ＩＣ（例えばＷＬＡＮトランシーバベースバンドＩＣ）と、アンテナ端子ＡＮＴ１，ＡＮＴ２に接続可能なアンテナと、これらのコンポーネント間の接続線路とに対する支持体として使用される。さらにこのプリント基板は、基板１の上側にある冷却しようとするチップに対する冷却体として使用される。

図９に示されており、また有利には電気コンタクト面として設けられている熱伝導性層２１は、図１においてベアダイチップ２よりも大きな面積を有する。殊にＳＭＤチップ２の場合にその下側の比較的狭い縁部領域にこのチップのＳＭＤ端子を配置し、また熱放出部との熱結合のために設けられた熱伝導の良好な結合面を、有利には導体面をチップ下側の比較的面積の多い中間領域に配置することも可能である。

貫通コンタクト部１０３〜１０９は上側が、この基板に取り付けるべきチップを接続するために設けられたコンタクト面ＰＡＤ２ないしは熱伝導層２１に接続されており、また下側が、上記の素子の外部端子として使用される端子面ＰＡＤ３に接続されている。ここで図１に示した変形実施形態では、貫通コンタクト部１０５，１０７，１０８，１０９および１０６は下側が共通のアース端子に接続されている。しかしながら貫通コンタクト部１０６および場合によって１０５を別のアース端子に接続することも可能である。基本的には貫通コンタクト部１０９も別のアース端子に接続することができる。

貫通コンタクト部１０９はローパスフィルタＴＰＦの一部であり、ここでは、例えば、導体面１１１，１１２と、１１１，１１３との間にそれぞれ誘導式の接続が実現されている。さらに貫通コンタクト部１０９は、これに向き合う貫通コンタクト部１１０とキャパシタンスを形成しており、ここで貫通コンタクト部１１０は、上下に配置された導体面１２３と１２４とを互いに導電接続している。

異なる電位が加えられかつ上下に配置されている図１および６の導体面は、ここに示した素子においてキャパシタンスを形成する。上記のフィルタＴＰＦについて、上下に配置されたつぎの導体面の部分間に（狙い通りに）キャパシタンスが形成される。すなわち１１３と１２３、１２４と１１１，１１１と１２１、１２１と１１２、１１２と１２２との間にキャパシタンスが形成されるのである。図１において面１１３，１２３，１２４，１１１および貫通コンタクト部１０９，１１０により、直列分岐およびアースに接続されたキャパシタンスの２つの直列共振回路を有するＴ字配置構成が実現されるのである。

導体面１２１および１２２も貫通コンタクト部によって互いに導電接続されている。面１２１，１１２および１２２は、多層キャパシタンスを形成しており、ここで面１２１および１２２はこの多層キャパシタンス第１電極に、または面１１２は第２電極に対応する。

熱放出部の領域には信号線路１０１，１０２，１０３が配置されており、水平方向に延びる信号線路１０１および１０２はそれぞれ固有のメタライゼーション面に配置されている。垂直方向に延びる信号線路１０３は、貫通コンタクト部として構成されている。図３Ａに示されているのは信号線路１０１，１０３が、水平方向に延びる部分１０１も、垂直方向に延びる部分１０３も共に有し得ることである。図３Ａにおいて２つの部分１０１，１０３は、熱放出部の貫通コンタクト部１０５，１０６，１０８，１０９の間に配置されている。

図１に示した変形実施形態において、信号線路１０１はアース面１１１および１１２と、また信号線路１０２はアース面１１３および１１４と１つずつのトリプレート線路を形成している。貫通コンタクト部１０７および１０５は、熱放出部としてのそれらの機能の他に、信号線路１０１および１０２を側面からシールドするために設けられている。貫通コンタクト部１０５，１０６は、垂直に延びる信号線路１０３の周りに配置されている。図３Ａも参照されたい。

１つの熱放出部の隣り合う貫通コンタクト部間の間隔は有利には同じである。熱放出部として設けられている貫通コンタクト部の直径は有利には、基板１に配置される慣用の電気的な貫通コンタクト部、例えば貫通コンタクト部１１０の直径よりも大きい。

基板１に含まれているセラミック層の層厚は有利には同じである。しかしながら上下に続くセラミック層の層厚を変えることも可能である。

図２には貫通コンタクト部１０５，１０６，１０８，１０９の配置が略示されており、これらは一緒になって熱放出部を形成し、またアース面１１２に接続されている。アース面１１２には信号線路１０１，１０３のうちの垂直方向に延びる部分１０３を通すための切り欠き部１１９が設けられている。

図３Ｂにはコプレーナ線路が示されており、このコプレーナ線路には、１つのレベルに配置されている２つのアース面１１２，１１３と、これらのアース面の間に配置されておりかつ水平方向に延びる信号線路１０１とが含まれている。アース面１１２，１１３には熱放出部の貫通コンタクト部１０８が接続されている。

図５には、図１に記載されている熱放出部の領域の斜視図が示されている。アース面１１３，１１４はそれぞれ局所的なアースとしてまた「熱拡散器」として使用される。複数の貫通コンタクト部１０３は、貫通コンタクト部１０６によって互いにシールドされている。信号線路１０２は、複数の貫通コンタクト部１０８によってシールドされている。

図６および７では基板１に組み込まれる有利なＬＣフィルタが説明されている。このフィルタは有利には図１に示した素子に組み込まれる。

アース面１１３，１１１および１１２は、上下に配置されており、また貫通コンタクト部１０９によってすべてアースに接続されている。このアース面は、多層キャパシタンスの第１電極を形成する。多層キャパシタンスを形成するため、さらに互いに導電接続される面１２１および１２２が設けられており、これらは面１１１および１１２ないしは１１１および１１３に向き合っている。面１２１，１２２は上記の多層キャパシタンスの第２電極を形成している。

外側のアース面１１２，１１３の間では、導体路１３１によってインダクタンスが実現される。コンデンサプレート間の間隔、すなわち導体面１１３と１２２，１２２と１１１，１１１と１２１ないしは１２１と１１２との間の間隔は、ｈ_C1，ｈ_C2，ｈ_C3ないしはｈ_C4である。導体路１３１と導体面１１２との間ないしは導体路１３１と導体面１１３との間の間隔はそれぞれｈ_L1ないしはｈ_L2である。導体路１３１は、中間のアース面１１１と同じレベルに配置されており、またメタライゼーション面間の間隔は等間隔であるため、間隔ｈ_L1ないしはｈ_L2は、コンデンサプレート間の間隔ｈ_C1〜ｈ_C4の２倍である。これによってアース面と導体路１３１との間に形成されるストレーキャパシタンスが比較的小さくなる。

導体路１３１は、螺旋状またはメアンダ状に折り曲げることができる。１つのレベルにこのような導体路を複数設けることができる。種々異なるインダクタンスに割り当てられかつ隣り合って配置される導体路部分を用いることによって、これらのインダクタンスの変換器結合を実現することができる。

図６において貫通コンタクト部１０８，１０９は、図１と同様に有利には熱放出部に割り当てられる。

図７には例示的なＬＣフィルタの斜視図が示されている。最も上の（第１）メタライゼーション面および、最も下の（第１０）メタライゼーション面にはそれぞれアース面７１２ないしは７１３が配置されており、これらは貫通コンタクト部７０８によって互いの導電接続されている。ここで貫通コンタクト部７０８は有利には熱放出部として設けられている。アース面７１２には別のアース面７２２が接続されており、ここでこのアース面は（上から見て）第３のメタライゼーション面に配置されている。アース面７１３には別のアース面７２８が接続されており、ここでこのアース面は第８のメタライゼーション面に配置されている。

上下に配置されている導体面７２８，７２６および７２４は、導電接続されている。導体面７２５および７２１も導電接続されている。面７１３，７２８，７２７および７２６は、アースに接続される多層キャパシタンスを形成する。このことは面７２２，７２１および７１２にも当てはまる。面７２６，７２５および７２４は、直列分岐において、すなわち、フィルタの入力側ＩＮと出力側との間に接続された多層キャパシタンスを形成する。

インダクタンスＬ１，Ｌ１３は、導体路部分Ｌ１と、これに接続されている貫通コンタクト部７０３の一部とによって形成される。インダクタンスＬ３，Ｌ１３は、導体路部分Ｌ3と、これに接続されている貫通コンタクト部７０３の一部とによって形成される。さらに第６のメタライゼーション面に導体路部分Ｌ２が構成されており、この導体路部分は、貫通コンタクト部７０３と７０８とを接続し、またこれらと一緒に、アースに対してインダクタンスを形成する。

図７からわかるのは、キャパシタンスのコンデンサプレート（例えば、面７２２，７２１を参照されたい）は、上下に重なった隣のメタライゼーション面に配置されているため、これらの面間の間隔ｈ_C1は、誘電層の厚さと等しいことである。これに対して、インダクタンスを形成するために設けられておりかつ上から第４の面の配置されている導体部分Ｌ１と、これに向き合って配置されているアース面７１２との間には２つのメタライゼーション面が配置されているため、すべてのメタライゼーション面が等間隔に配置されている場合、導体部分Ｌ１と面７１２との間の間隔ｈ_L1は、誘電層の３倍の厚さないしは間隔ｈ_C1の３倍の間隔に等しい。導体部分Ｌ３と、下側のアース面７１３との間の間隔ｈ_L3は、誘電層の２倍の厚さに等しい。したがって導体部分Ｌ１と面７１２との間、ないしは導体部分Ｌ３と面７１３との間に形成されるストレーキャパシタンスは極めて小さくなる。

図８に記載した回路は、第１バンド（4.9〜5.85ＧＨｚ）および第２バンド（2.4〜2.5ＧＨｚ）を有するデュアルバンド装置用に設計されている。これらの２つのバンドの送信路および受信路は、アンテナスイッチを用いてつぎのようにアンテナ端子ＡＮＴ１，ＡＮＴ２に接続される。すなわち、１）ＡＮＴ１と信号路ＲＸ１２とが接続され、またＡＮＴ２と信号路ＴＸ１２とが接続される、または２）ＡＮＴ２と信号路ＲＸ１２とが接続され、またＡＮＴ１と信号路ＴＸ１２とが接続されるのである。これらの２つの状態の間で切り換えることができる（アンテナダイバシティ）。

第１ないしは第２のバンドでデータ伝送する際には、アンテナスイッチＳＷによって、アンテナＡＮＴ１ないしはＡＮＴ２と、共通の受信路ＲＸ１２ないしは送信路ＴＸ１２とを導電接続する。これらの共通の信号路ＲＸ１２，ＴＸ１２には１つずつのダイプレクサＤＩが配置されている。これらのダイプレクサＤＩは、２つの周波数バンドの送信信号（ないしは受信信号）を分離するために設けられている。各ダイプレクサＤＩにはローパスフィルタとハイパスフィルタとが含まれており、またダイプレクサＤＩは有利には基板１に完全に組み込まれている。場合によってはこれらのダイプレクサを基板に配置することも考えられる。

第１バンドの受信信号（ないしは送信信号）は、相応するハイパスフィルタによって第１受信路ＲＸ１（ないしは第１送信路ＴＸ１）に導かれる。第２バンドの受信信号（ないしは送信信号）は、相応するローパスフィルタによって第２受信路ＲＸ２（ないしは第２送信路ＴＸ２に導かれる。したがって信号路ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２の選択は、アンテナスイッチＳＷと、ここでダイプレクサとして実施されている周波数分離器によって行われるのである。

上で示した素子には方向性結合器ＫＯを設けることができるが、必ずしもそうする必要はない。この方向性結合器は、アンテナスイッチＳＷと、信号路ＴＸ１２に配置されているダイプレクサＤＩとの間に配置される。送信信号の一部は方向性結合器ＫＯによって高周波出力検出器ＤＤに出力結合されて送信出力が監視される。ここでこの高周波出力検出器には、検出ダイオードまたは互いに接続された複数のこのようなダイオードが含まれる。

各信号路ＴＸ１，ＴＸ２，ＲＸ１，ＲＸ２には相前後してバンドパスフィルタＢＰＦ１，ＢＰＦ２，ＢＰＦ３ないしはＢＰＦ４，増幅器ＰＡないしはＬＮＡおよびバランＢＡＬ１ないしはＢＡＬ２が配置されている。１変形実施形態では、場合によってはフィルタを含むかまたはフィルタに実現される上記のバランは、実際にはシングルエンド形に構成される増幅器ＬＮＡ，ＰＡの入力および出力ゲートの対称化にそれぞれ使用されて、増幅器端子とWLANトランシーバのインタフェースとが整合される。

受信路に配置されるバンドパスフィルタＢＰＦ３，ＢＰＦ４によってＧＳＭ−，ＰＣＳ−およびＤＣＳ−信号を抑圧することができる。送信路ＴＸ１，ＴＸ２では比較的高次の高調波が、この信号路に配置されているローパスフィルタによって抑圧される。局部発信器の信号を抑圧するためのローパスフィルタおよびハイパスフィルタは図８に示されていない。

図８に示した回路には、つぎのような機能ブロックを有する回路、すなわち、周波数分離ブロックＦＷ，フィルタブロックＦＩＬ，増幅器ブロックＡＭＰおよび伝送ブロックＢＡＬを有する回路が含まれる。図９に示されている変形実施形態では、周波数分離ブロックＦＷおよびフィルタブロックＦＩＬは機能ブロック（ＬＣフィルタブロック）として実現されており、この機能ブロックにはさらに方向性結合器ＫＯが含まれている。これらの機能ブロックは基板１に実現される。図９に記載されている１変形実施形態では、各機能ブロック１）ＦＷ，ＦＩＬ，ＫＯ，２）ＡＭＰおよび３）ＢＡＬに基板１の専用の領域が割り当てられる。

周波数分離ブロックＦＷには２つのダイプレクサＤＩおよび／または方向性結合器ＫＯと、これに接続される電気的負荷とが含まれる。このブロックは、図８に示していない複数のフィルタを含むことができ、ここでこれらのフィルタは、共通の送信路ＴＸ１２および／または共通の信号路ＲＸ１２に配置される。

フィルタブロックＦＩＬには、基板１に実現されるバンドパスフィルタＢＰＦ１〜ＢＰＦ４および／または基板１に配置されているバンドパスフィルタＢＰＦ１〜ＢＰＦ４に至る電気接続部が含まれている。上記の増幅器ブロックＡＭＰには、熱放出部１０３〜１０９と、増幅器チップＰＡ，ＬＮＡに至る高周波接続部ないしはＤＣ接続部とが含まれている。上記の伝送ブロックＢＡＬには、バランＢＡＬ１，ＢＡＬ２および／または基板１に配置されるバランＢＡＬ１，ＢＡＬ２に至る電気接続部が含まれている。

チップＳＷ，ＰＡ，ＬＮＡ，ＤＤ，Ｘ１，Ｘ２は、基板の上面に配置されている。コンタクト面ＰＡＤ１はチップＸ１との電気接続のために、コンタクト面ＰＡＤ２，２１はチップＰＡ，２との接続のために、またコンタクト面ＤＥＴは、チップＤＤとの接続のためにそれぞれ設けられている。

チップＳＷには少なくとも１つの半導体スイッチ（アンテナスイッチ）が組み込まれている。しかしながら種々異なるスイッチを共通のチップに配置することも可能である。チップＰＡには少なくとも１つの高出力増幅器が組み込まれている。別個の送信路ＴＸ１，ＴＸ２に配置される高出力増幅器を別の１つずつチップに設けることができる。しかしながら別個の送信路に配置される高出力増幅器を図９のように共通のチップに配置することも可能である。ここで述べたことは、受信路ＲＸ１，ＲＸ２に配置されるローノイズ増幅器を有するチップＬＮＡについても当てはまる。

チップＤＤには出力検出器、例えば、少なくとも１つのＰＩＮダイオードが実現される。チップＸ１には、例えば、コイルまたはバンドパスフィルタＢＰＦ１〜ＢＰＦ４などのコンポーネントが実現されており、これらは第１の送信路ＴＸ１および／または受信路ＲＸ１に配置される。この場合にはチップＸ２には、第２の送信路ＴＸ２および／または受信路ＲＸ２に配置されるコンポーネントが実現される。バンドパスフィルタＢＰＦ１〜ＢＰＦ４は択一的には、基板１に組み込まれるＬＣフィルタとすることが可能である。

チップＰＡ，ＳＷおよびＬＮＡは、図９に示した変形実施形態においてベアダイとして、チップＸ１，Ｘ２はＳＭＤチップとして、またチップＤＤは、ケーシングに入れられたチップとして入手可能である。チップＤＤは、例えばフリップチップ法またはＳＭＤ取り付けによって基板１のコンタクト面ＤＥＴに取り付けることができる。

図８の回路図に示した回路のコンポーネントの実施は、図９に示した変形実施形態には制限されない。この回路の任意のコンポーネントを任意の種類のチップ、例えば、ベアダイ、ケーシングに入れられたチップ、ＳＭＤチップで実現できることは明らかである。１変形実施形態では、図８および９に示したモジュールの少なくとも１つの機能ないしはこれに関連する構造ブロックを省略することが可能である。有利には上記のモジュールのすべての受動的な機能ブロックが基板に組み込まれる。例えば、上記の素子の各機能ブロックのインピーダンスを整合させるため、例えば、信号路の入力および出力インピーダンスを整合させるため、あらゆる種類の整合回路を上記の基板に組み込むことができる。

基板と、この基板に配置されている熱放出部とを有する素子の部分断面図である。 熱放出部に複数の貫通コンタクト部が含まれており、この熱放出部の領域に信号線路が延びている熱放出部の例を示す図である。 貫通コンタクト部が垂直に延びる信号線路の周りに配置されておりかつこれをシールドしている熱放出部を示す図である。 アース線路が熱放出部の貫通コンタクト部に接続されているコプレーナ線路を示す図である。 上側がチップに熱結合されている熱放出部の領域を示す図である。 信号線路が延在している熱放出部の領域を示す図である。 素子の基板に組み込まれかつ誘導式および容量式に動作する回路素子を有するＬＣフィルタを示す部分図である。 ＬＣフィルタの実現例を示す図である。 高密度に集積された図９のフロントエンドモジュールの等価回路図である。 図８のモジュールの斜視図である。

符号の説明

１ 基板、 １０１，１０２ 導体路として実施されている信号線路、 １０３，１０４ 貫通コンタクト部、 １０５，１０６ 信号線路１０３を包囲ないしはシールドする熱放出部の貫通コンタクト部、 １０７，１０８ 熱放出部の貫通コンタクト部、 １０９ 基板１に組み込まれるＬＣフィルタの一部をなす熱放出部の貫通コンタクト部、 １１１，１１２，１１３，１１４ 導体面、 １１９ 導体面１１２の切り欠き部、 １２１，１２２ 第１導体路、 １２３，１２４ 導体面、 １３１ 第２導体路、 ２ 増幅素子、 ２１ 熱伝導層、 ２０１，２０２ ボンディングワイヤ、 ７０３ 貫通コンタクト部として実現されているインダクタンスＬ１、 ７０８ 貫通コンタクト部として実現されているインダクタンスＬ４、 ７１２，７１３ アース面、 ７２１，７２２，７２３，７２４，７２５，７２６，７２７，７２８ キャパシタンスを形成するための導体面、 ＡＭＰ モジュールの増幅部、 ＡＮＴ１，ＡＮＴ２ 第１および第２アンテナ、 ＢＡＬ モジュールの伝送部、 ＢＡＬ１，ＢＡＬ２ バラン、 ＢＰＦ１，ＢＰＦ２，ＢＰＦ３，ＢＰＦ４ バンドパスフィルタ、 ＤＤ 検出ダイオード、 ＤＥＴ 検出ダイオードＤＤを接続するためのコンタクト面、 ＤＩ ダイプレクサ、 ＦＩＬ モジュールのフィルタ部、 ＦＷ 周波数分離器、 ｈ_C1〜ｈC₄ ＬＣフィルタのキャパシタンスを実現する導体面間の間隔、 ｈ_L1，ｈ_L2 ＬＣフィルタのインダクタンスを実現する第２の導体路１３１と、導体面１１２，１１３との間の間隔、 ＩＮ ＬＣフィルタの入力側、 ＫＯ 方向性結合器、 Ｌ１，Ｌ２，Ｌ３，Ｌ４ インダクタンス、 ＬＮＡ ローノイズ増幅器、 ＯＵＴ ＬＣフィルタの出力側、 ＰＡ 高出力増幅器、 ＰＡＤ１ ＳＭＤ素子Ｘ１用のコンタクト面、 ＰＡＤ２ 基板１の上側のコンタクト面、 ＰＡＤ３ 基板の下側の電気端子、 ＲＸ１２ 共通の受信路、 ＲＸ１，ＲＸ２ 第１ないしは第２の受信路、 ＳＷ スイッチ、 ＴＰＦ ローパスフィルタ、 ＴＸ１２ 共通の送信路、 ＴＸ１，ＴＸ２ 第１ないしは第２の送信路、 Ｘ１，Ｘ２ ＳＭＤ素子

Claims (38)

1. 基板（１）を有する電気素子において、
   該基板には少なくとも１つの電気回路が含まれており、
   当該電気回路に、前記の基板を貫通して導かれる熱放出部（１０３〜１０９）が組み込まれていることを特徴とする
   電気素子。
2. 前記の電気回路はＬＣフィルタである、
   請求項１に記載の素子。
3. 前記の熱放出部（１０３，１０４）が信号を導くために使用される、
   請求項１または２に記載の素子。
4. 前記の熱放出部（１０５，１０７，１０８）は、基板（１）に隠されている導体面（１１１，１１２，１１３）に接続されている、
   請求項１から３までのいずれか１項に記載の素子。
5. 前記の基板（１）にはメタライゼーション面が含まれており、
   ２つずつのメタライゼーション面の間に誘電層が配置されている、
   請求項１から４までのいずれか１項に記載の素子。
6. 前記の誘電層にはセラミックが含まれている、
   請求項５に記載の素子。
7. 前記の導体面（１１１，１１２，１１３）はアース面である、
   請求項４から６までのいずれか１項に記載の素子。
8. 前記の熱放出部（１０３〜１０９）には、電位に接続されておりかつ並列に案内される複数の貫通コンタクト部が含まれている、
   請求項１から７までのいずれか１項に記載の素子。
9. 前記の貫通コンタクト部（１０８，１０９）は列を形成し、
   当該の列にて互いに隣り合う２つずつの貫通コンタクト部（１０８，１０９）の間の間隔は実質的に同じである、
   請求項８に記載の素子。
10. 前記の熱放出部の貫通コンタクト部間に信号を導く信号線路（１０１，１０２，１０３）が配置されている、
    請求項８または９に記載の素子。
11. 前記の基板（１）に電気線路が構成されており、
    該線路には信号線路（１０１，１０２，１０３）およびアース線路として設けられた導体面（１１１，１１２，１１３，１１４）が含まれている、
    請求項１０に記載の素子。
12. 前記の信号線路の少なくとも１つの部分（１０１，１０２）は、基板（１）のメタライゼーション面に延在している、
    請求項１０または１１に記載の素子。
13. 前記の導体面（１１１〜１１４）および信号線路（１０１，１０２）は同じメタライゼーション面に配置されておりかつ互いに向き合っている、
    請求項１２に記載の素子。
14. 前記の導体面（１１１〜１１４）および信号線路（１０１，１０２）は、異なるメタライゼーション面に上下に配置されている、
    請求項１２に記載の素子。
15. 上下に配置される２つの導体面（１１１，１１２）が設けられており、
    該導体面の間に信号線路（１０１）が配置されている、
    請求項１４に記載の素子。
16. 前記の信号線路の少なくとも１つの部分（１０３）は、前記の熱放出部の貫通コンタクト部（１０５，１０６）に平行に延在しており、かつ当該の貫通コンタクト部と共に電気線路の少なくとも１部分を形成する、
    請求項１０から１５までのいずれか１項に記載の素子。
17. 前記の信号線路（１０１，１０３）の垂直に延びる部分（１０３）を導くために導体面（１１２）に切り欠き部（１１９）が設けられている、
    請求項１６に記載の素子。
18. 前記の導体面（１１１，１１２，１１３）および／または信号線路（１０１，１０２，１０３）は、基板（１）に実現されているフィルタに組み込まれている、
    請求項１０から１７までのいずれか１項に記載の素子。
19. 前記の熱放出部（１０３〜１０９）は、基板（１）に配置されている増幅素子（２）の熱を放出するために設けられている、
    請求項１から１８までのいずれか１項に記載の素子。
20. 前記の基板（１）にスイッチ（ＳＷ）、送信増幅器（ＰＡ）、受信増幅器（ＬＮＡ）、出力検出器（ＤＤ）、バンドパスフィルタ（ＢＰＦ１，ＢＰＦ２，ＢＰＦ３，ＢＰＦ４）、デュプレクサ、バラン（ＢＡＬ１，ＢＡＬ２）のうちの少なくとも１つのコンポーネントが設けられている、
    請求項１から１９までのいずれか１項に記載の素子。
21. 前記の基板（１）にローパスフィルタ、ハイパスフィルタ、ダイプレクサ（ＤＩ）、バンドパスフィルタ、デュプレクサ、バラン（ＢＡＬ１，ＢＡＬ２）および方向性結合器（ＫＯ）のうちの少なくとも１つのコンポーネントが実現されている、
    請求項１から２０までのいずれか１項に記載の素子。
22. 前記の素子は、マルチバンドＷＬＡＮフロントエンドモジュールとして設けられている、
    請求項１から２１までのいずれか１項に記載の素子。
23. 前記の基板（１）の別の貫通コンタクト部が設けられており、
    前記の熱放出部の貫通コンタクト部（１０３〜１０９）の断面積は、当該の別の貫通コンタクト部の断面積よりも大きい、
    請求項８から２２までのいずれか１項に記載の素子。
24. 電気マルチバンド素子において、
    − 該電気マルチバンド素子は基板を有しており、該基板には増幅素子が取り付けられておりかつ増幅ブロックおよびＬＣフィルタブロックを有しており、
    − 前記の増幅ブロックは、増幅素子の下に配置されておりかつ当該増幅素子に至る電気接続部を含んでおり、
    − 前記のＬＣフィルタブロックにはＬＣフィルタが含まれており、
    − 前記のＬＣフィルタブロックの体積は最大で増幅ブロックの体積の２倍であることを特徴とする
    電気マルチバンド素子。
25. − 前記のＬＣフィルタのうちの少なくとも２つは周波数分離器に割り当てられており、
    − 前記の素子は複数の周波数バンドに対する信号線路を有しており、当該信号線路に別のＬＣフィルタが配置されている、
    請求項２４に記載の素子。
26. 前記のＬＣフィルタブロックには、少なくとも１つのバランおよび／または方向性結合が含まれている、
    請求項２４または２５に記載の素子。
27. 前記のＬＣフィルタには平衡形フィルタが含まれている、
    請求項２４から２６までのいずれか１項に記載の素子。
28. 前記のＬＣフィルタには、ローパスフィルタ、ハイパスフィルタおよびバンドパスフィルタから選択された少なくとも１つのフィルタが含まれている、
    請求項２４から２７までのいずれか１項に記載の素子。
29. 前記の増幅ブロックには、熱放出部、高周波信号線路および／または増幅素子に給電するための線路が含まれている、
    請求項２４から２８までのいずれか１項に記載の素子。
30. − 前記の素子は、前記の基板に取り付けられる少なくとも１つのスイッチを有しており、
    − 前記のＬＣブロックには前記のスイッチに給電するための線路および／または高周波信号線路が含まれている、
    請求項２４から２９までのいずれか１項に記載の素子。
31. 前記のＬＣフィルタブロックの体積は最大で増幅ブロックの体積と同じである、
    請求項２４から３０までのいずれか１項に記載の素子。
32. 電気素子において、
    − 該電気素子は、平行な面に上下に配置された外側の導体面（１１２，１１３）を有しており、
    当該の導体面の間に中間の導体面（１１１）および第２の導体路（１３１）が配置されており、
    − 前記の中間の導体面（１１１）と、外側の導体面（１１２，１１３）のうちの１つの導体面との間に第１の導体路（１２１，１２２）が配置されており、
    − 第２の導体路（１３１）と、外側の導体面（１１２，１１３）との間の間隔（ｈ_L1，ｈ_L2）は、第１の導体路（１２１；１２２）と、当該導体路に向き合っている導体面（１１１，１１２；１１２，１１３）との間隔（ｈ_C1，ｈ_C2）によりも大きいことを特徴とする
    電気素子。
33. 前記の外側の導体面（１１２，１１３）は中間の導体面（１１１）に導電接続されている、
    請求項３２に記載の素子。
34. 前記の外側の導体面（１１２，１１３）および中間の導体面（１１１）にアースに接続されている、
    請求項３２または３３に記載の素子。
35. 前記の外側の導体路（１２１，１２２）によって導体面が形成される、
    請求項３２から３４までのいずれか１項に記載の素子。
36. 前記の第２の導体路（１３１）は、長く延びたまたは折り曲げられた電気線路である、
    請求項３２から３５までのいずれか１項に記載の素子。
37. ＬＣフィルタが実現されており、
    第１の導体路（１３１）と、外側の導体面（１１２，１１３）との間に、また第１の導体路（１２１，１２２）と、中間の導体面（１１１）との間に前記のフィルタの第１および第２のキャパシタンスが形成されており、
    第２の導体路（１３１）より、当該フィルタのインダクタンスが実現される、
    請求項３２から３６までのいずれか１項に記載の素子。
38. 前記のＬＣフィルタに組み込まれかつ請求項１から２８までのいずれか１項に記載の熱放出部（１０９）を有する、
    請求項３７に記載の素子。

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