JP2009010281A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】容量素子形成領域に形成される容量素子において、容量素子を形成する上部電極22全体を完全にシリサイド化する。すなわち、例えば、上部電極22全体をコバルトシリサイド膜31から形成する。これにより、上部電極22と容量絶縁膜26の境界で生じる上部電極22の空乏化を抑制することができ、高精度な容量素子を形成することができる。
【選択図】図2
Description
図1は、例えば、マイコンを形成した半導体チップ(半導体基板)CHPを示す平面図であり、半導体チップCHPに形成されたそれぞれの素子のレイアウト構成を示した図である。図1において、半導体チップCHPは、CPU(Central Processing Unit)1、RAM(Random Access Memory)2、アナログ回路3およびフラッシュメモリ4を有している。
前記実施の形態1では、図3に示すように、上部電極22が平面的に下部電極16に包含されるレイアウト例について説明した。本実施の形態2では、容量素子の他のレイアウト例について説明する。
前記実施の形態1では、容量素子の上部電極を完全にシリサイド化して金属シリサイド膜から形成する例について説明したが、本実施の形態3では、容量素子の上部電極を一部シリサイド化し、シリサイド化されていないポリシリコン膜の膜厚を所定値以下にする例について説明する。
前記実施の形態1では、容量素子の上部電極全体を金属シリサイド膜から形成する例について説明したが、本実施の形態4では、容量素子の上部電極全体を金属膜から形成する例について説明する。
2 RAM
3 アナログ回路
4 フラッシュメモリ
10S 半導体基板
11 素子分離領域
12 p型ウェル
13 ゲート絶縁膜
14 ポリシリコン膜
15 コントロールゲート電極
16 下部電極
17 酸化シリコン膜
18 窒化シリコン膜
19 酸化シリコン膜
20 ポリシリコン膜
21 レジスト膜
22 上部電極
23 レジスト膜
24 メモリゲート電極
25 電荷蓄積膜
26 容量絶縁膜
27 低濃度不純物拡散領域
28 サイドウォール
29 高濃度不純物拡散領域
30 コバルト膜
31 コバルトシリサイド膜
32 酸化シリコン膜
33 コンタクトホール
34a チタン/窒化チタン膜
34b タングステン膜
35 プラグ
36a チタン/窒化チタン膜
36b アルミニウム膜
36c チタン/窒化チタン膜
40 金属膜
CHP 半導体チップ
L1 配線
L2 配線
L3 配線
PD パッド
Claims (18)
- (a)半導体基板と、
(b)前記半導体基板上の第1領域に形成された不揮発性メモリセルと、
(c)前記半導体基板上の第2領域に形成された容量素子とを備え、
前記容量素子は、
(c1)前記半導体基板上に形成された下部電極と、
(c2)前記下部電極上に形成された容量絶縁膜と、
(c3)前記容量絶縁膜上に形成された上部電極とを有する半導体装置であって、
前記上部電極の全体は、金属シリサイド膜から形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記金属シリサイド膜は、コバルトシリサイド膜、チタンシリサイド膜、あるいは、ニッケルシリサイド膜のいずれかの膜から形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記不揮発性メモリセルは、
(b1)前記半導体基板上に形成された第1ゲート絶縁膜と、
(b2)前記第1ゲート絶縁膜上に形成されたコントロールゲート電極と、
(b3)前記コントロールゲート電極の片側の側壁に形成されたメモリゲート電極と、
(b4)前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に形成された複数の絶縁膜からなる積層膜とを有し、
前記コントロールゲート電極と前記下部電極とは同一の膜を使用して形成され、
前記積層膜と前記容量絶縁膜とは同一の膜を使用して形成され、
前記メモリゲート電極と前記上部電極とは同一の膜を使用して形成されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置であって、
前記メモリゲート電極と前記上部電極とは同一のポリシリコン膜を使用して形成され、
前記上部電極は、前記ポリシリコン膜をフルシリサイド化することにより形成された前記金属シリサイド膜から構成され、
前記メモリゲート電極は、前記ポリシリコン膜の一部をシリサイド化していることを特徴とする半導体装置。 - 請求項3記載の半導体装置であって、
前記積層膜は、第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第1絶縁膜から形成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置であって、
前記電荷蓄積膜は、トラップ準位を有する絶縁膜から形成されていることを特徴とする半導体装置。 - 請求項6記載の半導体装置であって、
前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記下部電極には負電圧を印加し、かつ、前記上部電極には正電圧を印加することにより、前記容量素子を動作させることを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記上部電極の面積は前記下部電極の面積よりも小さく、かつ、平面的に前記上部電極が前記下部電極に包含されていることを特徴とする半導体装置。 - (a)半導体基板と、
(b)前記半導体基板上の第1領域に形成された不揮発性メモリセルと、
(c)前記半導体基板上の第2領域に形成された容量素子とを備え、
前記容量素子は、
(c1)前記半導体基板上に形成された下部電極と、
(c2)前記下部電極上に形成された容量絶縁膜と、
(c3)前記容量絶縁膜上に形成された上部電極とを有し、
前記上部電極は前記下部電極と平面的に重ならない部位を有しており、
前記上部電極の前記下部電極と平面的に重なる部位から前記上部電極の前記下部電極と平面的に重ならない部位への間には段差が形成され、前記段差の側壁にサイドウォール
が形成されている半導体装置であって、
前記上部電極のうち表面に前記サイドウォールが形成されている以外の部位は金属シリサイド膜から形成されていることを特徴とする半導体装置。 - 請求項10記載の半導体装置であって、
前記上部電極と電気的に接続するプラグは、前記上部電極のうち前記下部電極と平面的に重ならない部位に形成されていることを特徴とする半導体装置。 - (a)半導体基板と、
(b)前記半導体基板上の第1領域に形成された不揮発性メモリセルと、
(c)前記半導体基板上の第2領域に形成された容量素子とを備え、
前記容量素子は、
(c1)前記半導体基板上に形成された下部電極と、
(c2)前記下部電極上に形成された容量絶縁膜と、
(c3)前記容量絶縁膜上に形成された上部電極とを有する半導体装置であって、
前記上部電極を構成する膜は部分的にシリサイド化されており、
前記上部電極のうちシリサイド化されていない膜の膜厚は、前記容量絶縁膜の膜厚の10%以下であることを特徴とする半導体装置。 - (a)半導体基板と、
(b)前記半導体基板上の第1領域に形成された不揮発性メモリセルと、
(c)前記半導体基板上の第2領域に形成された容量素子とを備え、
前記不揮発性メモリセルは、
(b1)前記半導体基板上に形成された第1ゲート絶縁膜と、
(b2)前記第1ゲート絶縁膜上に形成されたコントロールゲート電極と、
(b3)前記コントロールゲート電極の片側の側壁に形成されたメモリゲート電極と、
(b4)前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に形成された複数の絶縁膜からなる積層膜とを有し、
前記容量素子は、
(c1)前記半導体基板上に形成された下部電極と、
(c2)前記下部電極上に形成された容量絶縁膜と、
(c3)前記容量絶縁膜上に形成された上部電極とを有する半導体装置であって、
前記メモリゲート電極と前記上部電極とは同一の金属膜から形成されていることを特徴とする半導体装置。 - 請求項13記載の半導体装置であって、
前記コントロールゲート電極と前記下部電極とは同一の金属膜から形成されていることを特徴とする半導体装置。 - 半導体基板の第1領域上に不揮発性メモリセルを形成し、前記半導体基板の第2領域に容量素子を形成する半導体装置の製造方法であって、
(a)前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
(b)前記第1ゲート絶縁膜上に第1ポリシリコン膜を形成する工程と、
(c)前記第1ポリシリコン膜を加工することにより、前記第1領域に前記不揮発性メモリセルのコントロールゲート電極を形成し、かつ、前記第2領域に前記容量素子の下部電極を形成する工程と、
(d)前記半導体基板の前記第1領域と前記第2領域を含む全面に複数の絶縁膜を積層した積層膜を形成する工程と、
(e)前記積層膜上に第2ポリシリコン膜を形成する工程と、
(f)前記第2ポリシリコン膜を加工することにより、前記第1領域では前記コントロールゲート電極の両側の側壁にだけ前記第2ポリシリコン膜を残し、かつ、前記第2領域では前記第2ポリシリコン膜よりなる前記容量素子の上部電極を形成する工程と、
(g)前記コントロールゲート電極の片側の側壁に形成されている前記第2ポリシリコン膜を除去することにより、前記コントロールゲート電極のもう一方の片側の側壁に残存する前記第2ポリシリコン膜からなるメモリゲート電極を形成する工程と、
(h)前記半導体基板に露出している前記積層膜を除去することにより、前記第1領域では、前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に残存する前記積層膜により、第2ゲート絶縁膜、前記第2ゲート絶縁膜上に形成される電荷蓄積膜および前記電荷蓄積膜上に形成される第1絶縁膜を形成し、かつ、前記第2領域では、前記上部電極で覆われて残存する前記積層膜よりなる容量絶縁膜を形成する工程と、
(i)前記半導体基板の前記第1領域と前記第2領域を含む全面に金属膜を形成して、前記金属膜と前記コントロールゲート電極、前記金属膜と前記メモリゲート電極および前記金属膜と前記上部電極とを接触する工程と、
(j)前記半導体基板に対して熱処理を施すことにより、前記コントロールゲート電極、前記メモリゲート電極および前記上部電極に金属シリサイド膜を形成する工程とを備え、
前記容量素子の前記上部電極のうちシリサイド化されていない膜の膜厚は、前記容量絶縁膜の膜厚の10%以下であることを特徴とする半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法であって、
前記容量素子の前記上部電極はフルシリサイド化されていることを特徴とする半導体装置の製造方法。 - 半導体基板の第1領域上に不揮発性メモリセルを形成し、前記半導体基板の第2領域に容量素子を形成する半導体装置の製造方法であって、
(a)前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
(b)前記第1ゲート絶縁膜上に導体膜を形成する工程と、
(c)前記導体膜を加工することにより、前記第1領域に前記不揮発性メモリセルのコントロールゲート電極を形成し、かつ、前記第2領域に前記容量素子の下部電極を形成する工程と、
(d)前記半導体基板の前記第1領域と前記第2領域を含む全面に複数の絶縁膜を積層した積層膜を形成する工程と、
(e)前記積層膜上に金属膜を形成する工程と、
(f)前記金属膜を加工することにより、前記第1領域では前記コントロールゲート電極の両側の側壁にだけ前記金属膜を残し、かつ、前記第2領域では前記金属膜よりなる前記容量素子の上部電極を形成する工程と、
(g)前記コントロールゲート電極の片側の側壁に形成されている前記金属膜を除去することにより、前記コントロールゲート電極のもう一方の片側の側壁に残存する前記金属膜からなるメモリゲート電極を形成する工程と、
(h)前記半導体基板に露出している前記積層膜を除去することにより、前記第1領域では、前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に残存する前記積層膜により、第2ゲート絶縁膜、前記第2ゲート絶縁膜上に形成される電荷蓄積膜および前記電荷蓄積膜上に形成される第1絶縁膜を形成し、かつ、前記第2領域では、前記上部電極で覆われて残存する前記積層膜よりなる容量絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法であって、
前記導体膜は金属膜であることを特徴とする半導体装置の製造方法。
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