JP2009302403A

JP2009302403A - 半導体装置の不良解析方法及び半導体装置の不良解析システム

Info

Publication number: JP2009302403A
Application number: JP2008157083A
Authority: JP
Inventors: Akihisa Takechi; 彰久武智
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-06-16
Filing date: 2008-06-16
Publication date: 2009-12-24

Abstract

【課題】ウェハに形成される複数の装置について高い精度で装置の不良解析を行う不良解
析方法を提供する。
【解決手段】回路ブロックの設計データと前記出荷試験データと製造工程試験データとを
関連づける試験領域テーブルを作成し、出荷試験による不良箇所に該当する回路ブロック
と製造工程試験データの欠陥箇所と比較し、不良箇所と前記欠陥箇所が重なる領域の試験
領域テーブルのデータを選択する。
【選択図】図５

Description

本発明は、半導体装置の不良解析方法及び半導体装置の不良解析システムに関し、より
詳しくは、ウェハに形成される半導体装置の不良解析方法とその不良解析システムに関す
る。

半導体装置は、イオン注入工程、成膜工程、パターニング工程など、複数の工程を経て
形成される。また、半導体装置は、半導体ウェハに縦横に複数配置され、最終工程の後に
、切断されてチップに分割される。

半導体ウェハでの種々の工程では、残渣、塵等の付着、パターニング不良等により欠陥
が発生する。パターン欠陥のある半導体装置には動作不良が発生する。
そこで、欠陥発生の原因を調べるために、例えば次のような不良解析システムが知られ
ている。

１つの不良解析システムは、まず、複数の半導体ウェハにおける回路ブロックをロジッ
クテスタによりテストし、そのテスト結果をウェハ番号、チップ内のＸＹ座標に対応させ
る。さらに、その不良解析システムは、テストによる良否結果に基づいて不良回路ブロッ
ク情報を作成し、その結果を歩留情報として表現し、回路ブロック単位でその情報を表示
部に出力する処理を行う。

別の不良解析システムは、まず、チップ内に配置された複数の回路ブロックの配置情報
と回路ブロックの不良情報に基づいて、不良回路ブロックのチップ領域内での不良座標を
算出する。さらに、その不良解析システムは、チップ領域内不良座標と露光位置情報に基
づいてウェハ内不良座標を算出し、ウェハ内不良座標をウェハ面上の物理座標に従ってマ
ッピング表示する。さらに、円弧外周不良の特徴量を算出して不良モードを分類する。
特開２００４−３１６７６号公報特開２００６−３４４７８５号公報

本発明の目的は、高い精度で不良解析を行うことができる半導体装置の不良解析方法及
び半導体装置の不良解析システムを提供することにある。

本発明の１つの観点によれば、ウェハに複数形成される半導体装置内の回路ブロックの
位置を示す領域データと前記回路ブロックを構成する層のデータを含む設計データをデー
タベースから取得する工程と、前記半導体装置について行われた出荷試験における試験項
目データを含む出荷試験データを前記データベースから取得する工程と、前記半導体装置
の製造工程において行われた前記層の層試験データを含む製造工程試験データを前記デー
タベースから取得する工程と、前記回路ブロックの前記設計データと前記出荷試験データ
と前記製造工程試験データとを関連づける試験領域テーブルを作成する工程と、前記出荷
試験による不良箇所に該当する前記回路ブロックと前記製造工程試験データの欠陥箇所と
比較する工程と、前記不良箇所と前記欠陥箇所が重なる領域の前記試験領域テーブルに基
づくデータを出力部に表示する工程と、を有することを特徴とする半導体装置の不良解析
方法が提供される。
本発明の別の観点によれば、ウェハに複数形成される半導体装置内の回路ブロックを構
成する複数の層について、製造工程における工程試験結果に基づく層データを記憶部のデ
ータベースから取得する工程と、前記層データのうち前記複数の層のそれぞれについて前
記回路ブロックの不良発生の寄与の割合を示す不良寄与率を算出する工程と、前記記憶部
に記憶された前記ウェハの出荷用の試験データが格納された前記記憶部内の出荷試験結果
データベースから前記半導体装置内の前記回路ブロックの各々について不良発生率を求め
る工程と、前記複数の層のそれぞれについて、前記不良発生率に前記不良寄与率を積算し
て積算値を求め、前記層ごとの前記積算値の総和を算出し、算出結果を出力部に出力する
工程と、を有することを特徴とする半導体装置の不良解析方法が提供される。
本発明のさらに別の観点によれば、ウェハに複数形成される半導体装置内の回路ブロッ
クの位置を示す領域データと前記回路ブロックを構成する層のデータを含む設計データと
を格納する第１記憶部と、前記半導体装置について行われた出荷試験における試験項目デ
ータを含む出荷試験データを格納する第２記憶部と、前記半導体装置の製造工程で取得し
た前記層の層試験データを含む製造工程試験データを格納する第３記憶部と、前記回路ブ
ロックの前記設計データと前記出荷試験データと前記製造工程試験データとを関連づける
試験領域テーブルを作成するデータ処理部と、前記出荷試験データに含まれる前記回路ブ
ロックの不良箇所と前記製造工程試験データに含まれる回路ブロックの欠陥箇所とを比較
することにより、前記不良箇所と前記欠陥箇所が重なる領域の前記試験領域テーブルに基
づくデータを選択する比較処理部と、前記比較処理部による比較結果を表示する出力部と
、を有することを特徴とする半導体装置の不良解析システムが提供される。

本発明によれば、ウェハに形成される半導体装置を構成する回路ブロックの設計データ
と出荷試験データと製造工程試験データとを関連づける試験領域テーブルを作成し、出荷
試験による不良箇所と製造工程試験データの欠陥箇所と比較し、不良箇所と欠陥箇所が重
なる領域について試験領域テーブルのデータを選択している。
これにより、ウェハにおける半導体装置内の回路ブロック単位で、出荷試験と製造工程
試験に不良が発生している領域を特定し、その領域について試験領域テーブルのデータを
分析することにより、不良解析が容易になる。

以下に、本発明の実施形態を図面に基づいて詳細に説明する。
図１は、本発明の実施形態に係る不良解析システムを示す構成図である。
図１に示す不良解析システムはコンピュータ１を有し、コンピュータ１の内部には、Ｃ
ＰＵ、記憶部、その他のデバイスが互いにデータバスを介して接続されている。また、コ
ンピュータ１内のデータバスには、さらにインターフェース（不図示）を介してキーボー
ド１ａ、マウス１ｂに代表される操作装置、ディスプレイ１ｃ、プリンタ１ｄに代表され
る出力装置などの外部周辺機器が接続されている。また、コンピュータ１には、ＯＳ、ア
プリケーションソフトなどがインストールされている。アプリケーションソフトには、以
下に説明するような装置（デバイス）の不良解析を行うための不良解析ソフトが含まれる
。

コンピュータ１は、例えば、インターフェース、ハブ等を介してＬＡＮ等のネットワー
ク２に接続されている。ネットワーク２は、他のコンピュータやサーバーに格納された記
憶装置３〜７内のデータベースに接続できる状態となっている。データベースには、半導
体装置の製造に必要な設計データだけでなく、半導体装置の製造途中の測定データと製造
後の測定データなども含まれる。

試験対象は、図２に示す半導体ウェハ１１に形成される複数の半導体装置１２である。
半導体装置１２には、例えば図３に示すように、所定の機能を実現する複数の回路ブロッ
クが配置されている。回路ブロックを構成する層の形状、材料等の構成は設計情報データ
ベースとして第４の記憶装置６に格納されている。

図３に示す回路ブロックには、次のようなものが例示されている。
即ち、ユーザにＧＤＳIIファイルとして提供されるハードＩＰマクロブロック１３ａと
、合成可能なレジスタトランスファレベル（ＲＴＬ）コード形式で提供される第１、第２
、第３及び第４のソフトマクロブロック１３ｂ、１３ｃ、１３ｄ、１３ｅとが示されてい
る。さらに、外部のデバイスとインターフェースするＩＯマクロブロック１３ｆと、アナ
ログ回路であるアナログマクロブロック１３ｇと、ＲＡＭのような第１、第２及び第３の
メモリブロック１３ｈ、１３ｉ、１３ｊとが示されている。

第１のメモリブロック１３ｈは独立した回路ブロックとして配置され、また、第２、第
３のメモリブロック１３ｉ、１３ｊは、第１のソフトマクロブロック１２ｂの下の階層の
回路ブロックとして形成される。
また、第４のソフトマクロブロック１３ｅは、第３のソフトマクロブロック１３ｄの下
の階層の回路ブロックとして配置される。

なお、ハードＩＰマクロブロック１３ａのＧＤＳIIファイルは、ストリームフォーマッ
トのＩＣレイアウトデータである。
そのような半導体装置１２内では、例えば回路ブロック１３ａ〜１３ｊ毎に、又は回路
ブロック１３ａ〜１３ｊの機能毎に、半導体能動素子及び半導体受動素子が形成され、そ
の中には試験回路が含まれている。

試験回路は、回路ブロックの機能として再利用するものや、高速動作の要求により回路
ブロックに対して個別の機能を持たせるものがあり、トップ階層のマスタテストコントロ
ーラにより制御することが一般的になりつつある。そのような構成は、例えば、ＩＥＥＥ
スタンダード１５００エンベッデド・コア・テストに準拠することになる。

そのような回路ブロック１３ａ〜１３ｊの面積は半導体装置１２の全体と比べると狭く
、しかも使用する層が少ない。このため、不良解析において、試験回路によって回路ブロ
ックの不良を特定することは、故障絞り込みのために重要となる。
半導体装置１２は、図２に示したように、半導体ウェハ１１の面に沿って縦横に複数形
成され、最終的にダイシングソーなどにより分離されてチップ状になる。なお、半導体ウ
ェハ１１における分離前の半導体装置１２を、以下に半導体チップ領域ともいう。

半導体装置１２に対する試験内容については、半導体装置製造の所定工程で測定される
項目、カテゴリーや、半導体装置１２の完成後に測定される項目、カテゴリーなどがあり
、いずれも半導体装置１２の欠陥に関するデータベースとして第１、第２の記憶装置３、
４に格納される。

半導体装置１２の欠陥を解析するためのデータベースとして、例えば、第１の記憶装置
３に格納される欠陥検査情報データベースと、第２の記憶装置４に格納される出荷試験マ
ップ情報データベースと、第３の記憶装置５に格納されるブロック情報データベース等が
ある。
欠陥検査情報データベースは、半導体装置１２の製造における所定の工程後の検査に基
づくデータであって、半導体装置１２を構成する半導体パターン、導電パターン、絶縁パ
ターン等の形成工程において測定される試験結果に基づくデータである。

製造工程の検査結果に基づくデータベースには、その他に、半導体製造工程において処
理される半導体ウェハのロットの番号と、ロットにおける半導体ウェハ１１の番号と、半
導体ウェハ１１上に形成される複数層のうちの試験対象となる層の番号と、試験項目と、
半導体ウェハ１１上のＸＹ座標などを格納し、互いに対応付けるデータが含まれる。
検査結果に基づくデータベースには、欠陥モードを含み、さらに走査電子顕微鏡（ＳＥ
Ｍ）写真などの画像データも含まれる。

試験マップ情報データベースは、半導体ウェハ１１に形成済みの複数の半導体装置１２
について出荷前の電気的試験結果の情報を格納した出荷試験データベースである。試験マ
ップ情報データベースには、半導体ウェハ１１内の各半導体装置１２における試験の項目
、カテゴリー、サブカテゴリーについての良、不良の結果を、回路ブロック及びＸＹ座標
に関連づけた情報が含まれる。
さらに、試験マップ情報データベースには、出荷試験データに関連づけて、例えば、出
荷試験対象となった半導体ウェハのロットの番号と、ロット内のウェハの番号と、ウェハ
内の半導体装置の番号が含まれる。

ブロック情報データベースは、第４の記憶装置６に格納された設計情報のデータベース
と、第５の記憶装置７に格納された試験生成情報等のデータベースから抽出して得た情報
である。設計情報のデータベースとして、例えば、半導体装置１２とその中の回路ブロッ
クの設計情報がある。また、試験生成情報として、例えば、試験対象として使用される回
路ブロック、テスト素子などの電気回路、層構造、パターンの情報が含まれる。
なお、上記したデータベースの格納領域は、第１〜第５の記憶装置３〜７に限るもので
はなく、単一の記憶装置、或いは、コンピュータ１内の記憶装置であってもよい。

次に、図４、図５を参照して不良解析システムのフローを説明する。
まず、図４に示すように、コンピュータ１は、キーボード１ａ等の操作に従い、第４、
第５の記憶装置６、７から設計情報データ、試験生成情報データを取得する。さらに、コ
ンピュータ１は、半導体装置領域１２内の回路ブロックの機能及び配置、試験素子領域、
層別集積度情報を抽出して、試験領域テーブルを生成し、これをブロック情報データベー
ス５に格納する。

試験領域テーブルは、例えば図６に示す構成となっている。図６では、試験項目として
、回路ブロックの機能に対応する試験、例えばピンコンタクト（PIN CONTACT）試験、論
理ビスト（Logic Bist）試験、メモリビスト（Memory Bist）試験を示しているが、これ
らに限られるものではない。
ビストは、組み込み自己テストであって、被試験回路の故障の有無を試験するためのテ
ストデータを生成し、期待値データと比較する回路であり、半導体装置１２に形成された
半導体回路が使用される。その半導体回路は、回路ブロック全体であってもよいし、その
一部の半導体素子であってもよいし、或いは試験用素子であってもよい。

また、試験領域テーブルには、各試験項目に対応して層別集積度情報の欄が設けられて
いる。層別集積度情報は、半導体装置１２を構成する複数の層（Layer０〜５）、例えば
ポリシリコン層、金属層の全部又は一部についての情報である。層別集積度情報として、
本実施形態では、各Layer０〜５について想定される感知面積（Critical Area；ＣＡ）を
試験対象の回路ブロック毎に算出した値を例に挙げる。

感知面積は、感知面積（クリティカルエリア）解析により得られる面積であって、半導
体装置における要素、例えば配線やビアが製造欠陥によりオープンになったり、ショート
したりするなど、実際の不良を引き起こしている部分の面積の合計であり、ソフトウェア
による計算に基づく。感知面積の値は、大きいほどその層が欠陥による不良発生の確率が
高いということになる。

試験領域テーブルは、半導体装置１２の品種毎に生成されてブロック情報データベース
用の第３の記憶装置５、又はコンピュータ１内の記憶装置に格納しておけば、その後に再
利用できるので、その都度作成する必要はない。この場合、コンピュータ１は、必要に応
じて試験領域テーブルを取得する。
不良解析のために、まず、コンピュータ１は、図５のＩ、IIに示すように、ネットワー
ク２を通して第２の記憶装置４内の試験マップ情報データベースから出荷試験データを取
得し、そのデータに基づいて試験マップを作成する。

試験マップは、図７に例示するように、上記した出荷試験データに基づく不良箇所Ｒを
半導体ウェハ１１の座標に対応させてディスプレイ１ｃに表示するとともに、不良が発生
した半導体装置１２の位置を地図状に表示するためのマップである。試験マップは、半導
体ウェハ１１のそれぞれに対して試験のカテゴリー、サブカテゴリー、例えば、ＩＯマク
ロブロック、ロジックビストについて動作や特性の良、不良について作成される。

次に、コンピュータ１は、図５のIIIに示すように、試験対象となる半導体装置１２毎
に図６に示した試験領域テーブルを読み出し、その試験領域テーブルに試験データを書き
込む。試験対象のそれぞれは、図３に示したような回路ブロックのブロック名称（Block

Name）で示されている。

図６に示した試験領域テーブルでは、試験項目は、テストアイテム（Test Item
）、サブアイテム（Sub Item）（Test BlockやTest Domainなどと称されることもある）
が示されている。テストアイテムには、一例として、試験の種類であるピンコンタクト、
ロジックビスト、メモリビストが示されている。また、サブアイテムには、テストアイテ
ムの具体的な試験対象が示されている。例えば、テストアイテムがピンコンタクトの場合
には、その試験対象がサブアイテムのＩＯ１、２…で示される。
サブアイテムである試験対象は、試験領域テーブルの領域という欄に、ブロック名と領
域データで特定される。例えば、サブアイテムＩＯ１のブロック名はＩＯＣＥＬＬＩであ
る。

また、サブアイテムの試験対象が存在する領域データは、半導体装置１２内での矩形領
域としてＸＹ座標で示される。即ち、図８（ａ）、（ｂ）に例示するように、矩形領域１
３ｘは、対向する２つの頂点、即ち基点（Base Point）と終点（End Point）を特定する
ことにより示される。なお、基点と終点は、図６の試験領域デーブルではＸ座標、Ｙ座標
、例えば（ａ０、ｂ０）、（ｃ０、ｄ０）等で示されている。
コンピュータ１は、試験対象となる回路ブロック１３ａ〜１３ｊを構成する複数の層の
それぞれのＣＡの値を図６の層別集積情報の欄のLayer 0〜5に記録する。さらに、出荷試
験の結果からサブアイテムに不良が存在する場合には、不良のサブアイテムに対して出荷
試験不良のフラグを立てる。

次に、コンピュータ１は、図５のＩＶに示すように、第４、第５の記憶装置６、７から
試験対象となる回路ブロックの位置及び試験項目を取得し、図９（ａ）に例示するように
ディスプレイ１ｃ上の半導体装置１２に回路ブロックを追加して表示する。
さらに、試験領域テーブルの不良フラグのある項目を抽出して半導体装置１２内の回路
ブロック毎に不良領域のマップを作成し、表示する。図９（ａ）における不良領域が存在
する回路ブロックは、図９（ｂ）の網掛け等により識別して表示する。

これにより、図７では、出荷試験結果に基づき半導体装置１１毎に不良箇所を表示した
のに対して、図９（ａ）、（ｂ）では、試験領域テーブルに基づいて、不良箇所Ｒを回路
ブロック毎に表示して視認性を高めることができる。
ところで、図３に示したように第１のソフトブロック１３ｂ内にはさらに下の階層の第
２、第３のメモリブロック１３ｉ、１３ｊが形成され、また、第３のソフトブロック１３
ｄ内にはさらに下の階層の第４のソフトブロック１３ｅが形成されている。そのような回
路ブロック構成においては、これら上と下の階層の双方の回路ブロックの試験結果が不良
になることがある。

このような場合には、下の階層の回路ブロックの不良を優先的にマップに表示し、上の
階層の回路ブロックの不良を表示しない。このように、不良領域を絞り込むことにより、
不良照合精度を上げることができる。
以上のような試験領域テーブルについての処理は、不良解析ソフトのデータ処理機能に
基づいてコンピュータ１が行う。なお、試験領域テーブルは、必ずしも図６に示すように
ディスプレイ１ｃ、プリンタ１ｄなどにより出力される必要はなく、コンピュータ１の記
憶装置内で関連づけされた状態になっていればよい。
次に、キーボード１ａ等の操作に基づいて、コンピュータ１は、図５のＶ、ＶＩに示す
ように、半導体装置１１ついて歩留まり影響度を求める。歩留まり影響度として、不良寄
与率を例に挙げて説明する。

不良寄与率は、半導体装置１２を構成する回路ブロックに不良が発生している場合に、
回路ブロックを構成する層が不良に寄与する割合である。
不良寄与率は、図６に示す試験領域テーブルの層別集積度情報の欄に示すＣＡ値から算
出するＣＡ率と、回路ブロック１３ａ〜１３ｆ毎の不良発生率とに基づいて求められる。

ここで、ＣＡ率は、回路ブロックを構成する複数の層のＣＡ値の合計に対する層毎のＣ
Ａ値の割合である。また、回路ブロックの不良発生率は、複数の半導体装置１２の出荷試
験結果に基づいて算出した所定の回路ブロックについての不良の発生する割合である。
次に示す表１は、半導体装置に含まれる回路ブロック１００、２００、３００の不良発
生率と、回路ブロック１００、２００、３００を構成する層（Layer）Ａ、Ｂ、Ｃ、Ｄの
それぞれのＣＡ率と、層Ａ、Ｂ、Ｃ、Ｄの不良寄与率を示している。

ＣＡ率は、回路ブロック１００、２００、３００のそれぞれにおいて、層Ａ、Ｂ、Ｃ、
ＤのそれぞれのＣＡ値の総和に対する各層Ａ、Ｂ、Ｃ、ＤのＣＡ値の割合を示している。
また、不良寄与率は、表１の縦横に示す各層Ａ、Ｂ、Ｃ、ＤのＣＡ率と各回路ブロック１
００、２００、３００の不良発生率を互いに積算した後に、その積算値を層Ａ、Ｂ、Ｃ、
Ｄ毎に合計した値で示される。

例えば、表１に示す例では、ブロック１００、２００、３００の不良発生率αが２５％
、１０％、５％であり、ブロック１００、２００、３００に対する層Ａ（LayerＡ）のＣ
Ａ率βが５０％、２５％、４０％となっている。この場合、層Ａの不良寄与率Ｐ（Ａ）は
、次式で算出されて１７％となる。
Ｐ（Ａ）＝Σ（α×β）＝２５％×５％＋１０％×２５％＋５％×４０％＝１７％

同様に、層Ｂ、Ｃ、Ｄについても不良寄与率を求め、層Ａ、Ｂ、Ｃ及びＤをグラフで示
すと図１０のようになる。
不良率寄与率は、大きいほど不良発生の原因となる確率が高くなる。従って、表１と図
１０に示す例では、層Ａが半導体装置における不良の発生の最も大きな原因となると考え
られるので、層Ａの形成条件、パターニング条件等の調査が重要となる。

歩留まり影響度は、それ自体で不良解析に使用することができる。この場合、歩留まり
影響度の算出は、不良解析ソフトのデータ処理機能に基づいてコンピュータ１が行う。そ
の結果は、回路ブロック、構成層と関連付けてマップ状に或いは数値として、コンピュー
タ１がディスプレイ１ｃ、プリンタ１ｄに出力することができる。

次に、コンピュータ１は、図５のＶIIに示すように、半導体装置を構成する回路ブロッ
クの不良要因からシステム不良要因を除いてランダム不良要因を選択する。システム不良
は、出荷試験において、回路設計、試験環境、素子特性についての試験において原因が明
らかな不良である。

システム不良として、例えば、図１１の破線で囲んだ領域内の黒い四角のＩＯマクロブ
ロック１３ｆに示すように、出荷試験時の接触抵抗に起因するＩＯ不良が隣接して連続で
現れるような不良がある。また、システム不良として、出荷試験で行われる特性試験に起
因するＳＲＡＭ不良、例えば、印加電圧を推奨動作条件の上限や下限付近で発生する動作
不良がある。そのような動作不良として、例えば、図１２の破線で囲んだ領域内の黒い四
角の第２、第３のメモリブロック１３ｉ、１３ｊにおいて、トランジスタ特性が規格外れ
を起こすことなどによる不良がある。

システム不良が存在する場合には、コンピュータ１はディスプレイ１ｃにそのような特
定試験事項のみを選択表示し、又はプリンタ１ｄに出力して半導体ウェハ１１の面内の不
良傾向を把握する。これにより、システム不良か否かについて人による認定が可能になる
。
システム不良は、ランダム欠陥に起因するものではなく、欠陥照合時のノイズ成分とな
るので、操作者がシステム不良を不良データから除去するか、或いはコンピュータ１が特
定試験事項の不良を不良データから自動的に除去する。

このように不良要因からシステム不良を除去することにより、不良データのうちのラン
ダム欠陥が明らかになる。
以上のようなランダム欠陥の抽出は、半導体ウェハ１１内の半導体装置１２毎に行われ
る。また、ランダム欠陥の位置は、図６に示した試験領域テーブルに基づいて、半導体装
置１２における座標で示されている。

そこで、コンピュータは、図５のＶIIIに示すように、１枚の半導体ウェハ１１におけ
る複数の半導体装置１２について、第１の記憶装置内の欠陥検査情報データベースと座標
を揃えるために、各半導体装置１２の座標をウェハ上のＸＹ座標に変換する。
次に、コンピュータ１は、図５のＩＸに示すように、半導体装置の製造工程における検
査による欠陥の座標データを第１の記憶装置３から抽出する。欠陥の座標データには、半
導体ウェハ１１での所定の欠陥の分布とその重心がＸＹ座標で示されている。

続いて、図５のＸに示すように、コンピュータ１は、不良解析ソフトの比較処理機能に
基づいて、製造工程試験データから取得した欠陥座標データを出荷試験のランダム欠陥座
標データと比較して欠陥照合解析を行う。欠陥照合解析は、例えば、コンピュータ１によ
り次のようにして行われる。
試験領域テーブルに示した試験項目にランダム欠陥が存在する場合には、ランダム欠陥
の存在するブロックを座標の基点と終点で示すと、図８（ａ）の網掛けで示す範囲となる
。

図８（ａ）において、黒丸で示した欠陥検査データベースによる欠陥の重心が、ランダ
ム欠陥を含むブロックの矩形領域１３ｘ内に存在する場合には、その欠陥はキラー欠陥（
実際に不良に寄与した欠陥）であると判定する。そして、キラー欠陥の位置をディスプレ
イ１ｄに表示し、さらにプリンタ１ｅに出力する（図５のＸＩ）。
一方、図８（ａ）の白丸で示したように、欠陥検査データベースの欠陥の重心が、ラン
ダム欠陥を含むブロックの矩形領域１３ｘの外側にある場合には、そのランダム欠陥はキ
ラー欠陥でないと判断する。この場合、コンピュータ１は、その存在をディスプレイ１ｃ
に表示しない。

また、図８（ｂ）の網掛けで示すパターンの縁に、欠陥検査データの欠陥の重心が存在
する場合にも、その欠陥はキラー欠陥と判定する。
このようにキラー欠陥の位置が判明すれば、例えば、図６に示す試験領域テーブルのＣ
Ａ値や、ＣＡ値に基づいて演算した不良寄与率のデータを分析して、キラー結果の発生原
因を見つけることが容易になる。

以上のように本実施形態によれば、半導体装置に含まれる回路ブロックについての試験
項目、試験対象領域及び構成層のデータを関連づけた後に、それらのデータから出荷試験
に基づく不良となる試験項目、試験対象領域及び構成層のデータを選択している。
そして、選択したデータについて、半導体装置内の回路ブロックの座標を半導体ウェハ
の座標に変換した後に、製造工程における試験結果から半導体ウェハ上の欠陥座標データ
、例えば層欠陥の分布の重心の座標データを抽出する。その後に、出荷試験に基づく不良
の座標と工程試験に基づく欠陥座標を照合している。

これにより、半導体ウェハにおける半導体装置の単位ではなく、半導体装置内の回路ブ
ロック単位で、出荷試験結果と工程試験結果を照合することにより、欠陥原因を特定する
情報の精度を高めることができる。
しかも、試験結果には、回路ブロックを構成する層の欠陥データ、例えば感知面積（Ｃ
Ａ）を含ませたので、欠陥の発生に寄与する層を特定することが容易になる。

また、本実施形態によれば、不良発生原因が容易に推定できるシステム不良のデータを
出荷試験結果のデータから取り除いたので、ランダム欠陥の発生原因を調査することが容
易になる。

さらに、回路ブロックに下の階層の回路ブロックが含まれている場合に、下の階層の回
路ブロックの欠陥をその上の階層の回路ブロックよりも優先して抽出するようにしたので
、故障領域を絞り込むことができ、不良解析精度を高めることができる。
また、回路ブロックを構成する複数の層について不良寄与率を求めたので、不良寄与率
の高い順に結果発生原因を分析することができ、不良発生の原因の早期発見が可能になる
。

ところで、製造工程試験による欠陥検査データと出荷試験データの座標の照合を半導体
装置単位で行ってキラー欠陥を特定することも考えられる。また、ＲＡＭのフェイルビッ
トマップ（ＦＢＭ）情報について欠陥検査データを照合してキラー欠陥を特定してもよい
し、ロジック（Logic）の故障診断で得られた推定ネットと欠陥検査データを照合してキ
ラー欠陥を特定してもよい。

しかし、半導体装置単位での欠陥データの照合方法では、高機能／高集積化にともなう
半導体装置のチップサイズの増加で不良解析精度が低下する問題がある。また、ＲＡＭを
用いた照合解析の場合、層構造の層数が増加すると、上層に起因する欠陥を特定すること
が難しい。また、ロジックの故障診断を用いた照合解析の場合、故障診断時間を要すると
いう問題がある。

これに対し、本発明では、回路ブロック毎についての出荷試験と工程試験のデータを比
較し、さらに試験対象回路を構成する各層の欠陥情報を取得して試験データと関連づける
ことにより、層に起因する不良を特定することが容易になる。
ところで、上記不良解析システム及び不良解析方法は、半導体ウェハに複数形成される
半導体装置の適用について説明したが、アルチックウェハに複数形成される再生、記録ヘ
ッドのように、ウェハに複数形成される各種装置について適用してもよい。

本発明は、上述の実施形態には詳細が記載されている。しかし、本発明の精神と範囲か
ら逸脱しない様々な態様と変更があることは明らかである。例えば、ここに記載されてい
るプロセスの詳細な順序や組み合わせは実例にすぎず、また、本発明は、異なる又は追加
のプロセス、又は異なる組み合わせ若しくは順序で使用されてもよい。さらに、例えば、
ある実施形態における各特徴は、他の実施形態における他の特徴と混合、適合させること
もできる。特徴は、追加的に明白に、要求に応じて加えられたり或いは取り去られたりさ
れるかもしれない。従って、本発明は、添付の特許請求項及びそれらの対応特許の観点を
除いて限定されない。

次に、本発明の実施形態をさらに付記する。
（付記１）
ウェハに複数形成される半導体装置内の回路ブロックの位置を示す領域データと前記回
路ブロックを構成する層のデータを含む設計データをデータベースから取得する工程と、
前記半導体装置について行われた出荷試験における試験項目データを含む出荷試験データ
を前記データベースから取得する工程と、前記半導体装置の製造工程において行われた前
記層の層試験データを含む製造工程試験データを前記データベースから取得する工程と、
前記回路ブロックの前記設計データと前記出荷試験データと前記製造工程試験データとを
関連づける試験領域テーブルを作成する工程と、前記出荷試験による不良箇所に該当する
前記回路ブロックと前記製造工程試験データの欠陥箇所と比較する工程と、前記不良箇所
と前記欠陥箇所が重なる領域の前記試験領域テーブルに基づくデータを出力部に表示する
工程と、を有することを特徴とする半導体装置の不良解析方法。
（付記２）
前記出力部への表示は、前記製造工程試験データから前記試験項目データを選択して表
示することを特徴とすることを特徴とする付記１に記載の不良解析方法。
（付記３）
前記出荷試験として、前記回路ブロックの試験用素子の試験を行うことを特徴とする付
記１又は付記２に記載の不良解析方法。
（付記４）
前記試験領域テーブルへの書き込み工程は、前記出荷試験データのうち前記出荷試験の
対象である前記回路ブロックの前記領域データを書き込む工程と、前記回路ブロックにつ
いての前記試験項目データを書き込む工程と、前記回路ブロックの前記層試験データを書
き込む工程と、を有することを特徴とする。
（付記５）
前記回路ブロックは、上の階層の上階層回路ブロックと下の階層の下階層回路ブロック
を有し、前記不良箇所と前記故障箇所は前記下階層回路ブロックについて比較することを
特徴とする付記１乃至付記４のいずれか１つに記載の不良解析方法。
（付記６）
前記不良箇所は、不良原因の明らかなシステム不良データが除かれたデータであること
を特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置の不良解析方法。
（付記７）
前記構成層データは、複数の構成層についての感知面積であることを特徴とする付記１
乃至付記６に記載の半導体装置の不良解析方法。
（付記８）
ウェハに複数形成される半導体装置内の回路ブロックを構成する複数の層について、製
造工程における工程試験結果に基づく層データを記憶部のデータベースから取得する工程
と、前記層データのうち前記複数の層のそれぞれについて前記回路ブロックの不良発生の
寄与の割合を示す不良寄与率を算出する工程と、前記記憶部に記憶された前記ウェハの出
荷用の試験データが格納された前記記憶部内の出荷試験結果データベースから前記半導体
装置内の前記回路ブロックの各々について不良発生率を求める工程と、前記複数の層のそ
れぞれについて、前記不良発生率に前記不良寄与率を積算して積算値を求め、前記層ごと
の前記積算値の総和を算出し、算出結果を出力部に出力する工程と、を有することを特徴
とする半導体装置の不良解析方法。
（付記９）
ウェハに複数形成される半導体装置内の回路ブロックの位置を示す領域データと前記回
路ブロックを構成する層のデータを含む設計データとを格納する第１記憶部と、
前記半導体装置について行われた出荷試験における試験項目データを含む出荷試験デー
タを格納する第２記憶部と、前記半導体装置の製造工程で取得した前記層の層試験データ
を含む製造工程試験データを格納する第３記憶部と、前記回路ブロックの前記設計データ
と前記出荷試験データと前記製造工程試験データとを関連づける試験領域テーブルを作成
するデータ処理部と、前記出荷試験データに含まれる前記回路ブロックの不良箇所と前記
製造工程試験データに含まれる回路ブロックの欠陥箇所とを比較することにより、前記不
良箇所と前記欠陥箇所が重なる領域の前記試験領域テーブルに基づくデータを選択する比
較処理部と、前記比較処理部による比較結果を表示する出力部と、を有することを特徴と
する半導体装置の不良解析システム。
（付記１０）
前記データ処理部は、前記出荷試験データのうち前記出荷試験の対象である前記回路ブ
ロックの前記領域データを前記第１記憶部から取得して前記試験領域テーブルに書き込み
、前記回路ブロックについての前記試験項目データを前記第２記憶部から取得して前記試
験領域テーブルに書き込み、前記回路ブロックの前記層試験データを前記第３記憶部から
取得して前記試験領域テーブルに書き込み、前記比較処理部は、前記回路ブロックについ
ての前記試験項目データごとに前記不良箇所と前記欠陥箇所を比較することを特徴とする
ことを特徴とする請求項４に記載の半導体装置の不良解析システム。
（付記１１）
前記出荷試験は、前記回路ブロックの試験回路について行う試験であることを特徴とす
る付記９又は付記１０に記載の半導体装置の不良解析システム。
（付記１２）
前記層試験データは感知面積であることを特徴とする付記９乃至付記１１のいずれか１
つに記載の半導体装置の不良解析システム。
（付記１３）
前記データ処理部は、前記感知面積に基づいて前記出荷試験データに基づく前記不良箇
所の不良に寄与する確率を演算する構造を有することを特徴とする付記１２に記載の半導
体装置の不良解析システム。
（付記１４）
前記不良箇所は、不良原因の明らかなシステム不良が除かれているデータであることを
特徴とする付記９乃至付記１３のいずれかに記載の半導体装置の不良解析システム。
（付記１５）
前記比較処理部は、上の階層の上階層回路ブロックと下の階層の下階層回路ブロックを
有する前記回路ブロックは、前記下階層回路ブロックについて前記不良箇所と前記故障箇
所を比較する構造を有することを特徴とする付記９乃至付記１４のいずれかに記載の半導
体装置の不良解析システム。

図１は、本発明の実施形態に係る不良解析方法及びシステムの装置構成を示すブロックズである。図２は、本発明の実施形態に係る不良解析方法及びシステムに適用される試験対象となる半導体ウェハを示す平面図である。図３は、本発明の実施形態に係る不良解析方法及びシステムに適用される試験対象となる半導体装置内のブロックのレイアウトを示す図である。図４は、本発明の実施形態に係る不良解析方法及びシステムを示す第１のフローチャートである。図５は、本発明の実施形態に係る不良解析方法及びシステムを示す第２のフローチャートである。図６は、本発明の実施形態に係る不良解析方法及びシステムに使用される試験領域テーブルである。図７は、本発明の実施形態に係る不良解析方法及びシステムにより表示される半導体ウェハにおける半導体装置のマップである。図８は、本発明の実施形態に係る不良解析方法及びシステムで取得する試験対象領域を示す図である。図９（ａ）は、本発明の実施形態に係る不良解析方法及びシステムにより表示される半導体ウェハ内の回路ブロックのマップ、図９（ｂ）は、半導体装置内の回路ブロックのマップである。図１０は、本発明の実施形態に係る不良解析方法及びシステムにおいて求められる半導体装置を構成する層毎の不良寄与率を示すグラフである。図１１は、本発明の実施形態に係る不良解析方法及びシステムにおいて取得される試験データのうちのシステム不良の第１例を示すマップである。図１２は、本発明の実施形態に係る不良解析方法及びシステムにおいて取得される試験データのうちのシステム不良の第２例を示すマップである。

符号の説明

１コンピュータ
１ａキーボード
１ｂマウス
１ｃディスプレイ
１ｄプリンタ
２ネットワーク
３〜７記憶装置
１１半導体ウェハ
１２半導体装置
１３ａ〜１３ｆ回路ブロック
１３ｘ矩形領域

Claims

ウェハに複数形成される半導体装置内の回路ブロックの位置を示す領域データと前記回
路ブロックを構成する層のデータを含む設計データをデータベースから取得する工程と、
前記半導体装置について行われた出荷試験における試験項目データを含む出荷試験デー
タを前記データベースから取得する工程と、
前記半導体装置の製造工程において行われた前記層の層試験データを含む製造工程試験
データを前記データベースから取得する工程と、
前記回路ブロックの前記設計データと前記出荷試験データと前記製造工程試験データと
を関連づける試験領域テーブルを作成する工程と、
前記出荷試験による不良箇所に該当する前記回路ブロックと前記製造工程試験データの
欠陥箇所と比較する工程と、
前記不良箇所と前記欠陥箇所が重なる領域の前記試験領域テーブルに基づくデータを出
力部に表示する工程と、
を有することを特徴とする半導体装置の不良解析方法。
前記試験領域テーブルへの書き込み工程は、
前記出荷試験データのうち前記出荷試験の対象である前記回路ブロックの前記領域デ
ータを書き込む工程と、
前記回路ブロックについての前記試験項目データを書き込む工程と、
前記回路ブロックの前記層試験データを書き込む工程と、
を有することを特徴とする請求項１に記載の半導体装置の不良解析方法。
ウェハに複数形成される半導体装置内の回路ブロックを構成する複数の層について、製
造工程における工程試験結果に基づく層データを記憶部のデータベースから取得する工程
と、
前記層データのうち前記複数の層のそれぞれについて前記回路ブロックの不良発生の寄
与の割合を示す不良寄与率を算出する工程と、
前記記憶部に記憶された前記ウェハの出荷用の試験データが格納された前記記憶部内の
出荷試験結果データベースから前記半導体装置内の前記回路ブロックの各々について不良
発生率を求める工程と、
前記複数の層のそれぞれについて、前記不良発生率に前記不良寄与率を積算して積算値
を求め、前記層ごとの前記積算値の総和を算出し、算出結果を出力部に出力する工程と、
を有することを特徴とする半導体装置の不良解析方法。
ウェハに複数形成される半導体装置内の回路ブロックの位置を示す領域データと前記回
路ブロックを構成する層のデータを含む設計データとを格納する第１記憶部と、
前記半導体装置について行われた出荷試験における試験項目データを含む出荷試験デー
タを格納する第２記憶部と、
前記半導体装置の製造工程で取得した前記層の層試験データを含む製造工程試験データ
を格納する第３記憶部と、
前記回路ブロックの前記設計データと前記出荷試験データと前記製造工程試験データと
を関連づける試験領域テーブルを作成するデータ処理部と、
前記出荷試験データに含まれる前記回路ブロックの不良箇所と前記製造工程試験データ
に含まれる回路ブロックの欠陥箇所とを比較することにより、前記不良箇所と前記欠陥箇
所が重なる領域の前記試験領域テーブルに基づくデータを選択する比較処理部と、
前記比較処理部による比較結果を表示する出力部と、
を有することを特徴とする半導体装置の不良解析システム。
前記データ処理部は、前記出荷試験データのうち前記出荷試験の対象である前記回路ブ
ロックの前記領域データを前記第１記憶部から取得して前記試験領域テーブルに書き込み
、前記回路ブロックについての前記試験項目データを前記第２記憶部から取得して前記試
験領域テーブルに書き込み、前記回路ブロックの前記層試験データを前記第３記憶部から
取得して前記試験領域テーブルに書き込み、
前記比較処理部は、前記回路ブロックについての前記試験項目データごとに前記不良箇
所と前記欠陥箇所を比較することを特徴とすることを特徴とする請求項４に記載の半導体
装置の不良解析システム。