JP2009278405A - 受信装置、送信装置および通信方法 - Google Patents
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Abstract
【課題】合成信号からクロック信号とデータ信号とを適正に分離可能とする。
【解決手段】受信部2aは、クロック信号にデータ信号が重畳された信号を受信する。クロック識別部2bは、受信信号の電圧レベルが第1の閾値以上の場合に、クロック信号のハイレベルを検出し、第1の閾値よりも低い場合にクロック信号のロウレベルを検出することで、上記クロック信号を分離する。データ識別部2cは、受信信号の電圧レベルが、第1の閾値より高い第2の閾値以上の場合に上記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、第2の閾値よりも低い場合に中間信号のロウレベルを検出することで、上記中間信号を分離する。再同期部2dは、分離されたクロック信号に分離された中間信号を同期させて上記データ信号を復元し、復元したデータ信号を出力する。
【選択図】図1
【解決手段】受信部2aは、クロック信号にデータ信号が重畳された信号を受信する。クロック識別部2bは、受信信号の電圧レベルが第1の閾値以上の場合に、クロック信号のハイレベルを検出し、第1の閾値よりも低い場合にクロック信号のロウレベルを検出することで、上記クロック信号を分離する。データ識別部2cは、受信信号の電圧レベルが、第1の閾値より高い第2の閾値以上の場合に上記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、第2の閾値よりも低い場合に中間信号のロウレベルを検出することで、上記中間信号を分離する。再同期部2dは、分離されたクロック信号に分離された中間信号を同期させて上記データ信号を復元し、復元したデータ信号を出力する。
【選択図】図1
Description
本発明は、受信装置、送信装置および通信方法に関し、特に、デジタルデータの送受信を行う受信装置、送信装置および通信方法に関する。
従来、送信装置と受信装置との間で、信号の送受信タイミングを同期してデータ通信を行う同期伝送が行われている。同期伝送では、例えば、通信網上に設置された基準局が、一定の周期を報知するクロック信号を送信し、送信装置と受信装置とが受信したクロック信号に同期してデータ信号の送受信を行う。また、例えば、送信装置が生成するクロック信号をデータ信号と共に送信し、受信装置が受信したクロック信号に同期してデータ信号を取得する方法もある。このため、同期伝送では、クロック信号を送信するクロックラインとデータ信号を送信するデータラインとが独立した伝送路として必要となる。
ところで、近年、電子デバイスの小型・軽量化が促進されている。これに伴って、電子デバイスでデータ通信に用いる送信装置および受信装置に関しても更なる小型・軽量化が求められている。
この要求に対し、送信装置および受信装置の規模を縮小するため、クロック信号とデータ信号とを合成して送受信することで、クロックラインとデータラインとを一本化する方法が用いられている。このような方法として、送信装置がクロック信号とデータ信号とを合成した合成信号を送信し、受信装置が合成信号の電圧レベル変化に基づき自装置の動作クロックを同期させ、同期後の動作クロックに合成信号を同期させてデータ信号を検出する方法が知られている(例えば、特許文献1参照)。
特表2003−501955号公報
しかし、上記特許文献1に記載の方法では、受信装置側で合成信号に自装置の動作クロックを同期させる必要があり、受信信号からのデータ信号の分離を行う回路を設置するために装置内に設置する他の回路の設計も考慮しなければならない。すなわち、他の回路に既成の回路を用いたいという場合には、汎用性が低く適していない。既成の回路との親和性の観点からは、例えば、合成信号からクロック信号とデータ信号とを分離して既成の回路に入力可能であることが望ましい。
本件はこのような点に鑑みてなされたものであり、合成信号からクロック信号とデータ信号とを適正に分離可能な受信装置、送信装置および通信方法を提供することを目的とする。
上記課題を解決するために、クロック信号にデータ信号が重畳された信号を受信する受信装置が提供される。この受信装置は、クロック識別部、データ識別部および再同期部を有する。クロック識別部は、受信信号の電圧レベルが、第1の閾値以上の場合にクロック信号のハイレベルを検出し、第1の閾値よりも低い場合にクロック信号のロウレベルを検出して、クロック信号を分離する。データ識別部は、受信信号の電圧レベルが、第1の閾値より高い第2の閾値以上の場合にデータ信号の信号レベルに対応する中間信号のハイレベルを検出し、第2の閾値よりも低い場合に中間信号のロウレベルを検出して、上記中間信号を分離する。再同期部は、クロック識別部が分離したクロック信号にデータ識別部が分離した中間信号を同期させて、データ信号を出力する。
このような受信装置によれば、クロック識別部により、受信信号の電圧レベルが、第1の閾値以上の場合にクロック信号のハイレベルが検出され、第1の閾値よりも低い場合にクロック信号のロウレベルが検出されて、クロック信号が分離される。また、データ識別部により、第1の閾値より高い第2の閾値以上の場合にデータ信号の信号レベルに対応する中間信号のハイレベルが検出され、第2の閾値よりも低い場合に中間信号のロウレベルが検出されて、中間信号が分離される。更に、再同期部により、クロック識別部が分離したクロック信号にデータ識別部が分離した中間信号が同期されて、データ信号が出力される。
また、上記課題を解決するためにデジタルデータの送信を行う送信装置が提供される。この送信装置は、信号入力部および重畳部を有する。信号入力部は、クロック信号とデータ信号との入力を受ける。重畳部は、クロック信号がロウレベルの場合に第1の電圧レベルの信号を出力し、クロック信号がハイレベル、かつ、データ信号がロウレベルの場合に第1の電圧レベルよりも高い第2の電圧レベルの信号を出力し、クロック信号がハイレベル、かつ、データ信号がハイレベルの場合に第2の電圧レベルよりも高い第3の電圧レベルの信号を出力する。
このような送信装置によれば、信号入力部により、クロック信号とデータ信号との入力が受け付けられる。そして、重畳部により、クロック信号がロウレベルの場合に第1の電圧レベルの信号が出力され、クロック信号がハイレベル、かつ、データ信号がロウレベルの場合に第1の電圧レベルよりも高い第2の電圧レベルの信号が出力され、クロック信号がハイレベル、かつ、データ信号がハイレベルの場合に第2の電圧レベルよりも高い第3の電圧レベルの信号が出力される。
また、上記課題を解決するために、上記受信装置および送信装置と同様の処理を行う通信方法が提供される。
上記受信装置、送信装置および通信方法によれば、合成信号からクロック信号とデータ信号とを適正に分離可能となる。
以下、本実施の形態を図面を参照して詳細に説明する。まず、本実施の形態の概要について説明し、その後、本実施の形態の具体的な内容を説明する。
図1は、本実施の形態の概要を示す図である。図1に示す通信システムは、クロック信号とデータ信号とを重畳して送受信することで、クロックラインとデータラインとを一本化する通信システムである。以下の説明では、信号のハイレベルをHighレベル、信号のロウレベルをLowレベルと表記する。
図1は、本実施の形態の概要を示す図である。図1に示す通信システムは、クロック信号とデータ信号とを重畳して送受信することで、クロックラインとデータラインとを一本化する通信システムである。以下の説明では、信号のハイレベルをHighレベル、信号のロウレベルをLowレベルと表記する。
この通信システムは、送信装置1および受信装置2を有する。
送信装置1は、クロック信号とデータ信号とを重畳して受信装置2に送信する。送信装置1は、重畳部1aおよび送信部1bを有する。
送信装置1は、クロック信号とデータ信号とを重畳して受信装置2に送信する。送信装置1は、重畳部1aおよび送信部1bを有する。
重畳部1aは、受信装置2に送信するクロック信号とデータ信号との重畳を以下のように行う。重畳部1aは、クロック信号がLowレベルの場合に第1の電圧レベルの信号を送信部1bに出力する。また、重畳部1aは、クロック信号がHighレベル、かつ、データ信号がLowレベルの場合に第1の電圧レベルよりも高い第2の電圧レベルの信号を送信部1bに出力する。また、重畳部1aは、クロック信号がHighレベル、かつ、データ信号がHighレベルの場合に第2の電圧レベルよりも高い第3の電圧レベルの信号を送信部1bに出力する。
送信部1bは、重畳部1aが出力した信号を受信装置2に送信する。
受信装置2は、送信装置1から受信した信号をクロック信号とデータ信号に対応する中間信号とに分離して再同期し、データ信号を復元する。受信装置2は、受信部2a、クロック識別部2b、データ識別部2cおよび再同期部2dを有する。
受信装置2は、送信装置1から受信した信号をクロック信号とデータ信号に対応する中間信号とに分離して再同期し、データ信号を復元する。受信装置2は、受信部2a、クロック識別部2b、データ識別部2cおよび再同期部2dを有する。
受信部2aは、送信装置1からの信号を受信する。
クロック識別部2bは、受信した信号の電圧レベルが、第1の電圧レベルよりも高く第2の電圧レベル以下の第1の閾値以上の場合にクロック信号のHighレベルを検出し、第1の閾値よりも低い場合にクロック信号のLowレベルを検出する。そして、クロック識別部2bは、検出したクロック信号を再同期部2dに出力する。
クロック識別部2bは、受信した信号の電圧レベルが、第1の電圧レベルよりも高く第2の電圧レベル以下の第1の閾値以上の場合にクロック信号のHighレベルを検出し、第1の閾値よりも低い場合にクロック信号のLowレベルを検出する。そして、クロック識別部2bは、検出したクロック信号を再同期部2dに出力する。
データ識別部2cは、受信した信号の電圧レベルが、第2の電圧レベルよりも高く第3の電圧レベル以下の第2の閾値以上の場合にデータ信号に対応する中間信号のHighレベルを検出し、第2の閾値よりも低い場合に上記中間信号のLowレベルを検出する。そして、データ識別部2cは、検出した中間信号を再同期部2dに出力する。
再同期部2dは、クロック識別部2bが出力したクロック信号にデータ識別部2cが出力した中間信号を同期させて、データ信号を出力する。
このような通信システムによれば、送信装置1により、クロック信号とデータ信号とが重畳された信号が生成され、この信号が受信装置2に送信される。そして、受信装置2により、上記信号が受信され、信号レベルに対する所定の閾値に基づいてクロック信号と中間信号とに分離される。更に、受信装置2により、分離されたクロック信号に中間信号が同期されてデータ信号が出力される。
このような通信システムによれば、送信装置1により、クロック信号とデータ信号とが重畳された信号が生成され、この信号が受信装置2に送信される。そして、受信装置2により、上記信号が受信され、信号レベルに対する所定の閾値に基づいてクロック信号と中間信号とに分離される。更に、受信装置2により、分離されたクロック信号に中間信号が同期されてデータ信号が出力される。
これにより、クロック信号にデータ信号を重畳した信号から、クロック信号とデータ信号とを適正に分離することができるため、既存の回路に対して容易に分離後の信号を流用することができる。すなわち、他回路への影響を抑止した汎用性の高い通信装置を提供することができる。
[第1の実施の形態]
以下、第1の実施の形態を図面を参照して詳細に説明する。
図2は、第1の実施の形態の通信装置の構成を示す図である。図2に示す通信装置100は、他の通信装置200との間でデジタルデータを送受信する。通信装置100は、制御回路110、3進化回路120、送信回路130、受信回路140および2進化回路150を有する。
以下、第1の実施の形態を図面を参照して詳細に説明する。
図2は、第1の実施の形態の通信装置の構成を示す図である。図2に示す通信装置100は、他の通信装置200との間でデジタルデータを送受信する。通信装置100は、制御回路110、3進化回路120、送信回路130、受信回路140および2進化回路150を有する。
制御回路110は、通信装置100の内部または外部から、送信すべきデジタルデータに対応するデータ信号と、これに同期するクロック信号の入力を受け付ける。なお、送信用のデジタルデータは、通信装置100の内部または外部の装置や回路で発生され、制御回路110に入力されるものである。また、制御回路110自体が制御用のデータを出力する場合もある。そして、制御回路110は、データ信号をクロック信号に同期させ、クロック信号とデータ信号とを3進化回路120に出力する。
また、制御回路110は、2進化回路150から、通信装置200から送信されたクロック信号とデータ信号とを受け付ける。そして、制御回路110は、外部の装置や回路に対して、受け付けたクロック信号とデータ信号とを出力する。
3進化回路120は、制御回路110から取得したクロック信号とデータ信号とを重畳して、3通りの電圧レベルを有する合成信号を生成する。3進化回路120による、クロック信号とデータ信号との重畳に関しては、図3で詳細に説明する。3進化回路120は、生成した信号を送信回路130に出力する。
送信回路130は、3進化回路120から出力された合成信号を通信装置200に送信する。
受信回路140は、通信装置200から3通りの電圧レベルを有する合成信号を受信する。この合成信号は、通信装置200において、上記の3進化回路120と同様の機能によって生成された信号である。受信回路140は、受信した合成信号を2進化回路150に出力する。
受信回路140は、通信装置200から3通りの電圧レベルを有する合成信号を受信する。この合成信号は、通信装置200において、上記の3進化回路120と同様の機能によって生成された信号である。受信回路140は、受信した合成信号を2進化回路150に出力する。
2進化回路150は、受信回路140から取得した合成信号をクロック信号とデータ信号とに分離する。このとき、2進化回路150は、分離したクロック信号に対して適切な遅延を与えた遅延クロック信号を生成する。遅延クロック信号は、データ信号に対するタイミングが最適となるように生成される。そして、2進化回路150は、遅延クロック信号を用いてデータ信号を復元し、制御回路110に出力する。
なお、通信装置200に関しても通信装置100と同様の構成である。
図3は、第1の実施の形態の送信装置の3進化回路の入出力を示す図である。3進化回路120には、制御回路110からデジタルデータに対応付けられたデータ信号DATA_INおよびクロック信号CLK_INが入力される。そして、データ信号DATA_INとクロック信号CLK_INとが重畳されて合成信号OUTが出力される。
図3は、第1の実施の形態の送信装置の3進化回路の入出力を示す図である。3進化回路120には、制御回路110からデジタルデータに対応付けられたデータ信号DATA_INおよびクロック信号CLK_INが入力される。そして、データ信号DATA_INとクロック信号CLK_INとが重畳されて合成信号OUTが出力される。
図4は、3進化回路によって生成される合成信号を示す図である。3進化回路120は、以下のように合成信号OUTを生成する。(1)クロック信号CLK_INがLowレベルの場合、電圧レベルVSSの合成信号OUTを出力する。(2)クロック信号CLK_INがHighレベル、かつ、データ信号DATA_INがLowレベルの場合、電圧レベルVDD1の合成信号OUTを出力する。(3)クロック信号CLK_INがHighレベル、かつ、データ信号DATA_INがHighレベルの場合、電圧レベルVDD2の合成信号OUTを出力する。
図5は、3進化回路の構成の具体例を示す図である。3進化回路120は、比較器121,122を有する。比較器121は、制御回路110からデータ信号DATA_INを受信する。比較器121には、VDD1およびVDD2(VDD1<VDD2)の2つの電圧レベルが印加される。比較器121は、データ信号DATA_INがHighレベルである場合、電圧レベルVDD2の信号を出力する。また、比較器121は、データ信号DATA_INがLowレベルである場合、電圧レベルVDD1の信号を出力する。
比較器122は、制御回路110からクロック信号CLK_INを受信する。比較器122には、VSS(VSS<VDD1)および比較器121で選択された電圧レベル(VDD1またはVDD2)の2つの電圧レベルが印加される。比較器122は、クロック信号CLK_INがHighレベルである場合、比較器121で選択された電圧レベル(VDD1またはVDD2)の合成信号OUTを出力する。比較器122は、クロック信号CLK_INがLowレベルである場合、電圧レベルVSSの合成信号OUTを出力する。
上記の3進化回路120により生成された合成信号は、送信回路130を介して通信装置200に送信される。また、通信装置200から同様にして送信された合成信号を受信回路140が受信する。受信回路140は、受信した合成信号を2進化回路150に出力する。
次に、上記の合成信号をクロック信号とデータ信号に分離する2進化回路150の構成について説明する。
図6は、第1の実施の形態における2進化回路の構成を示すブロック図である。2進化回路150は、ディスクリミネータ151,152、遅延回路153_1,153_2,・・・,153_k、フリップフロップ回路154_0,154_1,・・・,154_k、選択信号生成回路155、セレクタ156および再同期用フリップフロップ回路157を有する。なお、遅延回路153_1,153_2,・・・,153_kは、k個の遅延回路が多段に接続される。また、フリップフロップ回路154_0,154_1,・・・,154_kは、(k+1)個のフリップフロップ回路が遅延回路の下位に接続される。ただし、フリップフロップ回路154_0は、ディスクリミネータ151,152から、直接、信号が入力される。
図6は、第1の実施の形態における2進化回路の構成を示すブロック図である。2進化回路150は、ディスクリミネータ151,152、遅延回路153_1,153_2,・・・,153_k、フリップフロップ回路154_0,154_1,・・・,154_k、選択信号生成回路155、セレクタ156および再同期用フリップフロップ回路157を有する。なお、遅延回路153_1,153_2,・・・,153_kは、k個の遅延回路が多段に接続される。また、フリップフロップ回路154_0,154_1,・・・,154_kは、(k+1)個のフリップフロップ回路が遅延回路の下位に接続される。ただし、フリップフロップ回路154_0は、ディスクリミネータ151,152から、直接、信号が入力される。
ディスクリミネータ151は、受信回路140から入力された合成信号INに対して、クロック信号のHighレベルおよびLowレベルを識別してクロック信号CLKを分離し、遅延回路153_1、フリップフロップ回路154_0およびセレクタ156に出力する。ディスクリミネータ151には、図4における電圧レベルVSSよりも大きく、電圧レベルVDD1以下である閾値Vth1が印加される。ディスクリミネータ151は、この閾値Vth1に基づいて合成信号INを波高弁別することで、クロック信号CLKを分離する。
ディスクリミネータ152は、受信回路140から取得した合成信号INに対して、データ信号に対応する中間信号のHighレベルおよびLowレベルを識別して中間信号DATAを分離し、フリップフロップ回路154_0および再同期用フリップフロップ回路157に出力する。ここで、中間信号とは、入力された合成信号INから図4におけるデータ信号DATA_INを復元する前段階の信号である。ディスクリミネータ152には、図4における電圧レベルVDD1よりも大きく、電圧レベルVDD2以下である閾値Vth2が印加される。ディスクリミネータ152は、この閾値Vth2に基づいて合成信号を波高弁別することで、中間信号DATAを分離する。
遅延回路153_1〜153_kは、直列に接続されており、それぞれ入力信号を所定の遅延量だけ遅延させる。各遅延回路は、入力信号を、ディスクリミネータ151により分離されるクロック信号CLKの周期より短い遅延時間だけ遅延させる。また、各遅延回路における遅延量は同一であってもよい。
遅延回路153_1は、ディスクリミネータ151から取得したクロック信号に遅延を与えて第1の遅延クロック信号を生成し、フリップフロップ回路154_1、後段の遅延回路153_2およびセレクタ156に出力する。
遅延回路153_s(1<s<k)は、1段前の遅延回路153_(s−1)から取得したクロック信号に遅延を与え、第s番目の遅延クロック信号を生成する。遅延回路153_sは、フリップフロップ回路154_s、後段の遅延回路153_(s+1)およびセレクタ156に生成した遅延クロック信号を出力する。なお、遅延回路153_kは、1段前の遅延回路153_(k−1)から入力された遅延クロック信号に更に遅延を与え、フリップフロップ回路154_kおよびセレクタ156へ遅延クロック信号を出力する。
フリップフロップ回路154_0は、ディスクリミネータ151からのクロック信号CLKに同期して、ディスクリミネータ152からの中間信号DATAの値を検出する。フリップフロップ回路154_0は、クロック信号CLKの立上り時点の中間信号の値を保持し、選択信号生成回路155に出力する。
フリップフロップ回路154_sは、遅延回路153_sからの第sの遅延クロック信号に同期して、ディスクリミネータ152からの中間信号DATAの値を検出する。フリップフロップ回路154_sは、遅延クロック信号の立上り時点の中間信号DATAの値を保持し、選択信号生成回路155に出力する。また、フリップフロップ回路154_kは、遅延回路153_kからの第kの遅延クロック信号に同期して、ディスクリミネータ152からの中間信号DATAの値を検出する。フリップフロップ回路154_kは、遅延クロック信号の立上り時点の中間信号DATAの値を保持し、選択信号生成回路155に出力する。
選択信号生成回路155は、フリップフロップ回路154_0,154_1,・・・,154_kからの出力信号の入力を受けて、これらの入力に基づいて、中間信号DATAに対して適切な遅延時間を与えられた遅延クロック信号を選択する。選択信号生成回路155は、フリップフロップ回路154_0,154_1,・・・,154_kの出力に対応付けられた0,1,・・・,k番目の入力のうち、最初にHighレベルとなったm番目の入力を特定する。そして、選択信号生成回路155は、m番目以降の入力で最初に中間信号DATAのLowレベルを検出したn番目の入力を特定する。更に、選択信号生成回路155は、m番目から(n−1)番目の入力のうちの何れか1つを選択し、選択した番号に対応付けられた選択信号をセレクタ156に出力する。
セレクタ156は、選択信号生成回路155から選択信号を受け付けると、選択信号に対応する番号の遅延回路からの遅延クロック信号を再同期用フリップフロップ回路157および制御回路110に出力する。なお、ディスクリミネータ151がセレクタ156に出力するクロック信号を便宜上“第0の遅延クロック信号”とする。
再同期用フリップフロップ回路157は、セレクタ156からの遅延クロック信号に同期して、ディスクリミネータ152からの中間信号DATAからデータ信号DATA_OUTを復元して制御回路110に出力する。
次に、ディスクリミネータ151,152で生じるクロック信号CLKおよび中間信号DATAに生じるタイミングずれについて説明する。
図7は、クロック信号および中間信号のタイミングずれを示す模式図である。合成信号INの信号レベルが、ディスクリミネータ151により、閾値Vth1以上と判定されると、クロック信号CLKのHighレベルと識別される。また、合成信号INの信号レベルが、ディスクリミネータ151により、閾値Vth1よりも低いと判定されると、クロック信号CLKのLowレベルと識別される。このような判定により、クロック信号CLKが分離される。
図7は、クロック信号および中間信号のタイミングずれを示す模式図である。合成信号INの信号レベルが、ディスクリミネータ151により、閾値Vth1以上と判定されると、クロック信号CLKのHighレベルと識別される。また、合成信号INの信号レベルが、ディスクリミネータ151により、閾値Vth1よりも低いと判定されると、クロック信号CLKのLowレベルと識別される。このような判定により、クロック信号CLKが分離される。
また、合成信号INの信号レベルが、ディスクリミネータ152により、閾値Vth2以上と判定されると、中間信号DATAのHighレベルと識別される。また、合成信号INの信号レベルが、ディスクリミネータ152により、閾値Vth2よりも低いと判定されると、中間信号DATAのLowレベルと識別される。このような判定により、中間信号DATAが分離される。
ここで、一般に、信号には伝送路の負荷容量のために、なまりが生じる。ディスクリミネータ151,152に入力される合成信号INに関しても、パルスの立上りや立下りが遅れることで、分離後のクロック信号CLKと中間信号DATAとの間にタイミングずれが生じる可能性がある。
すなわち、図7に示すように、合成信号INの立上りが傾斜している場合には、クロック信号CLKのHighレベルが検出されるタイミングT1より、中間信号DATAのHighレベルが検出されるタイミングT2は遅延する。同様に、合成信号INの立下りが傾斜している場合には中間信号DATAのLowレベルが検出されるタイミングT3より、クロック信号CLKのLowレベルが検出されるタイミングT4は遅延する。
このような場合、分離後のクロック信号CLKに中間信号DATAを同期させても、正しくデータ信号を復元することができない可能性がある。
これに対して、本実施の形態の2進化回路150は、上記に示した遅延クロック生成用の回路を有している。遅延クロック生成用の回路で生成した遅延クロック信号に、閾値判定により得られた中間信号を同期させることで、このような信号のなまりによるデータの不正検出を防止することができる。以下では、更に詳細に遅延クロック信号の特定方法を説明する。
これに対して、本実施の形態の2進化回路150は、上記に示した遅延クロック生成用の回路を有している。遅延クロック生成用の回路で生成した遅延クロック信号に、閾値判定により得られた中間信号を同期させることで、このような信号のなまりによるデータの不正検出を防止することができる。以下では、更に詳細に遅延クロック信号の特定方法を説明する。
図8は、合成信号をクロック信号と中間信号に分離したときの波形の例を示すタイミングチャートである。図中のタイミングT11における合成信号INに、Highレベルのデータ信号が重畳されているものとする。このとき、中間信号DATAは、信号なまりの影響により、分離されたクロック信号CLKのパルス幅に比べて狭いパルス幅で分離される。
図9は、第1の遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路154_1には、遅延回路153_1からの第1の遅延クロック信号CLK1およびディスクリミネータ152からの中間信号DATAが入力される。ここで、各遅延回路における遅延量をdとすると、遅延クロック信号CLK1は、クロック信号CLKに対して時間dだけ遅延される。フリップフロップ回路154_1は、遅延クロック信号CLK1の立上り時に中間信号がLowレベルであるため、その出力(FF1_OUT)は、Lowレベルとなる。
図10は、第mの遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路154_mには、遅延回路153_mからの第mの遅延クロック信号CLKmおよびディスクリミネータ152からの中間信号DATAが入力される。遅延クロック信号CLKmは、CLKに対して時間(m×d)だけ遅延される。フリップフロップ回路154_mは、第mの遅延クロック信号の立上り時に中間信号DATAがHighレベルであるため、その出力(FFm_OUT)は、Highレベルとなる。ここで、フリップフロップ回路154_1〜154_(m−1)の出力は全てLowレベルであり、フリップフロップ回路154_mの出力が初めてHighレベルになったものとする。
図11は、第nの遅延クロック信号に中間信号を同期させた場合を示す模式図である。フリップフロップ回路154_nは、遅延回路153_nからの第nの遅延クロック信号CLKnおよびディスクリミネータ152からの中間信号DATAが入力される。フリップフロップ回路154_nは、遅延クロック信号CLKnの立上り時に中間信号DATAがLowレベルであるため、その出力(FFn_OUT)は、Lowレベルとなる。ここで、フリップフロップ回路154_m〜154_(n−1)の出力は全てHighレベルであり、154nの出力が初めてLowレベルになったものとする。
このような場合、選択信号生成回路155は、フリップフロップ回路154_m,154_(m+1),・・・,154_(n−1)の何れかに供給された遅延クロック信号CLKm,CLK(m+1),・・・,CLK(n−1)を選択するように、セレクタ156に要求する。選択信号生成回路155は、例えば、CLK(m+n−1)/2の遅延クロック信号を選択するようセレクタ156に選択信号を出力する。ただし、上記の演算結果に少数が含まれる場合には、少数点以下を切り捨て、または、切り上げるものとする。
セレクタ156は、選択信号に対応する遅延クロック信号を出力する。なお、この出力が、最終的な出力クロック信号CLK_OUTとなる。再同期用フリップフロップ回路157は、この遅延クロック信号に中間信号を再同期してデータ信号を復元し、復元したデータ信号DATA_OUTを制御回路110に出力する。
図12は、2進化回路の出力信号を示す図である。図12では、選択信号生成回路155が、第(m+n−1)/2の遅延クロック信号を選択する場合を示している。この場合、入力された中間信号DATAのパルス幅のほぼ中央のタイミングにクロック信号CLK_OUTの立上りタイミングがくるようにすることができ、中間信号DATAを確実に同期させてデータ信号DATA_OUTを得ることができる。
このように、2進化回路150では、クロック信号を適切に遅延した遅延クロック信号に中間信号を同期させるようにすることで、信号なまりの影響を解消し、正しくデータ信号の復元を行うことができる。2進化回路150は、例えば、通信の開始時に遅延クロック信号生成用のHighレベルをもつデータ信号を含む合成信号を通信装置200から受信し、クロック信号に与える適切な遅延時間を予め取得しておくようにする。そして、本番通信では、クロック信号を予め取得した遅延時間分だけ遅延させた遅延クロック信号を用いて、データ信号を復元するようにする。
これにより、複数電圧レベルに重畳されたクロック信号とデータ信号とが合成された合成信号を信号なまりの影響を解消して、データ信号を確実に分離・復元することができる。そして、通信装置100と接続される他の装置・回路に対するクロック信号およびデータ信号の流用が容易となり、通信装置100の実装の際の負荷を軽減することができる。
なお、上記に説明した例では、遅延回路153_1,153_2,・・・,153_kは直列に接続されたものとしたが、このような構成に限らない。例えば、まず、遅延時間の異なる複数の遅延回路を並列に接続して、それぞれによってディスクリミネータ151からのクロック信号を遅延させて上記の遅延クロック信号を生成する。そして、上記のフリップフロップ回路154_0,154_1,・・・,154_kおよび選択信号生成回路155の機能によってこの中から最適な遅延時間をもつ遅延回路を選択する。そして、その遅延回路が出力する遅延クロック信号を再同期用に用いるようにしてもよい。
[第2の実施の形態]
次に、第2の実施の形態を図面を参照して詳細に説明する。前述の第1の実施の形態との相違点を中心に説明し、同様の事項については説明を省略する。
次に、第2の実施の形態を図面を参照して詳細に説明する。前述の第1の実施の形態との相違点を中心に説明し、同様の事項については説明を省略する。
第2の実施の形態に係る通信システムは、図2に示した第1の実施の形態に係る通信システムと同様のシステム構成によって実現できる。また、第2の実施の形態に係る通信装置は、図2に示した通信装置100と同様のモジュール構成によって実現できる。また、デジタルデータの送信におけるクロック信号とデータ信号との重畳方法に関しても図3〜5に示した方法と同様の方法によって実現できる。ただし、第2の実施の形態では、クロック信号とデータ信号とを重畳した信号を分離する際に、複数データパルスの検出数に基づいて遅延クロック信号を決定する点が異なる。このため、第1の実施の形態における図6の2進化回路150の構成が異なる。以下、第1の実施の形態で用いた符号と同様の符号を用いて第2の実施の形態を説明する。
図13は、第2の実施の形態の2進化回路の構成を示すブロック図である。2進化回路150aは、ディスクリミネータ151,152、デジタル遅延回路153a、Hレベル数判定回路156a、Hレベル数選択レジスタ156b、フリップフロップ回路158,158aおよび高速クロック供給部159を有する。
ここで、ディスクリミネータ151,152に関しては、図6において同一の符号を付して説明した回路と同一であるため、説明を省略する。
デジタル遅延回路153aは、入力信号に与える遅延量を入力クロックの周期を単位として可変にできる可変遅延回路である。デジタル遅延回路153aは、高速クロック供給部159から供給される高速クロックの周期単位で、合成信号から分離したクロック信号に遅延を与えて遅延クロック信号を生成する。デジタル遅延回路153aは、生成した遅延クロック信号をHレベル数判定回路156aに出力する。また、デジタル遅延回路153aは、Hレベル数判定回路156aからの制御信号に応じて遅延クロック信号に対する遅延量を順次加算し、加算のたびに遅延量を所定の期間だけ固定する。ここで、高速クロックは、クロック信号の周波数よりも高い周波数をもつクロック信号である。
デジタル遅延回路153aは、入力信号に与える遅延量を入力クロックの周期を単位として可変にできる可変遅延回路である。デジタル遅延回路153aは、高速クロック供給部159から供給される高速クロックの周期単位で、合成信号から分離したクロック信号に遅延を与えて遅延クロック信号を生成する。デジタル遅延回路153aは、生成した遅延クロック信号をHレベル数判定回路156aに出力する。また、デジタル遅延回路153aは、Hレベル数判定回路156aからの制御信号に応じて遅延クロック信号に対する遅延量を順次加算し、加算のたびに遅延量を所定の期間だけ固定する。ここで、高速クロックは、クロック信号の周波数よりも高い周波数をもつクロック信号である。
Hレベル数判定回路156aは、デジタル遅延回路153aからの遅延クロック信号と合成信号から分離した中間信号を受け付ける。Hレベル数判定回路156aは、遅延クロック信号に中間信号を同期させて、中間信号に含まれるHighレベルパルスの数(遅延クロック信号の周期単位の数)を判定する。例えば、Hレベル数判定回路156aは、遅延クロック信号に同期させた中間信号の出力を、遅延クロック信号の入力のたびに検出して、Highレベルの時にカウントアップする。そして、デジタル遅延回路153aの遅延量が固定された期間におけるカウント値がHレベル数選択レジスタ156bに設定された値に達したとき、データ信号が正確に同期されたと判定する。
このとき、Hレベル数判定回路156aは、上記のカウント値がHレベル数選択レジスタ156bに設定された値に達しない場合、デジタル遅延回路153aに制御信号を出力し、遅延クロック信号への遅延量を加算させる。そして、Hレベル数判定回路156aは、カウント値を0にリセットして、再度Highレベルのカウントを開始する。
そして、Hレベル数判定回路156aは、判定したHighレベルパルスの数が、Hレベル数選択レジスタ156bに設定された数と等しくなる遅延クロック信号を検出する。更に、Hレベル数判定回路156aは、デジタル遅延回路153aが検出した遅延クロック信号を出力し続けるようデジタル遅延回路153aに制御信号を出力する。
Hレベル数選択レジスタ156bは、適正な遅延量を判定するためのHighレベルパルスの数が予め設定され、その値を記憶する。
フリップフロップ回路158は、ディスクリミネータ151から出力されるクロック信号を高速クロック供給部159から供給される高速クロック信号に同期させる。そして、フリップフロップ回路158は、同期後のクロック信号をデジタル遅延回路153aに出力する。
フリップフロップ回路158は、ディスクリミネータ151から出力されるクロック信号を高速クロック供給部159から供給される高速クロック信号に同期させる。そして、フリップフロップ回路158は、同期後のクロック信号をデジタル遅延回路153aに出力する。
フリップフロップ回路158aは、ディスクリミネータ152から出力されるクロック信号を高速クロック供給部159から供給される高速クロック信号に同期させる。そして、フリップフロップ回路158aは、同期後のデータ信号をHレベル数判定回路156aに出力する。
高速クロック供給部159は、デジタル遅延回路153a、フリップフロップ回路158,158aに高速クロック信号を供給する。高速クロック信号は、例えば、合成信号に含まれるクロック信号の数十倍の周波数とする。
このような構成により、クロック信号とデータ信号とを適正に分離可能な回路を提供することができる。このとき、2進化回路150aは、図7におけるタイミングずれの影響を解消する。以下では、更に詳細にタイミングずれの解消方法に関して説明する。
図14は、合成信号をクロック信号と中間信号に分離した波形を示す模式図である。合成信号INは、遅延クロック信号を生成するためにデータ信号に複数のHighレベルパルスが設けられている。図中のタイミングT21,T22,T23,T24,T25における合成信号INに、Highレベルのデータ信号が重畳されているものとする。Hレベル数選択レジスタ156bには、適正な遅延量を決定するために必要なHighレベルパルスの検出数として、例えば“5”が設定されているものとする。また、分離後の中間信号DATAは、信号なまりの影響によりクロック信号CLKのパルス幅に比べて狭いパルス幅で分離される。
以下の適正遅延量判定処理は、例えば、この図14に示したような信号パターンが繰り返される合成信号を受信している間に実行される。このような合成信号は、例えば、本番通信を行う前に送信側からテスト用の信号として送信されればよい。
なお、テスト用の信号パターンはこのようなものに限らず、例えば、Highレベルのデータ信号が適度に分散された信号パターンであればよい。また、ある一定の信号パターンを繰り返すのではなく、ランダムにデータ信号をHighレベルとしたものであってもよい。ただし、データ信号がLowレベルとなる期間が長いほど、適正遅延量の判定に長い時間を要する。このため、信号パターンは常にデータ信号をHighレベルとしたものであってもよい。
図15は、遅延クロック信号に中間信号を同期させた場合を示す第1の模式図である。Hレベル数判定回路156aには、デジタル遅延回路153aからの1段階の遅延クロック信号CLK_OUT1およびディスクリミネータ152からの中間信号DATAが入力される。ここで、デジタル遅延回路153aにおける遅延量をd2とすると、クロック信号CLK_OUT1は、CLKに対して時間d2だけ遅延される。なお、遅延量d2は、デジタル遅延回路153aに供給される高速クロックの1周期分の期間に相当する。Hレベル数判定回路156aは、クロック信号CLK_OUT1の立上り時に全ての中間信号DATAがLowレベルであるため、データ信号DATA_OUTは、Lowレベル信号のみとなる。この場合、Hレベル数判定回路156aは、デジタル遅延回路153aにクロック信号CLK_OUT1への遅延量を更に加算するよう制御信号を出力する。そして、デジタル遅延回路153aは、クロック信号CLK_OUT1を更に遅延する。
図16は、遅延クロック信号に中間信号を同期させた場合を示す第2の模式図である。図15に示した遅延クロック信号よりも更に遅延されたクロック信号CLK_OUTmは、CLKに対して時間(m×d2)だけ遅延される。Hレベル数判定回路156aには、デジタル遅延回路153aからのクロック信号CLK_OUTmおよびディスクリミネータ152からの中間信号DATAが入力される。Hレベル数判定回路156aは、クロック信号CLK_OUTmの立上り時に中間信号DATAがHighレベルであるタイミングが3つ存在するため、データ信号DATA_OUTは、3つのHighレベルパルスを含むものとなる。しかし、Hレベル数選択レジスタ156bに設定された値5には満たない。このため、Hレベル数判定回路156aは、デジタル遅延回路153aにクロック信号CLK_OUTmへの遅延量を更に加算するよう制御信号を出力する。そして、デジタル遅延回路153aは、クロック信号CLK_OUTmを更に遅延する。
図17は、遅延クロック信号に中間信号を同期させた場合を示す第3の模式図である。Hレベル数判定回路156aには、デジタル遅延回路153aから図16に示した遅延クロック信号よりも更に遅延されたクロック信号CLK_OUTおよびディスクリミネータ152からの中間信号DATAが入力される。Hレベル数判定回路156aは、クロック信号CLK_OUTの立上り時に中間信号DATAがHighレベルであるタイミングが5つ存在するため、データ信号DATA_OUTは、5つのHighレベルパルスを正しく検出したものとなる。
そして、Hレベル数判定回路156aは、Hレベル数選択レジスタ156bに設定された値5と等しいことを判定し、この時の遅延量でのクロック信号CLK_OUTを供給し続けるようデジタル遅延回路153aに制御信号を出力する。
そして、デジタル遅延回路153aは、選択された遅延クロック信号をHレベル数判定回路156aに供給し続ける。更に、Hレベル数判定回路156aは、供給された遅延クロック信号に中間信号を同期させてデータ信号を復元し、復元したデータ信号を制御回路110に出力する。また、デジタル遅延回路153aは、Hレベル数判定回路156aからの制御信号によって指定された遅延クロック信号を制御回路110に出力する。
このように、2進化回路150aでは、クロック信号を適切に遅延した遅延クロック信号に中間信号を同期させるようにすることで、信号なまりの影響を解消し、正しくデータ信号の復元を行うことができる。2進化回路150aでは、例えば、通信の開始時に遅延クロック信号生成用のHighレベルパルスを所定の数だけ与えて受信し、クロック信号に与える適切な遅延時間を予め取得しておくようにする。そして、本番通信では、クロック信号を予め取得した遅延時間分だけ遅延させた遅延クロック信号を用いて、データ信号を復元するようにする。
これにより、複数電圧レベルに重畳されたクロック信号とデータ信号とが合成された合成信号を信号なまりの影響を解消して、分離・復元することができる。そして、通信装置100と接続される他の装置・回路に対するクロック信号およびデータ信号の流用が容易となり、通信装置100の実装の際の負荷を軽減することができる。
なお、上記に説明した例では、デジタル遅延回路153aとHレベル数判定回路156aとを1対1に設けて高速クロック信号により徐々に遅延を与えるものとしたが、このような構成に限らない。例えば、デジタル遅延回路153aやHレベル数判定回路156aを並列に設けて、遅延時間の異なる遅延クロック信号を用いて、各遅延クロック信号にデータ信号を同期させた際のHighレベルパルス数を同時に判定することもできる。このようにすると、遅延クロック信号の決定に要する時間を短縮することができる。
ここで、以下に通信装置間で通信を行う際に行う遅延クロック信号の生成処理の具体例に関して説明する。以下の説明は、第1の実施の形態および第2の実施の形態に共通である。
図18は、遅延クロック信号を生成する処理の流れを示すフローチャートである。以下、図18に示す処理をステップ番号に沿って説明する。以下の処理は、通信装置100が、通信装置200からデータを受信する際に通信装置200からのテストデータ信号によって遅延クロック信号を生成する処理である。
[ステップS11]通信装置200は、クロック信号とテストデータ信号とを合成した合成信号を通信装置100に送信する。
[ステップS12]受信回路140は、通信装置200からの合成信号を受信する。受信回路140は、受信した合成信号を2進化回路150に出力する。
[ステップS12]受信回路140は、通信装置200からの合成信号を受信する。受信回路140は、受信した合成信号を2進化回路150に出力する。
[ステップS13]2進化回路150は、合成信号からクロック信号とテストデータ信号とを所定の閾値を用いて分離する。
[ステップS14]2進化回路150は、分離したクロック信号にテストデータ信号を正しく検出することができる適正な遅延量を与えて、遅延クロック信号を生成する。なお、適正な遅延量は、前述の第1,第2の実施の形態の方法を用いて求めることができる。
[ステップS14]2進化回路150は、分離したクロック信号にテストデータ信号を正しく検出することができる適正な遅延量を与えて、遅延クロック信号を生成する。なお、適正な遅延量は、前述の第1,第2の実施の形態の方法を用いて求めることができる。
[ステップS15]2進化回路150は、適正な遅延量が決定すると、制御回路110に遅延量が決定した旨を通知する。
[ステップS16]制御回路110は、2進化回路150から適正な遅延量が決定されたことの通知を受け付けると、通信装置200に本番データの送信を要求する。
[ステップS16]制御回路110は、2進化回路150から適正な遅延量が決定されたことの通知を受け付けると、通信装置200に本番データの送信を要求する。
なお、制御回路110は、2進化回路150で適正な遅延量を決定するために必要な時間が設定されており、その時間の経過後に通信装置200に本番データの送信を要求するようにしてもよい。また、制御回路110に、データ送信時や受信時におけるエラー検出機能を備えて、制御回路110の判断で通信可否を判断するようにしてもよい。
このように、本番通信前に適切な遅延クロック信号の生成を行っておくことで、本番通信の際のデータ検出の信頼性を向上することができる。
以上、本件の受信装置、送信装置および通信方法を図示の実施の形態に基づいて説明したが、これらに限定されるものではなく、各部の構成は同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。また、本発明は前述した実施の形態のうちの任意の2以上の構成(特徴)を組み合わせたものであってもよい。
以上、本件の受信装置、送信装置および通信方法を図示の実施の形態に基づいて説明したが、これらに限定されるものではなく、各部の構成は同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。また、本発明は前述した実施の形態のうちの任意の2以上の構成(特徴)を組み合わせたものであってもよい。
以上、説明した実施の形態の主な技術的特徴は、以下の付記の通りである。
(付記1) クロック信号にデータ信号が重畳された信号を受信する受信装置であって、
受信信号の電圧レベルが、第1の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第1の閾値よりも低い場合に前記クロック信号のロウレベルを検出して、前記クロック信号を分離するクロック識別部と、
前記受信信号の電圧レベルが、前記第1の閾値より高い第2の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第2の閾値よりも低い場合に前記中間信号のロウレベルを検出して、前記中間信号を分離するデータ識別部と、
前記クロック識別部が分離した前記クロック信号に前記データ識別部が分離した前記中間信号を同期させて、前記データ信号を出力する再同期部と、
を有することを特徴とする受信装置。
(付記1) クロック信号にデータ信号が重畳された信号を受信する受信装置であって、
受信信号の電圧レベルが、第1の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第1の閾値よりも低い場合に前記クロック信号のロウレベルを検出して、前記クロック信号を分離するクロック識別部と、
前記受信信号の電圧レベルが、前記第1の閾値より高い第2の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第2の閾値よりも低い場合に前記中間信号のロウレベルを検出して、前記中間信号を分離するデータ識別部と、
前記クロック識別部が分離した前記クロック信号に前記データ識別部が分離した前記中間信号を同期させて、前記データ信号を出力する再同期部と、
を有することを特徴とする受信装置。
(付記2) 前記クロック識別部が分離した前記クロック信号を当該クロック信号の周期より短い単位で遅延した遅延クロック信号を出力する遅延クロック生成部を有し、
前記再同期部は、前記遅延クロック生成部が出力した前記遅延クロック信号に前記データ識別部が出力した前記中間信号を同期させる、
ことを特徴とする付記1記載の受信装置。
前記再同期部は、前記遅延クロック生成部が出力した前記遅延クロック信号に前記データ識別部が出力した前記中間信号を同期させる、
ことを特徴とする付記1記載の受信装置。
(付記3) 前記遅延クロック生成部は、分離された前記クロック信号を異なる複数の遅延量で遅延させてテストクロック信号を生成し、分離された前記中間信号を前記テストクロックに同期させて、当該中間信号のハイレベルが正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とすることを特徴とする付記2記載の受信装置。
(付記4) 前記遅延クロック生成部は、遅延量を順に大きくしながら前記クロック信号を遅延させて複数のテストクロック信号を生成し、前記複数のテストクロック信号に前記中間信号を同期させて前記中間信号の値をそれぞれ検出して、前記複数のテストクロック信号のうち、前記遅延量が最小の信号からm番目の前記テストクロック信号に同期して最初に前記中間信号のハイレベルを検出し、n(ただし、n>m)番目の前記テストクロック信号に同期して、m番目以降で最初に前記中間信号のロウレベルを検出すると、当該m番目から(n−1)番目までのテストクロック信号のうち、何れか1つのテストクロック信号を前記遅延クロック信号として前記再同期部に出力することを特徴とする付記3記載の受信装置。
(付記5) 前記遅延クロック生成部は、前記複数のテストクロック信号のうち(m+n−1)/2(小数点以下は、切り捨てまたは切り上げ)番目のテストクロック信号を前記遅延クロック信号とすることを特徴とする付記4記載の受信装置。
(付記6) 前記遅延クロック生成部は、前記クロック信号を異なる複数の遅延量で遅延させて複数のテストクロック信号を生成し、前記テストクロック信号に前記中間信号を同期させて得られた出力信号に、ハイレベルの期間が当該テストクロックの周期単位で所定の回数だけ検出されるときの前記テストクロック信号を前記遅延クロック信号として出力することを特徴とする付記3記載の受信装置。
(付記7) 前記遅延クロック生成部からの要求に応じて、前記受信信号の送信元の送信装置に対して信号を送信する信号送信部を有し、
前記遅延クロック生成部は、前記送信装置から、前記データ信号の代わりにテスト用のテストデータ信号が重畳された信号が送信されたとき、前記遅延クロック生成部は、前記データ識別部から前記テストデータ信号に基づく前記中間信号を受け付け、当該中間信号を前記テストクロックに同期させて、当該中間信号が正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とし、当該遅延量の決定後に、前記信号送信部を通じて前記送信装置に対して前記データ信号を重畳した信号の送信を要求する、
ことを特徴とする付記1記載の受信装置。
前記遅延クロック生成部は、前記送信装置から、前記データ信号の代わりにテスト用のテストデータ信号が重畳された信号が送信されたとき、前記遅延クロック生成部は、前記データ識別部から前記テストデータ信号に基づく前記中間信号を受け付け、当該中間信号を前記テストクロックに同期させて、当該中間信号が正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とし、当該遅延量の決定後に、前記信号送信部を通じて前記送信装置に対して前記データ信号を重畳した信号の送信を要求する、
ことを特徴とする付記1記載の受信装置。
(付記8) デジタルデータの送信を行う送信装置であって、
クロック信号とデータ信号との入力を受ける信号入力部と、
前記クロック信号がロウレベルの場合に第1の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第1の電圧レベルよりも高い第2の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第2の電圧レベルよりも高い第3の電圧レベルの信号を出力する重畳部と、
を有することを特徴とする送信装置。
クロック信号とデータ信号との入力を受ける信号入力部と、
前記クロック信号がロウレベルの場合に第1の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第1の電圧レベルよりも高い第2の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第2の電圧レベルよりも高い第3の電圧レベルの信号を出力する重畳部と、
を有することを特徴とする送信装置。
(付記9) デジタルデータの送受信を行う送信装置と受信装置との通信方法であって、
前記送信装置が、クロック信号とデータ信号との入力を受け、前記クロック信号がロウレベルの場合に第1の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第1の電圧レベルよりも高い第2の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第2の電圧レベルよりも高い第3の電圧レベルの信号を送信し、
前記受信装置が、前記送信装置から送信された信号を受信し、当該受信信号の電圧レベルが、前記第1の電圧レベルよりも高く前記第2の電圧レベル以下の第1の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第1の閾値よりも低い場合に前記クロック信号のロウレベルを検出して前記クロック信号を分離し、前記第2の電圧レベルよりも高く前記第3の電圧レベル以下の第2の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第2の閾値よりも低い場合に前記中間信号のロウレベルを検出して前記中間信号を分離し、分離した前記クロック信号に前記中間信号を同期させて前記データ信号を出力する、
ことを特徴とする通信方法。
前記送信装置が、クロック信号とデータ信号との入力を受け、前記クロック信号がロウレベルの場合に第1の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第1の電圧レベルよりも高い第2の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第2の電圧レベルよりも高い第3の電圧レベルの信号を送信し、
前記受信装置が、前記送信装置から送信された信号を受信し、当該受信信号の電圧レベルが、前記第1の電圧レベルよりも高く前記第2の電圧レベル以下の第1の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第1の閾値よりも低い場合に前記クロック信号のロウレベルを検出して前記クロック信号を分離し、前記第2の電圧レベルよりも高く前記第3の電圧レベル以下の第2の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第2の閾値よりも低い場合に前記中間信号のロウレベルを検出して前記中間信号を分離し、分離した前記クロック信号に前記中間信号を同期させて前記データ信号を出力する、
ことを特徴とする通信方法。
1 送信装置
1a 重畳部
1b 送信部
2 受信装置
2a 受信部
2b クロック識別部
2c データ識別部
2d 再同期部
1a 重畳部
1b 送信部
2 受信装置
2a 受信部
2b クロック識別部
2c データ識別部
2d 再同期部
Claims (7)
- クロック信号にデータ信号が重畳された信号を受信する受信装置であって、
受信信号の電圧レベルが、第1の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第1の閾値よりも低い場合に前記クロック信号のロウレベルを検出して、前記クロック信号を分離するクロック識別部と、
前記受信信号の電圧レベルが、前記第1の閾値より高い第2の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第2の閾値よりも低い場合に前記中間信号のロウレベルを検出して、前記中間信号を分離するデータ識別部と、
前記クロック識別部が分離した前記クロック信号に前記データ識別部が分離した前記中間信号を同期させて、前記データ信号を出力する再同期部と、
を有することを特徴とする受信装置。 - 前記クロック識別部が分離した前記クロック信号を当該クロック信号の周期より短い単位で遅延した遅延クロック信号を出力する遅延クロック生成部を有し、
前記再同期部は、前記遅延クロック生成部が出力した前記遅延クロック信号に前記データ識別部が出力した前記中間信号を同期させる、
ことを特徴とする請求項1記載の受信装置。 - 前記遅延クロック生成部は、分離された前記クロック信号を異なる複数の遅延量で遅延させてテストクロック信号を生成し、分離された前記中間信号を前記テストクロックに同期させて、当該中間信号のハイレベルが正しく検出されたときに前記テストクロック信号に与えている遅延量を、前記クロック信号に対する前記遅延クロック信号の遅延量とすることを特徴とする請求項2記載の受信装置。
- 前記遅延クロック生成部は、遅延量を順に大きくしながら前記クロック信号を遅延させて複数のテストクロック信号を生成し、前記複数のテストクロック信号に前記中間信号を同期させて前記中間信号の値をそれぞれ検出して、前記複数のテストクロック信号のうち、前記遅延量が最小の信号からm番目の前記テストクロック信号に同期して最初に前記中間信号のハイレベルを検出し、n(ただし、n>m)番目の前記テストクロック信号に同期して、m番目以降で最初に前記中間信号のロウレベルを検出すると、当該m番目から(n−1)番目までのテストクロック信号のうち、何れか1つのテストクロック信号を前記遅延クロック信号として前記再同期部に出力することを特徴とする請求項3記載の受信装置。
- 前記遅延クロック生成部は、前記クロック信号を異なる複数の遅延量で遅延させて複数のテストクロック信号を生成し、前記テストクロック信号に前記中間信号を同期させて得られた出力信号に、ハイレベルの期間が当該テストクロックの周期単位で所定の回数だけ検出されるときの前記テストクロック信号を前記遅延クロック信号として出力することを特徴とする請求項3記載の受信装置。
- デジタルデータの送信を行う送信装置であって、
クロック信号とデータ信号との入力を受ける信号入力部と、
前記クロック信号がロウレベルの場合に第1の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第1の電圧レベルよりも高い第2の電圧レベルの信号を出力し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第2の電圧レベルよりも高い第3の電圧レベルの信号を出力する重畳部と、
を有することを特徴とする送信装置。 - デジタルデータの送受信を行う送信装置と受信装置との通信方法であって、
前記送信装置が、クロック信号とデータ信号との入力を受け、前記クロック信号がロウレベルの場合に第1の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がロウレベルの場合に前記第1の電圧レベルよりも高い第2の電圧レベルの信号を送信し、前記クロック信号がハイレベル、かつ、前記データ信号がハイレベルの場合に前記第2の電圧レベルよりも高い第3の電圧レベルの信号を送信し、
前記受信装置が、前記送信装置から送信された信号を受信し、当該受信信号の電圧レベルが、前記第1の電圧レベルよりも高く前記第2の電圧レベル以下の第1の閾値以上の場合に前記クロック信号のハイレベルを検出し、前記第1の閾値よりも低い場合に前記クロック信号のロウレベルを検出して前記クロック信号を分離し、前記第2の電圧レベルよりも高く前記第3の電圧レベル以下の第2の閾値以上の場合に前記データ信号の信号レベルに対応する中間信号のハイレベルを検出し、前記第2の閾値よりも低い場合に前記中間信号のロウレベルを検出して前記中間信号を分離し、分離した前記クロック信号に前記中間信号を同期させて前記データ信号を出力する、
ことを特徴とする通信方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008128149A JP2009278405A (ja) | 2008-05-15 | 2008-05-15 | 受信装置、送信装置および通信方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008128149A JP2009278405A (ja) | 2008-05-15 | 2008-05-15 | 受信装置、送信装置および通信方法 |
Publications (1)
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ID=41443410
Family Applications (1)
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JP (1) | JP2009278405A (ja) |
Cited By (1)
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JP2021016091A (ja) * | 2019-07-12 | 2021-02-12 | Necプラットフォームズ株式会社 | 送信装置、受信装置、通信システム、送信方法および受信方法 |
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2008
- 2008-05-15 JP JP2008128149A patent/JP2009278405A/ja active Pending
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