JP2009274569A - 車両制御装置 - Google Patents
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Abstract
【解決手段】パワートレイン制御装置10は、車両制御のための処理を実行するデュアルコアCPU20と、デュアルコアCPU20により定期的に実行される異常監視用処理に基づき異常を検出した場合にデュアルコアCPU20をリセットする監視IC30とを備える。デュアルコアCPU20は、車両制御のための処理を分担して実行するマスタ側コア21及びスレーブ側コア22を備え、マスタ側コア21は、スレーブ側コア22の異常を検出した場合には、異常監視用処理を正常時と同様に実行しつつ、スレーブ側コア22により実行されるべき処理を代行するフェイルセーフ処理を行う。
【選択図】図1
Description
そこで、請求項2に記載の車両制御装置では、マスタ側コアは、フェイルセーフ処理として、スレーブ側コアにより実行されるべき処理を、スレーブ側コアが実行するよりも低負荷となる方法で実行する。このような車両制御装置によれば、マスタ側コアによるフェイルセーフ処理の処理負荷を抑制することができる。
[第1実施形態]
図1は、第1実施形態のパワートレイン制御装置10の概略構成を表すブロック図である。
まず、デュアルコアCPU20を監視するために監視IC30が定期的に実行する監視IC処理について、図2のフローチャートを用いて説明する。
一方、S101で、マスタ側コア21が正常でないと判定した場合には、S102へ移行し、デュアルコアCPU20にリセットをかける。これにより、デュアルコアCPU20のマスタ側コア21及びスレーブ側コア22が共にリセットされる。その後、本監視IC処理を終了する。
スレーブ側コア22は、このスレーブ側処理を開始すると、まずS201で、トランスミッション制御の制御値の算出処理を行う。
マスタ側コア21は、このマスタ側処理を開始すると、まずS301で、エンジン制御の制御値を算出し、入出力部40を介してエンジン51へ出力するエンジン制御処理を行う。
次に、第2実施形態のパワートレイン制御装置10について説明する。
第2実施形態のパワートレイン制御装置10は、第1実施形態のパワートレイン制御装置10と対比すると、デュアルコアCPU20のマスタ側コア21が、前述したマスタ側処理(図4)に代えて、図5に示すマスタ側処理を実行する点が異なる。その他、第1実施形態と共通する内容については説明を省略する。
このようなマスタ側処理が定期的に実行されることにより、スレーブ側コア22に異常が発生した場合にも、デュアルコアCPU20のリセット復帰を試み、リセット復帰した場合には通常制御を維持することができる。一方、N回リセットしてもスレーブ側コア22の異常状態が継続する場合には、第1実施形態と同様、マスタ側コア21によりトランスミッション制御値のフェイルセーフ値が出力されることになる。なお、数値Nは、マスタ側コア21の処理に支障のない値に設定される。
加えて、第2実施形態のパワートレイン制御装置10では、マスタ側コア21が、スレーブ側コア22の異常を検出した場合に、監視IC30にデュアルコアCPU20をリセットさせるようにしているため、リセットによりスレーブ側コア22を復帰させることが可能となる。特に、異常回数があらかじめ設定された回数(N回)となった場合に、フェイルセーフ処理を行うようにしているため、マスタ側コア21による処理に影響のない範囲で、スレーブ側コア22のリセット復帰の可能性を高くすることができる。
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得ることは言うまでもない。
Claims (9)
- 車両制御のための処理を実行するマルチコアCPUと、
前記マルチコアCPUにより定期的に実行される異常監視用処理に基づき異常を検出した場合に前記マルチコアCPUをリセットする監視手段と、
を備える車両制御装置であって、
前記マルチコアCPUは、車両制御のための処理を分担して実行するマスタ側コア及びスレーブ側コアを少なくとも備え、
前記マスタ側コアは、前記スレーブ側コアの異常を検出した場合には、前記異常監視用処理を正常時と同様に実行しつつ、前記スレーブ側コアにより実行されるべき処理を代行するフェイルセーフ処理を行うこと
を特徴とする車両制御装置。 - 前記マスタ側コアは、前記フェイルセーフ処理として、前記スレーブ側コアにより実行されるべき処理を、前記スレーブ側コアが実行するよりも低負荷となる方法で実行すること
を特徴とする請求項1に記載の車両制御装置。 - 前記マスタ側コアは、前記フェイルセーフ処理として、前記スレーブ側コアにより実行されるべき制御値の演算処理を、固定の制御値を用いて実行すること
を特徴とする請求項2に記載の車両制御装置。 - 前記マスタ側コアは、前記フェイルセーフ処理として、前記スレーブ側コアにより実行されるべき制御値の演算処理を、簡易的な演算方法で実行すること
を特徴とする請求項2に記載の車両制御装置。 - 前記スレーブ側コアは、トランスミッション制御の制御値の演算処理を行うこと
を特徴とする請求項3又は請求項4に記載の車両制御装置。 - 前記スレーブ側コアは、エンジンの可変バルブタイミング制御の制御値の演算処理を行うこと
を特徴とする請求項3又は請求項4に記載の車両制御装置。 - 前記スレーブ側コアは、正常時に共有メモリへの書込処理を定期的に行い、前記マスタ側コアは、前記共有メモリに書き込まれた情報に基づき前記スレーブ側コアの異常を検出すること
を特徴とする請求項1から請求項6までのいずれか1項に記載の車両制御装置。 - 前記マスタ側コアは、前記スレーブ側コアの異常を検出した場合には、前記監視手段に当該マルチコアCPUをリセットさせ、リセットにより前記スレーブ側コアが復帰しない場合に、前記フェイルセーフ処理を行うこと
を特徴とする請求項1から請求項7までのいずれか1項に記載の車両制御装置。 - 前記マスタ側コアは、前記スレーブ側コアの異常を検出した回数をカウントし、その回数があらかじめ設定された回数以上となった場合に、前記フェイルセーフ処理を行うこと
を特徴とする請求項8に記載の車両制御装置。
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