JP2002091802A - 電子制御システムの暴走監視装置 - Google Patents
電子制御システムの暴走監視装置Info
- Publication number
- JP2002091802A JP2002091802A JP2000279174A JP2000279174A JP2002091802A JP 2002091802 A JP2002091802 A JP 2002091802A JP 2000279174 A JP2000279174 A JP 2000279174A JP 2000279174 A JP2000279174 A JP 2000279174A JP 2002091802 A JP2002091802 A JP 2002091802A
- Authority
- JP
- Japan
- Prior art keywords
- control system
- output
- electronic control
- monitoring device
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
走を正しく監視すること。 【解決手段】マイコン10は、エンジン制御を行う第1
CPU11と、トランスミッション制御を行う第2CP
U12とをはじめ、RAM13、ROM14、フリーラ
ンタイマ15、I/O部16を備える。WDC監視部1
8は、I/O部16から出力されるWDC信号を監視
し、同WDC信号の周期性が崩れると、各CPU11,
12で異常発生したと判断し、リセット信号を出力す
る。この場合特に、フリーランタイマ15は、各CPU
11,12に対して一定周期でタイミングを通知し、各
CPU11,12は、同タイマ15から通知されるタイ
ミングに従い、互いに異なるタイミングでそれぞれWD
C用I/OポートをH又はLに操作する。これにより、
WDC用I/OポートからWDC監視部18に対して一
定周期のWDC信号が出力される。
Description
少なくとも2つの演算プロセッサを備え、演算プロセッ
サからの周期的な出力に基づくウォッチドッグクリア信
号(WDC信号)により演算プロセッサの暴走を監視す
る電子制御システムの暴走監視装置に関するものであ
る。
C)信号として出力されるパルスの周期性に基づいてマ
イクロコンピュータ(マイコン)の暴走を監視する装置
が提案されている。また近年では、マイコン処理の複雑
化、高速化、小型化の要求に伴い、通常のマイコンを2
個用いたり、1つのパッケージに2つのCPUを搭載し
たデュアルコア(デュアルCPU)のマイコンが使用さ
れるようになり、2つのマイコン(CPU)へ処理を分
散させるようになっている。
合、暴走監視を行うには図7に示す2つの手法が考えら
れる。すなわち、図7(a)では、2つのマイコンA,
B毎に監視部が設けられ、各マイコンA,Bから出力さ
れるWDC信号がそれぞれ別個の監視部に入力される構
成となっている。また、図7(b)では、マイコンBの
動作がマイコンAにより監視され、マイコンBが正常で
あり且つマイコンA自身も同様に正常である場合、マイ
コンAから監視部に対してWDC信号が出力される構成
となっている。
は、マイコン毎に監視部が必要になる上に、監視部への
通信線が2本必要になり、コストアップとなる。また、
上記図7(b)の手法では、監視部は1つに集約できる
ものの、マイコンBのWDC信号をマイコンAで監視し
なければならないため、マイコンA側の処理が複雑化
し、処理負荷が増える。
められる制御では、2つのマイコンにて同一又は同一相
当の演算処理(同じ周期で同じ処理時間の演算を行う処
理)を行う、いわゆるデュアルマイクロコンピュータシ
ステムが提案されており、当該システムに有用なマイコ
ンの暴走監視装置として、特許第2556156号公報
がある。この公報の装置では、2つのマイコンが所定の
周期毎に異なるタイミングでWDC信号を出力し、各マ
イコンのWDC信号によりフリップフロップの出力を反
転させる。そして、フリップフロップの出力周期が予め
定められた範囲内になければ異常と判定するようにして
いた。
散し、各マイコンで互いに異なる処理を実施させるよう
にした電子制御システムの場合、エンジン制御やトラン
スミッション制御等、異なる処理がマイコン毎に割り当
てられ、各マイコンの演算タイミングや処理時間が異な
ることが原因でWDC信号の出力タイミングがずれてし
まう。それ故に、上記公報のように所定周期でマイコン
毎にWDC信号を出力させようとしても、WDC信号の
出力周期がずれ、結果として誤った監視動作が行われて
しまう。例えば、エンジン制御用マイコンとトランスミ
ッション制御用マイコンとを有する制御システムでは、
前者のマイコンは、エンジン回転に応じたタイミングで
行う処理(角度同期処理)が多いのに対し、後者のマイ
コンは、一定時間毎に行う処理(時間同期処理)が多い
ため、2つのマイコンでタイミングの周期が合わせられ
ない。
ド制御など、同一又は同一相当の演算処理を行う場合に
も、コスト等の関係上、2つのマイコンの動作周期が異
なるもの(一方が20MHz動作、他方が16MHz動
作)を使用することが考えられる。かかる場合にも、上
記公報の装置では、マイコン毎にタイミングの周期が合
わず、監視動作を正しく行わせることができなくなる。
着目してなされたものであって、その目的とするところ
は、構成の簡素化を図りつつ、演算プロセッサの暴走を
正しく監視することができる電子制御システムの暴走監
視装置を提供することである。
おいて、監視部は、各々の演算プロセッサからの周期的
な出力に基づくウォッチドッグクリア(WDC)信号を
入力し、ウォッチドッグクリア信号の周期性が崩れると
演算プロセッサの異常発生の旨を判定する。また、特に
本発明では、タイマ部は、各々の演算プロセッサに対し
て一定周期でタイミングを通知し、各演算プロセッサ
は、前記タイマ部から通知されるタイミングに従い、互
いに異なるタイミングでそれぞれ周期的な出力を行う。
対して同数の監視部が必要になることはなく、構成の簡
素化が可能となる。また、特定の演算プロセッサが他の
演算プロセッサの分まで監視を行う必要もなく、特定の
演算プロセッサにおいて処理が煩雑になる、処理負荷が
増大するといった不都合も生じない。更に、タイマ部か
ら通知されるタイミングに従い、各演算プロセッサが周
期的な出力を行うので、仮に各演算プロセッサが互いに
異なる処理を請け負っていても、ウォッチドッグクリア
信号の出力周期がずれることはない。従って、演算プロ
セッサの暴走を確実に監視することができる。
とも2つ以上の演算プロセッサを有する電子制御システ
ム(請求項3)や、互いに動作周期の異なる少なくとも
2つ以上の演算プロセッサを有する電子制御システム
(請求項4)にとって有益な構成が提供できる。
所定時間継続した場合に各演算プロセッサをリセットす
ることにより、異常発生後において演算プロセッサの正
常復帰が可能となる。
に、前記タイマ部からのタイミング通知により各々の演
算プロセッサで割り込み要求が発生し、ウォッチドッグ
クリア処理が実施されると良い。
ッケージ内に設けられる場合にも好適に具体化できる
(請求項6)。かかる場合において、請求項7に記載の
発明では、第1及び第2の演算プロセッサは、タイマ部
により通知される演算プロセッサ毎のタイミングで出力
部の出力をH/L(ハイレベル/ローレベル)で反転さ
せる。そして、前記監視部は、出力部の出力が、予め定
められた周期にて反転しない場合に異常発生の旨を判定
する。本構成では、何れかの演算プロセッサが暴走した
場合には、出力部のH/L出力の周期性が崩れることか
ら、異常発生が容易に且つ確実に判定できる。
でH/L反転させる構成として、請求項8に記載したよ
うに、第1及び第2の演算プロセッサにおいて、前記タ
イマ部からのタイミング通知に従い出力部の出力を周期
的に各々H又はLに操作するよう構成すると良い。
プフロップ回路は、第1の演算プロセッサからの周期的
な出力によりセットされると共に、第2の演算プロセッ
サからの周期的な出力によりリセットされる。前記監視
部は、フリップフロップ回路の出力が、予め定められた
周期にて反転しない場合に異常発生の旨を判定する。本
構成では、何れかの演算プロセッサが暴走した場合に
は、フリップフロップ回路のH/L出力の周期性が崩れ
ることから、異常発生が容易に且つ確実に判定できる。
出力を一定周期で反転させる構成として、請求項10に
記載したように、第1及び第2の演算プロセッサにおい
て、前記タイマ部からのタイミング通知に従いフリップ
フロップ回路のセット端子及びリセット端子に周期的に
各々ワンショットパルスを出力するよう構成すると良
い。
には、前記監視部に対する出力がH又はLの何れの状態
で固定されるかに応じて異常発生の演算プロセッサを特
定し、その異常発生の演算プロセッサをリセットする。
本構成によれば、暴走した演算プロセッサだけを選択的
にリセットすることができる。
タイマ部は、所定数のビットで構成されるフリーランタ
イマであり、該フリーランタイマの特定ビットの反転に
伴い前記演算プロセッサに対してタイミングを通知す
る。この場合、フリーランタイマの各ビットは所定の時
間周期で反転し、この反転のタイミングによれば、所望
とする一定周期でタイミング通知を行わせることができ
るようになる。
発明を具体化した第1の実施の形態を図面に従って説明
する。本実施の形態の電子制御システムでは、処理速度
の向上を図るべく、同一パッケージ内に2つのCPU
(コア)を収容した、いわゆるデュアルコアマイコンを
用いており、各CPUは、ROM、RAM、I/O、タ
イマなどを共通に使用する。
置を示す構成図である。図1において、マイコン10
は、エンジン制御を行う第1CPU11と、トランスミ
ッション制御を行う第2CPU12とをはじめ、RAM
13、ROM14、フリーランタイマ15、I/O部1
6を備える。この場合、第1CPU11は、主として回
転同期のエンジン制御を行い、第2CPU12は、主と
して時間同期のトランスミッション制御を行う。第1及
び第2CPU11,12とフリーランタイマ15には発
振子17が接続されている。ここで、フリーランタイマ
15は、一定時間毎(例えば1μs毎)にカウントアッ
プされる2バイト(16ビット)のタイマカウンタにて
構成される。すなわち、フリーランタイマ15は「00
00H」〜「FFFFH」の間でカウント値を変化させ
るタイマとして機能する。
トには、マイコン等により構成されるWDC監視部18
が接続されている。WDC監視部18は、I/O部16
から出力されるWDC信号を監視し、同WDC信号の周
期性が崩れると、各CPU11,12で異常発生したと
判断し、リセット信号(/RST)を出力する。なお、
本実施の形態では、第1及び第2CPU11,12が
「演算プロセッサ」に、フリーランタイマ15が「タイ
マ部」に、I/O部16が「出力部」にそれぞれ相当す
る。
走監視の動作を図2のタイムチャートを用いて説明す
る。図2には、フリーランタイマ15の動作、各CPU
11,12のWDC処理タイミング、WDC用I/Oポ
ートの出力(WDC信号)、リセット信号をそれぞれ示
している。
ントアップ動作を継続し、その際、フリーランタイマ1
5を構成する各ビットはそれぞれに同一の時間間隔で反
転を繰り返す。一例として図3に示すように、フリーラ
ンタイマ15の12番目のビット(bit12)は約4
ms毎に反転を繰り返す。この場合、当該bit12の
反転のタイミングが第1及び第2CPU11,12に通
知され、その際、各CPU11,12では割り込み要求
が発生し、WDC処理を実施する。すなわち、第1CP
U11は、フリーランタイマ15のbit12が0→1
に反転するタイミングでエンジン制御を中断し、WDC
処理によりWDC用I/OポートをHに操作する。ま
た、第2CPU12は、フリーランタイマ15のbit
12が1→0に反転するタイミングでトランスミッショ
ン制御を中断し、WDC処理によりWDC用I/Oポー
トをLに操作する。これにより、WDC用I/Oポート
からWDC監視部18に対して一定周期のWDC信号が
出力される。なおこのとき、I/O部16は各CPU共
通で使用されるが、各CPU11,12は、一定の時間
間隔が経過する度にI/O部16に対して交互に出力を
行う。そのため、I/O部16に対して同時に出力が行
われるといった不都合はない。
フリーランタイマ15のbit12の反転に応じてWD
C用I/Oポートの出力が一定周期で反転を繰り返す。
従って、両CPU11,12共に、正常動作していると
判断できる。
走すると、第2CPU12でWDC処理が実施できなく
なる。このとき、図2の(B)期間に示すように、WD
C用I/OポートがLに立ち下げられず、WDC用I/
Oポート出力はH固定となる。これがWDC監視部18
でチェックされ、その状態がある一定時間連続すると、
CPU11,12がリセットされる。このリセットによ
り、図2の(C)期間のように正常復帰が可能となり、
それ以降、再びWDC信号が一定周期で反転動作する。
に示す効果が得られる。第1及び第2CPU11,12
のWDC処理(割り込み要求発生)のタイミングをフリ
ーランタイマ15から交互に通知し、その時生成される
WDC信号の周期性により各CPU11,12の暴走を
監視した。かかる構成では、各CPU11,12に対し
て同数のWDC監視部が必要になることはなく、構成の
簡素化が可能となる。また、特定のCPUが他のCPU
の分まで監視を行う必要もなく、特定のCPUの処理が
煩雑になる、処理負荷が増大するといった不都合も生じ
ない。また更に、各CPU11,12の互いに異なる処
理を行っていても、WDC信号の出力周期がずれること
はない。従って、CPU11,12の暴走を確実に監視
することができる。
に伴い各CPU11,12に対してタイミングを通知す
るようにしたので、所望とする一定周期でタイミング通
知を行わせることができるようになる。なお、WDC処
理の周期を変更するには、各CPU11,12へタイミ
ングを通知するbitを変更すれば良い。
るWDC信号は、周期的にH/L反転動作する従前通り
のものであり、WDC監視部18としての機能は何ら変
更はない。それ故に、監視対象のマイコンの形態が変わ
っても、WDC監視部18(監視機能)としての互換性
は保たれる。つまり、監視対象のマイコンが、図1の如
く同一パッケージに設けられるデュアルコアマイコンで
ある他に、別個のパッケージに設けられるマイコンであ
っても、同じWDC監視部18(監視機能)が適用でき
る。
2CPU11,12の何れかが暴走した場合、各CPU
11,12を同時にリセットしたが、暴走したCPUを
特定し、暴走側のCPUのみをリセットするようにして
も良い。例えば、WDC用ポート出力がH固定かL固定
かに応じて異常発生側のCPUを特定し、その特定した
CPUに対してリセットをかけるようにする。
る第2の実施の形態について、第1の実施の形態との相
違点を中心に説明する。本実施の形態では、別個にパッ
ケージングされた2つのマイコンを用い、各々のマイコ
ンが互いに異なる処理を行う構成としている。
置を示す構成図である。図4において、本制御装置は、
エンジン制御を司る第1マイコン21と、トランスミッ
ション制御を司る第2マイコン22とを備え、両マイコ
ン21,22はシリアル通信にて相互に通信可能に接続
されている。また、これらマイコン21,22にはタイ
マ23が接続されており、タイマ23は、発振子24の
動作に従い各マイコン21,22に対して一定周期のパ
ルス信号を出力する。マイコン21,22はそれぞれ、
タイマ出力の立ち上がり又は立ち下がりのタイミングで
ワンショットパルスを出力する。
端子には、第1マイコン21のWDC用I/Oポートが
接続され、リセット(R)端子には、第2マイコン22
のWDC用I/Oポートが接続されている。また、フリ
ップフロップ25の出力(Q)端子には、マイコン等に
より構成されるWDC監視部26が接続されている。こ
の場合、フリップフロップ25は、第1マイコン21の
ワンショットパルスによりセット、第2マイコン22の
ワンショットパルスによりリセットされ、その出力であ
るWDC信号がWDC監視部26に入力される。
リセット(/RST)端子に接続されていると共に、第
2マイコン22のリセット(/RST)端子に接続され
ている。そして、WDC監視部26は、フリップフロッ
プ25の出力Qが、予め定められた周期にて反転しない
場合に異常発生とみなし、各マイコン21,22の/R
ST端子にリセット信号を出力する。この場合、WDC
監視部26は、各マイコン21,22を別個にリセット
しても良いし、同時にリセットするようにしても良い。
なお、本実施の形態では、第1及び第2マイコン21,
22が「演算プロセッサ」に、タイマ23が「タイマ
部」にそれぞれ相当する。
作を図5のタイムチャートを用いて説明する。図5中、
a〜e2は、図1中に同じ符号を付した各部位の信号波
形を示している。
(例えば4ms毎)に反転出力を行う(図のa信号)。
このタイマ出力の立ち上がり又は立ち下がりのタイミン
グでマイコン21,22で割り込み要求が発生し、WD
C処理が実施される。すなわち、第1マイコン21は、
タイマ出力aの立ち上がりのタイミングでエンジン制御
を中断し、フリップフロップ25に対してワンショット
パルスを出力する(図のb信号)。また、第2マイコン
22は、タイマ出力aの立ち下がりのタイミングでトラ
ンスミッション制御を中断し、フリップフロップ25に
対してワンショットパルスを出力する(図のc信号)。
コン21からのワンショットパルスbによりフリップフ
ロップ25がセットされ、出力QがHに操作される。ま
た、第2マイコン22からのワンショットパルスcによ
りフリップフロップ25がリセットされ、出力QがLに
操作される。これにより、フリップフロップ25は、タ
イマ出力(a信号)と同じ一定周期で反転を繰り返すこ
ととなる。
タイマ出力aの各立ち上がり及び立ち下がりに応じて各
マイコン21,22から周期的にワンショットパルス
b,cが出力され、それに伴いフリップフロップ25が
一定周期で反転出力を繰り返す。従って、両マイコン2
1,22共に、正常動作していると判断できる。
暴走すると、図5の(B)期間に示すように、タイマ出
力の立ち下がりタイミングでも第2マイコン22でWD
C処理が実施できなくなる。このとき、第2マイコン2
2からワンショットパルスが出力されないためにフリッ
プフロップ25がリセットされず、フリップフロップ2
5の出力QがH固定になる。これがWDC監視部26で
チェックされ、その状態がある一定時間連続すると、第
2マイコン22がリセットされる(e2)。このリセッ
トにより、図5の(C)期間のように正常復帰が可能と
なり、それ以降、再びWDC信号が一定周期で反転動作
する。
の実施の形態と同様に、構成の簡素化を図りつつ、第1
及び第2マイコン21,22の暴走を正しく監視するこ
とができる。
体化できる。上記第2の実施の形態では、第1及び第2
マイコン21,22とは別個にタイマ23を設け、その
タイマ23から各マイコン21,22へWDC処理のタ
イミングを通知したが、その構成を図6のように変更す
る。図6では、第1マイコン21内のタイマ28を用
い、このタイマ出力により、第1マイコン21内でWD
C処理のタイミングを発生させると共に、第2マイコン
22に対してWDC処理のタイミングを通知する。例え
ば、タイマ28は、第1マイコン21内蔵のフリーラン
タイマで実現される。
理を行う場合でなくとも、各演算プロセッサの動作周期
が異なる場合にも本発明は有効となる。すなわち、アン
チスキッド制御など、同一又は同一相当の演算処理を2
つの演算プロセッサで行う場合において、各演算プロセ
ッサの動作周期が相違しても各演算プロセッサでWDC
処理の周期がずれることはなく、監視動作を正しく行わ
せることができる。
暴走時にリセットをかけるよう構成したが、これを変更
する。例えば、WDC監視部が、暴走した演算プロセッ
サの機能を補うべくフェイルセーフ処理を実施するよう
にしても良い。また、演算プロセッサのリセットを複数
回試みてもリセットできない場合に、同様にWDC監視
部がフェイルセーフ処理を実施するようにしても良い。
として、2つのCPU(又はマイコン)を持つ構成を例
示したが、3つ以上のCPU(又はマイコン)を持つ構
成で具体化しても良い。
を示す構成図。
ト。
を示す構成図。
ト。
U、15…フリーランタイマ、16…I/O部、18…
WDC監視部、21…第1マイコン、22…第2マイコ
ン、23…タイマ、25…フリップフロップ、26…W
DC監視部。
Claims (12)
- 【請求項1】並行して動作する少なくとも2つの演算プ
ロセッサと、 各々の演算プロセッサからの周期的な出力に基づくウォ
ッチドッグクリア信号を入力し、ウォッチドッグクリア
信号の周期性が崩れると前記演算プロセッサの異常発生
の旨を判定する監視部とを備える電子制御システムの暴
走監視装置であって、 各々の演算プロセッサに対してタイマ部より一定周期で
タイミングを通知し、各演算プロセッサは、前記タイマ
部から通知されるタイミングに従い、互いに異なるタイ
ミングでそれぞれ周期的な出力を行うことを特徴とする
電子制御システムの暴走監視装置。 - 【請求項2】前記監視部は、異常が所定時間継続した場
合に各演算プロセッサをリセットするための信号を出力
する請求項1に記載の電子制御システムの暴走監視装
置。 - 【請求項3】互いに異なる処理を行う少なくとも2つ以
上の演算プロセッサを有する請求項1又は2に記載の電
子制御システムの暴走監視装置。 - 【請求項4】互いに動作周期の異なる少なくとも2つ以
上の演算プロセッサを有する請求項1又は2に記載の電
子制御システムの暴走監視装置。 - 【請求項5】前記タイマ部からのタイミング通知により
各々の演算プロセッサで割り込み要求が発生し、ウォッ
チドッグクリア処理が実施される請求項1〜4の何れか
に記載の電子制御システムの暴走監視装置。 - 【請求項6】前記した各々の演算プロセッサは、同一パ
ッケージ内に設けられる請求項1〜5の何れかに記載の
電子制御システムの暴走監視装置。 - 【請求項7】請求項6に記載の電子制御システムの暴走
監視装置において、 第1及び第2の演算プロセッサと、これら演算プロセッ
サからの周期的な出力により自身の出力が操作される出
力部とを備え、第1及び第2の演算プロセッサは、前記
タイマ部により通知される演算プロセッサ毎のタイミン
グで前記出力部の出力をH/Lで反転させ、前記監視部
は、出力部の出力が、予め定められた周期にて反転しな
い場合に異常発生の旨を判定する電子制御システムの暴
走監視装置。 - 【請求項8】請求項7に記載の電子制御システムの暴走
監視装置において、 前記第1の演算プロセッサは、前記タイマ部からのタイ
ミング通知に従い出力部の出力をHに操作する一方、前
記第2の演算プロセッサは、前記タイマ部からのタイミ
ング通知に従い出力部の出力をLに操作する電子制御シ
ステムの暴走監視装置。 - 【請求項9】第1及び第2の演算プロセッサと、第1の
演算プロセッサからの周期的な出力によりセットされる
と共に、第2の演算プロセッサからの周期的な出力によ
りリセットされるフリップフロップ回路とを備え、前記
監視部は、フリップフロップ回路の出力が、予め定めら
れた周期にて反転しない場合に異常発生の旨を判定する
請求項1〜5の何れかに記載の電子制御システムの暴走
監視装置。 - 【請求項10】請求項9に記載の電子制御システムの暴
走監視装置において、 前記第1の演算プロセッサは、前記タイマ部からのタイ
ミング通知に従いフリップフロップ回路のセット端子に
ワンショットパルスを出力する一方、前記第2の演算プ
ロセッサは、前記タイマ部からのタイミング通知に従い
フリップフロップ回路のリセット端子にワンショットパ
ルスを出力する電子制御システムの暴走監視装置。 - 【請求項11】請求項7〜10の何れかに記載の電子制
御システムの暴走監視装置において、 異常発生時には、前記監視部に対する出力がH又はLの
何れの状態で固定されるかに応じて異常発生の演算プロ
セッサを特定し、その異常発生の演算プロセッサをリセ
ットする電子制御システムの暴走監視装置。 - 【請求項12】前記タイマ部は、所定数のビットで構成
されるフリーランタイマであり、該フリーランタイマの
特定ビットの反転に伴い前記演算プロセッサに対してタ
イミングを通知する請求項1〜11の何れかに記載の電
子制御システムの暴走監視装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000279174A JP3714141B2 (ja) | 2000-09-14 | 2000-09-14 | 電子制御システムの暴走監視装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000279174A JP3714141B2 (ja) | 2000-09-14 | 2000-09-14 | 電子制御システムの暴走監視装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002091802A true JP2002091802A (ja) | 2002-03-29 |
JP3714141B2 JP3714141B2 (ja) | 2005-11-09 |
Family
ID=18764222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000279174A Expired - Fee Related JP3714141B2 (ja) | 2000-09-14 | 2000-09-14 | 電子制御システムの暴走監視装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3714141B2 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006193050A (ja) * | 2005-01-13 | 2006-07-27 | Favess Co Ltd | 制御装置およびそれを備えた電動パワーステアリング装置 |
JP2006338605A (ja) * | 2005-06-06 | 2006-12-14 | Denso Corp | プログラム異常監視方法及びプログラム異常監視装置 |
JP2009274569A (ja) * | 2008-05-14 | 2009-11-26 | Denso Corp | 車両制御装置 |
WO2012053110A1 (ja) * | 2010-10-22 | 2012-04-26 | 富士通株式会社 | 障害監視装置、障害監視方法及びプログラム |
JP2016038620A (ja) * | 2014-08-05 | 2016-03-22 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
JP2016057888A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社デンソー | 電子制御装置及び通信システム |
JP2017052452A (ja) * | 2015-09-11 | 2017-03-16 | パナソニックIpマネジメント株式会社 | 照明制御装置、照明装置、および移動体 |
CN111356961A (zh) * | 2017-11-16 | 2020-06-30 | 罗伯特·博世有限公司 | 用于控制车辆功能的设备、用于车辆的车辆***、用于复位用于控制车辆功能的设备的电路的方法 |
-
2000
- 2000-09-14 JP JP2000279174A patent/JP3714141B2/ja not_active Expired - Fee Related
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006193050A (ja) * | 2005-01-13 | 2006-07-27 | Favess Co Ltd | 制御装置およびそれを備えた電動パワーステアリング装置 |
JP4678482B2 (ja) * | 2005-01-13 | 2011-04-27 | 株式会社ジェイテクト | 制御装置およびそれを備えた電動パワーステアリング装置 |
JP2006338605A (ja) * | 2005-06-06 | 2006-12-14 | Denso Corp | プログラム異常監視方法及びプログラム異常監視装置 |
US7496800B2 (en) | 2005-06-06 | 2009-02-24 | Denso Corporation | Malfunction monitoring method and system |
JP2009274569A (ja) * | 2008-05-14 | 2009-11-26 | Denso Corp | 車両制御装置 |
JPWO2012053110A1 (ja) * | 2010-10-22 | 2014-02-24 | 富士通株式会社 | 障害監視装置、障害監視方法及びプログラム |
WO2012053110A1 (ja) * | 2010-10-22 | 2012-04-26 | 富士通株式会社 | 障害監視装置、障害監視方法及びプログラム |
JP2016038620A (ja) * | 2014-08-05 | 2016-03-22 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
JP2016057888A (ja) * | 2014-09-10 | 2016-04-21 | 株式会社デンソー | 電子制御装置及び通信システム |
JP2017052452A (ja) * | 2015-09-11 | 2017-03-16 | パナソニックIpマネジメント株式会社 | 照明制御装置、照明装置、および移動体 |
US10889244B2 (en) | 2015-09-11 | 2021-01-12 | Panasonic Intellectual Property Management Co., Ltd. | Lighting control device, lighting device, and vehicle |
CN111356961A (zh) * | 2017-11-16 | 2020-06-30 | 罗伯特·博世有限公司 | 用于控制车辆功能的设备、用于车辆的车辆***、用于复位用于控制车辆功能的设备的电路的方法 |
JP2021503655A (ja) * | 2017-11-16 | 2021-02-12 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングRobert Bosch Gmbh | 車両用の機能を制御するための装置、車両用の車両システム、および車両用の機能を制御するための装置の電気回路をリセットするための方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3714141B2 (ja) | 2005-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011022934A (ja) | 電子制御ユニット、異常検出方法 | |
JP2002091802A (ja) | 電子制御システムの暴走監視装置 | |
JP2009053952A (ja) | Cpu監視装置及び電子制御装置 | |
JP6224545B2 (ja) | 電子制御装置 | |
US20230409403A1 (en) | Control device and control method | |
JPS622685Y2 (ja) | ||
US20030093725A1 (en) | Method and circuit for monitoring microcomputer for onboard electronic control device | |
JPH07281912A (ja) | スタック異常検出装置 | |
JPH04324568A (ja) | Cpu暴走監視装置 | |
JP2000194402A (ja) | Cpu異常監視方法及び装置 | |
JP2003106211A (ja) | 自動車用内燃機関制御装置 | |
JPH0434170B2 (ja) | ||
JPH09212388A (ja) | Cpuの動作監視方法 | |
JP2000035903A (ja) | マイクロコンピュータの暴走監視装置 | |
EP0618536B1 (en) | Interrupt arrangement | |
JP2010033475A (ja) | 電子制御装置 | |
JPH05158723A (ja) | 分散処理型制御装置の異常診断装置 | |
JPH05257748A (ja) | マイクロプロセッサ装置 | |
JPH086822A (ja) | 暴走監視機能付きcpu装置 | |
JPH07248942A (ja) | 制御機器におけるソフトウェア暴走防止装置 | |
JPH04182743A (ja) | マイクロプロセッサの再起動方法 | |
JPH09237205A (ja) | プログラム暴走検出装置 | |
JPS6186847A (ja) | 自動車用制御装置のcpu暴走防止装置 | |
JPS60262252A (ja) | マイクロプロセツサ暴走監視方式 | |
JPS63167941A (ja) | マルチプロセツサ暴走停止システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050802 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050815 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080902 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |