JP2009267971A - 撮像センサ、撮像システム、及び撮像センサの制御方法 - Google Patents

Abstract

【課題】画素配列における画素数が多くなった場合でも、フリッカノイズを低減する。
【解決手段】電荷電圧変換部２０７の電位の第１の電位と第２の電位との間である場合に選択状態になり、電荷電圧変換部２０７の電位が第３の電位である場合に非選択状態になる画素Ｐ２１１が行方向及び列方向に複数配列された画素配列と、第１の期間において、選択状態にされた画素の電荷電圧変換部２０７の電位が選択状態の電位になっている状態でＭＯＳトランジスタ２３２がオフするように信号線８−１の電位を制御し、第１の期間に続く第２の期間において、選択状態にされた画素の電荷電圧変換部２０７の電位が選択状態の電位になっている状態でＭＯＳトランジスタ２３２がオンするように信号線８−１の電位を制御する制御部２２０とを備える。
【選択図】図２

Description

本発明は、撮像センサ、撮像システム、及び撮像センサの制御方法に関する。

デジタルカメラやビデオカムコーダなどの撮像システムには、ＭＯＳ型の撮像センサが用いられることがある。ＭＯＳ型の撮像センサＳには、図１０に示すような構成が用いられることがある。

撮像センサＳは、画素配列ＰＡ、垂直走査回路１５、ノイズ除去回路１０−１〜１０−ｍ、水平転送スイッチ１６−１〜１６−ｍ、水平走査回路１４、及び出力アンプ１７を備える。

画素配列ＰＡでは、複数の画素Ｐ１１〜Ｐｎｍが行方向及び列方向に配列されている。

垂直走査回路１５は、行制御線を介して、画素配列ＰＡを垂直方向に走査する。行制御線は、選択行制御線１０１−１〜１０１−ｎ、リセット行制御線１０２−１〜１０２−ｎ、及び転送行制御線１０３−１〜１０３−ｎを含む。垂直走査回路１５は、画素配列ＰＡにおける行を選択する。

ノイズ除去回路１０−１〜１０−ｍは、列信号線８−１〜８−ｍを介して、選択された行の各列の画素から異なるタイミングでＮ信号とＳ信号とを読み出す。ノイズ除去回路１０−１〜１０−ｍは、Ｎ信号とＳ信号との差分信号を生成するＣＤＳ処理を行うことにより、ノイズが除去された信号を得る。

水平走査回路１４は、水平転送スイッチ１６−１〜１６−ｍを順次にオンさせることにより、選択された行の各列の画素の差分信号を出力アンプ１７へ順次に転送する。

出力アンプ１７は、差分信号を増幅して出力端子１８から出力する。

次に、画素配列ＰＡにおける各画素Ｐ１１〜Ｐｎｍの構成を、図１１を用いて説明する。以下では、画素Ｐ１１の構成を例に説明するが、他の画素Ｐ１２〜Ｐｎｍの構成も画素Ｐ１１の構成と同様である。

画素Ｐ１１は、フォトダイオード１、増幅ＭＯＳトランジスタ２、選択ＭＯＳトランジスタ３、リセットＭＯＳトランジスタ４、転送ＭＯＳトランジスタ６、及びフローティングディフュージョン（ＦＤ）７を含む。

フォトダイオード１は、入射光に応じた電荷を蓄積する。転送ＭＯＳトランジスタ６は、転送行制御線１０３−１を介して垂直走査回路１５からアクティブな転送信号が供給された際に、オンすることによりフォトダイオード１の電荷をＦＤ７へ転送する。ＦＤ７は、その寄生容量によって、転送された電荷を電圧に変換する。選択ＭＯＳトランジスタ３は、選択行制御線１０１−１を介して垂直走査回路１５からアクティブな選択信号が供給された際に、オンすることにより画素Ｐ１１を選択状態にする。選択ＭＯＳトランジスタ３は、選択行制御線１０１−１を介して垂直走査回路１５からノンアクティブな選択信号が供給された際に、オフすることにより画素Ｐ１１を非選択状態にする。増幅ＭＯＳトランジスタ２は、選択状態において、列信号線８−１に接続された定電流源５とともにソースフォロワ動作を行うことにより、ＦＤ７の電圧に応じた信号を列信号線８−１へ出力する。リセットＭＯＳトランジスタ４は、リセット行制御線１０２−１を介してアクティブなリセット信号が供給された際に、オンすることによりＦＤ７をリセットする。なお、リセットＭＯＳトランジスタ４及び増幅ＭＯＳトランジスタ２のそれぞれのドレインには、一定の電源を供給する電源ラインＳＬが接続されている。

ここで、近年、撮像センサの画素配列における画素数を高くすることが要求されており、所定の面積における画素数を増やすために、画素のサイズを小さくすることがある。それに伴い、増幅ＭＯＳトランジスタ２のゲート幅やゲート長を小さくすると、増幅ＭＯＳトランジスタ２から列信号線８へ出力される信号におけるランダムノイズが、図１２に示すように、特異的に大きくなることがある。

図１２は、複数フレームの暗出力（Ｎ信号）を処理することにより、画素配列ＰＡにおけるランダムノイズの分布を求めたものである。図１２では、横軸が各画素のランダムノイズの大きさ（暗出力の標準偏差）を示し、縦軸が画素数を対数で示す。

Ａの領域は、ランダムノイズに、ほぼ正規分布をなす第１の成分が含まれていることを示している。第１の成分は、フレームごとの各画素の間でランダムにばらつくことが分かる。

Ｂの領域は、ランダムノイズに、指数分布をなす第２の成分が含まれていることを示している。この第２の成分をフリッカノイズと呼ぶことにする。フリッカノイズ（第２の成分）は、図１３に示すように、特定画素が特定の（第１の成分よりかなり大きい）大きさで発生させている。

図１３は、Ｂの領域の特定画素の暗時出力が時間的にどのように変動するかを示したものである。図１３に示されるように、フリッカノイズは、ＨレベルとＬレベルとの２値をランダムに繰り返す傾向がある。

フリッカノイズは、駆動周波数に依存した１／ｆノイズに関連しており、画素内のＭＯＳトランジスタに起因することが多い。すなわち、フリッカノイズは、ＭＯＳトランジスタのゲート長Ｌとゲート幅Ｗとの積（ゲート面積）に依存する。ゲート面積が小さく設定される増幅ＭＯＳトランジスタ２は、特異的にフリッカノイズが大きくなる。これにより、上述のように、増幅ＭＯＳトランジスタ２から列信号線８へ出力される信号におけるランダムノイズが、特異的に大きくなることがある。

このようなフリッカノイズは、低照度の撮影により得られた画像において白キズとして目立つという問題がある。特に、低照度での動画ビデオ撮影により得られた画像において、白キズが非常に目立つ可能性がある。

これに対して、非特許文献１では、撮像センサにおいて、スイッチトバイアス法を用いて、画素内の増幅ＭＯＳトランジスタをオンとオフとの２つの状態でスイッチさせることが提案されている。すなわち、画素の増幅ＭＯＳトランジスタが列信号線へ信号を出力する前に、列信号線に接続されたスイッチ回路が、列信号線の電位を一度ＶＤＤに引き上げることにより、増幅ＭＯＳトランジスタをオフ状態にする。これにより、非特許文献１によれば、増幅ＭＯＳトランジスタの１／ｆノイズを低減できるので、フリッカノイズを低減できるとされている。

特許文献１では、撮像センサにおいて、増幅ＭＯＳトランジスタの基板電位を制御して、画素内の増幅ＭＯＳトランジスタを蓄積モードにしてオフさせてから強反転モードにしてオンさせることが提案されている。これにより、特許文献１によれば、増幅ＭＯＳトランジスタをオンさせる前に基板表面における電荷のトラップを不活性化できるので、フリッカノイズを低減できるとされている。

特許文献２では、撮像センサにおいて、増幅ＭＯＳトランジスタをオンさせる前に、ＦＤの電位を接地電位にすることが提案されている。これにより、特許文献２によれば、増幅ＭＯＳトランジスタをオンさせる前に増幅ＭＯＳトランジスタを確実に蓄積状態にすることができるので、フリッカノイズを低減できるとされている。
特開２００５−３２２９０１号公報 特開２００７−０６０５００号公報 エム・エフ・スノエイジ（Ｍ.Ｆ.Ｓｎｏｅｉｊ）著,外３名,「ＣＭＯＳイメージャー・フロントエンドにおける１／ｆノイズに対するスイッチトバイアスの効果（Ｔｈｅ Ｅｆｆｅｃｔ ｏｆ Ｓｗｉｔｃｈｅｄ Ｂｉａｓｉｎｇ ｏｎ １／ｆ Ｎｏｉｓｅ ｉｎ ＣＭＯＳ Ｉｍａｇｅｒ Ｆｒｏｎｔ-Ｅｎｄｓ）」,（米国）,２００５年・チャージカップルド・デバイスとアドバンスト・イメージ・センサのアイトリプルイー・ワークショップ（２００５ ＩＥＥＥ Ｗｏｒｋｓｈｏｐ ｏｎ Ｃｈａｒｇｅ-Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ ａｎｄ Ａｄｖａｎｃｅｄ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ）,２００５年６月（Ｊｕｎｅ ２００５）,Ｐ６８-７１

非特許文献１に示す技術では、画素配列における画素数が多くなると、フリッカノイズを低減できなくなる可能性がある。具体的には、信号線に接続された選択ＭＯＳトランジスタの数が増加すると、それらの寄生容量が無視できなくなる。これにより、列信号線に接続されたスイッチ回路が、列信号線の電位をＶＤＤ電位へ高速に引き上げることが困難になる、あるいは、所定の電位へ高速に引き下げることが困難になる。このため、増幅ＭＯＳトランジスタを高速にオフ／オンさせることができないので、フリッカノイズを低減できなくなる可能性がある。

特許文献１に示された技術においても、画素配列における画素数が多くなると、フリッカノイズを低減できなくなる可能性がある。具体的には、画素配列における増幅ＭＯＳトランジスタの数が増加すると、基板容量が無視できなくなる。これにより、増幅ＭＯＳトランジスタにおける基板電位を低レベルから高レベルへ引き上げることが困難になる、あるいは、高レベルから低レベルへ引き下げることが困難になる。このため、増幅ＭＯＳトランジスタを高速にオフ／オンさせることができないので、フリッカノイズを低減できなくなる可能性がある。

一方、特許文献２に示された技術では、ＦＤの電位を接地電位／電源電位に制御することにより増幅ＭＯＳトランジスタをオフ／オンさせている。この技術では、増幅ＭＯＳトランジスタをオフ状態からオン状態へ遷移させてから発生したフリッカノイズが混入した信号が信号線へ出力されることがあるので、フリッカノイズを低減できなくなる可能性がある。

例えば、画素からＳ信号を読み出す場合、ＦＤの電位を接地電位から電源電位に制御することにより増幅ＭＯＳトランジスタをオフ状態からオン状態へ遷移させた後、転送ＭＯＳトランジスタをオンさせてフォトダイオードの電荷をＦＤへ転送させる。増幅ＭＯＳトランジスタは、ＦＤの電圧に応じた信号（Ｓ信号）を列信号線へ出力する。すなわち、増幅ＭＯＳトランジスタをオンさせてからフォトダイオードの電荷をＦＤへ転送させた後にＦＤの電圧に応じた信号を増幅ＭＯＳトランジスタが信号線へ出力するので、信号線へ出力された信号には、フリッカノイズが混入している可能性が高い。

本発明の目的は、画素配列における画素数が多くなった場合でも、フリッカノイズを低減することにある。

本発明の第１側面に係る撮像センサは、光電変換部と、電荷電圧変換部と、前記光電変換部で発生した電荷を前記電荷電圧変換部へ転送する転送部と、前記電荷電圧変換部の電圧に基づく信号を信号線へ出力するＭＯＳトランジスタと、前記電荷電圧変換部の電位を第１の電位に設定して選択状態にし、前記電荷電圧変換部の電位を第３の電位に設定して非選択状態にする設定部とを含み、前記電荷電圧変換部の電位の前記第１の電位と第２の電位との間である場合に選択状態になり、前記電荷電圧変換部の電位が前記第３の電位である場合に非選択状態になる画素が行方向及び列方向に複数配列された画素配列と、第１の期間において、選択状態にされた画素の前記電荷電圧変換部の電位が選択状態の電位になっている状態で前記ＭＯＳトランジスタがオフするように前記信号線の電位を制御し、前記第１の期間に続く第２の期間において、選択状態にされた画素の前記電荷電圧変換部の電位が選択状態の電位になっている状態で前記ＭＯＳトランジスタがオンするように前記信号線の電位を制御する制御部とを備えたことを特徴とする。

本発明の第２側面に係る撮像システムは、本発明の第１側面に係る撮像センサと、前記撮像センサの撮像面へ像を形成する光学系と、前記撮像センサから出力された信号を処理して画像データを生成する信号処理部とを備えことを特徴とする。

本発明の第３側面に係る撮像センサの制御方法は、光電変換部と、電荷電圧変換部と、前記光電変換部で発生した電荷を前記電荷電圧変換部へ転送する転送部と、前記電荷電圧変換部の電圧に基づく信号を信号線へ出力するＭＯＳトランジスタと、前記電荷電圧変換部の電位を第１の電位に設定して選択状態にし、前記電荷電圧変換部の電位を第３の電位に設定して非選択状態にする設定部とを含み、前記電荷電圧変換部の電位の前記第１の電位と第２の電位との間である場合に選択状態になり、前記電荷電圧変換部の電位が前記第３の電位である場合に非選択状態になる画素が行方向及び列方向に複数配列された画素配列を有する撮像センサの制御方法であって、選択状態にされた画素の前記電荷電圧変換部の電位が選択状態の電位になっている状態で前記ＭＯＳトランジスタがオフするように前記信号線の電位を制御する第１のステップと、前記第１のステップの後に、選択状態にされた画素の前記電荷電圧変換部の電位が選択状態の電位になっている状態で前記ＭＯＳトランジスタがオンするように前記信号線の電位を制御する第２のステップとを備えたことを特徴とする。

本発明によれば、画素配列における画素数が多くなった場合でも、フリッカノイズを低減することができる。

本発明者は、検討の結果、画素の増幅ＭＯＳトランジスタをオン状態からオフ状態へ、又はオフ状態からオン状態へ高速に遷移させることが、フリッカノイズの低減に効果的であることを見出した。

非特許文献１に示す技術では、画素配列における画素数が多くなると、フリッカノイズを低減できなくなる可能性がある。具体的には、信号線に接続された選択ＭＯＳトランジスタの数が増加すると、それらの寄生容量が無視できなくなる。これにより、列信号線に接続されたスイッチ回路が、列信号線の電位をＶＤＤ電位へ高速に引き上げることが困難になる、あるいは、所定の電位へ高速に引き下げることが困難になる。このため、増幅ＭＯＳトランジスタを高速にオフ／オンさせることができないので、フリッカノイズを低減できなくなる可能性がある。

特許文献１に示された技術では、画素配列における画素数が多くなると、フリッカノイズを低減できなくなる可能性がある。具体的には、画素配列における増幅ＭＯＳトランジスタの数が増加すると、基板容量が無視できなくなる。これにより、増幅ＭＯＳトランジスタにおける基板電位を低レベルから高レベルへ引き上げることが困難になる、あるいは、高レベルから低レベルへ引き下げることが困難になる。このため、増幅ＭＯＳトランジスタを高速にオフ／オンさせることができないので、フリッカノイズを低減できなくなる可能性がある。

また、本発明者は、検討の結果、画素の増幅ＭＯＳトランジスタをオンさせてから、増幅ＭＯＳトランジスタから信号線へ出力される信号が読み出されるまでの期間を所定期間内に収めることがフリッカノイズの低減に効果的であることを見出した。以下では、画素の増幅ＭＯＳトランジスタをオンさせてから、増幅ＭＯＳトランジスタから信号線へ出力される信号が読み出されるまでの期間を、オン後読み出し期間と呼ぶことにする。

増幅ＭＯＳトランジスタが非動作状態（オフ状態、蓄積状態）から動作状態（オン状態）に変化させた（オンさせた）直後の一定時間（以後、遷移時間Ｔと呼ぶ）内は、界面のトラップ準位に電子（ホール）が捕獲される確率が小さい。遷移時間Ｔ内では、増幅ＭＯＳトランジスタから信号線へ出力される信号の信号レベルが変化せずにＨ（あるいはＬ）に固定されている傾向にある。

増幅ＭＯＳトランジスタをオンさせてから遷移時間Ｔを過ぎ定常状態になると、これらのトラップ準位がある捕獲確率で電子（ホール）の捕獲と放出とを繰り返すので、信号線へ出力される信号の信号レベルはＨとＬとをランダムに繰り返すことになる。増幅ＭＯＳトランジスタが定常状態である際にＦＤに保持された電荷を電圧信号として読み出すので、この信号にはＨとＬとをランダムに繰り返すノイズ（フリッカノイズ）が含まれてしまう。

本発明者は、このような特異的な画素で発生するフリッカノイズを低減するには、増幅ＭＯＳトランジスタがオン状態になってから界面トラップの状態が定常状態になるまでの遷移時間Ｔ内に、オン後読み出し期間を収める必要があると考えた。すなわち、本発明者は、オン後読み出し期間を遷移時間Ｔ内に収めることができれば、フリッカノイズを低減できると予測した。

そこで、本発明者は、オン後読み出し期間の長さをｔ１＜ｔ２＜ｔ３＝Ｔ＜ｔ４と変えた場合について、フリッカノイズを測定した。その結果について、図８に示す。図８は、複数フレームの暗出力（Ｎ信号）を処理することにより、画素配列ＰＡにおけるランダムノイズの分布を求めたものである。図８では、横軸が各画素のランダムノイズの大きさ（暗出力の標準偏差）を示し、縦軸が画素数を対数で示す。

図８に示されるように、オン後読み出し期間の長さが遷移時間Ｔ以上である場合、オン後読み出し期間の長さをｔ３からｔ４へと長くしても、フリッカノイズの分布は変化しない。逆に、この遷移時間Ｔは、フリッカノイズの分布が変化しなくなる時間として、実験的に測定した結果から求めることができる。

一方、オン後読み出し期間の長さが遷移時間Ｔより短いｔ１，ｔ２の場合、オン後読み出し期間の長さが遷移時間Ｔ以上である（ｔ３，Ｔ４の）場合に比べて、フリッカノイズが低減している。オン後読み出し期間の長さが遷移時間Ｔより短い場合、オン後読み出し期間の長さをｔ２からｔ１へと短くするほど、フリッカノイズが低減している。

このように、オン後読み出し期間を遷移時間Ｔ内に収めることが、フリッカノイズの低減に効果的であることを見出した。また、オン後読み出し期間を遷移時間Ｔ内で短くすることが、フリッカノイズの低減にさらに効果的であることを見出した。

特許文献２に示された技術では、ＦＤの電位を接地電位／電源電位に制御することにより増幅ＭＯＳトランジスタをオフ／オンさせている。この技術では、増幅ＭＯＳトランジスタをオンさせて所定期間（遷移時間Ｔ）経過した後に増幅ＭＯＳトランジスタから信号線へ信号が出力される傾向にある。このため、信号線へ出力された信号にフリッカノイズが混入する可能性がある。

次に、本発明の第１実施形態に係る撮像センサＳ２００を、図１を用いて説明する。図１は、本発明の第１実施形態に係る撮像センサＳ２００の構成図である。

撮像センサＳ２００は、画素配列ＰＡ２００、垂直走査回路２１５、ノイズ除去回路（制御部）２１０−１〜２１０−ｍ、水平転送スイッチ１６−１〜１６−ｍ、水平走査回路１４、及び出力アンプ１７を備える。

画素配列ＰＡ２００では、画素Ｐ２１１〜Ｐ２ｎｍが行方向及び列方向に複数配列されている。

垂直走査回路２１５は、行制御線を介して、画素配列ＰＡを垂直方向に走査する。行制御線は、リセット行制御線２０２−１、及び転送行制御線２０３−１ａ，２０３−１ｂを含む。垂直走査回路２１５は、画素配列ＰＡ２００における行を選択する。

ノイズ除去回路２１０−１〜２１０−ｍは、列信号線８−１〜８−ｍを介して、選択された行の各列の画素から異なるタイミングでＮ信号とＳ信号とを読み出す。ノイズ除去回路２１０−１〜２１０−ｍは、Ｎ信号とＳ信号との差分信号を生成するＣＤＳ処理を行うことにより、ノイズが除去された信号を得る。

水平走査回路１４は、水平転送スイッチ１６−１〜１６−ｍを順次にオンさせることにより、選択された行の各列の画素の差分信号を出力アンプ１７へ順次に転送する。

出力アンプ１７は、差分信号を増幅して出力端子１８から出力する。

次に、画素配列ＰＡにおける各画素Ｐ２１１〜Ｐ２ｎｍの構成を、図２を用いて説明する。図２は、画素配列ＰＡにおける各画素Ｐ２１１〜Ｐ２ｎｍの構成と、ノイズ除去回路２１０−１〜２１０−ｍの構成とを示す図である。以下では、画素Ｐ２１１の構成を例に説明するが、他の画素Ｐ２１２〜Ｐ２ｎｍの構成も画素Ｐ２１１の構成と同様である。

画素Ｐ２１１は、フォトダイオード（光電変換部）２０１ａ，２０１ｂ、増幅ＭＯＳトランジスタ２３２、及びリセットＭＯＳトランジスタ（設定部）２０４を含む。画素Ｐ２１１は、転送ＭＯＳトランジスタ（転送部）２０６ａ，２０６ｂ、及びフローティングディフュージョン（ＦＤ）（電荷電圧変換部）２０７を含む。

フォトダイオード２０１ａは、入射光に応じた電荷を蓄積する。転送ＭＯＳトランジスタ２０６ａは、転送行制御線２０３−１ａを介して垂直走査回路２１５からアクティブな転送信号が供給された際に、オンすることによりフォトダイオード２０１ａの電荷をＦＤ２０７へ転送する。

フォトダイオード２０１ｂは、入射光に応じた電荷を蓄積する。転送ＭＯＳトランジスタ２０６ｂは、転送行制御線２０３−１ｂを介して垂直走査回路２１５からアクティブな転送信号が供給された際に、オンすることによりフォトダイオード２０１ｂの電荷をＦＤ２０７へ転送する。

ここで、２個のフォトダイオード２０１ａ，２０１ｂによりＦＤ２０７と増幅ＭＯＳトランジスタ２３２とが共有されることで、１画素あたりの増幅ＭＯＳトランジスタ数を減らすことができる。これにより、列信号線８−１に接続される増幅ＭＯＳトランジスタ数を減らすことができる。

リセットＭＯＳトランジスタ２０４は、リセット行制御線２０２−１を介してアクティブなリセット信号が供給された際に、オンすることによりＦＤ２０７をリセットする。リセットＭＯＳトランジスタ２０４は、ＦＤ７の電位を第１の電位（ＶＤＤ）に設定することにより画素を選択状態にし、ＦＤ７の電位を第３の電位（ＶｒｅｓＬ）に設定することにより画素を非選択状態にする。また後述するように選択状態に設定された画素のＦＤ電位は、フォトダイオードからの電荷がＦＤに転送されることで、第１の電位と選択状態が維持される第２の電位の間になるように設計されている。第２の電位は第３の電位よりも大きい値として設計される。これにより、選択ＭＯＳトランジスタを画素Ｐ２１１内に設ける必要がなく、選択ＭＯＳトランジスタよりもゲート面積が小さい増幅ＭＯＳトランジスタが列信号線８−１に接続されるので、列信号線８−１の寄生容量を低減できる。ここで、増幅ＭＯＳトランジスタのゲート面積（ゲート容量）は、増幅率を上げて画素特性（感度）を向上させるためにゲート長が短くされることにより、選択ＭＯＳトランジスタのゲート面積（ゲート容量）よりも小さい傾向にある。

また、上述のように、列信号線８−１に接続される増幅ＭＯＳトランジスタ数を減らすことができるので、この観点からも、列信号線８−１の寄生容量を低減できる。さらに、選択行以外は増幅ＭＯＳトランジスタを蓄積状態、好適には空乏状態とすることで、増幅ＭＯＳトランジスタからの寄生容量を低減することができる。

なお、リセットＭＯＳトランジスタ２０４及び増幅ＭＯＳトランジスタ２３２のそれぞれのドレインには、第１の電位又は第３の電位の電源を供給する電源ラインＳＬ２００が接続されている。電源ラインＳＬ２００には、電源切替え回路２２０が接続されている。電源切替え回路２２０は、スイッチ２１１とスイッチ２１２とを含む。スイッチ２１１がオンしてスイッチ２１２がオフすることにより、電源ラインＳＬ２００に第１の電位の電源（ＶＤＤ）が供給される。スイッチ２１１がオフしてスイッチ２１２がオンすることにより、電源ラインＳＬ２００に第３の電位の電源（ＶｒｅｓＬ）が供給される。電源切替え回路２２０は、低インピーダンスで電源ラインＳＬ２００に接続されることが好ましい。

ＦＤ２０７は、その寄生容量によって、転送された電荷を電圧に変換する。ＦＤ２０７は、増幅ＭＯＳトランジスタ２３２の入力部（フローティングノード）として機能し、その電圧に応じた信号を増幅ＭＯＳトランジスタ２３２のゲートへ入力する。

増幅ＭＯＳトランジスタ２３２は、選択状態において、列信号線８−１に接続された定電流源２０５とともにソースフォロワ動作を行うことにより、ＦＤ２０７の電圧に応じた信号を列信号線８−１へ出力する。

次に、ノイズ除去回路２１０−１〜２１０−ｍの構成を、図２を用いて説明する。以下では、ノイズ除去回路２１０−１の構成を例に説明するが、他のノイズ除去回路２１０−２〜２１０−ｍの構成もノイズ除去回路２１０−１の構成と同様である。

ノイズ除去回路２１０−１は、電圧供給部２１３、定電流源２０５、列アンプ２１６、及びラインメモリ２１７を含む。

電圧供給部２１３は、スイッチ２１４を含む。電圧供給部２１３は、第１の期間において、スイッチ２１４がオンすることにより、第４の電位を有する設定電圧（ＶＤＤ）を列信号線８−１へ供給する。

ここで、仮に、電圧供給部２１３が列信号線８−１へ設定電圧（ＶＤＤ）を供給している状態で定電流源が列信号線８−１へ定電流を供給し続けているとする。この場合、電圧供給部２１３が列信号線８−１の電位を第４の電位へ引き上げようとする動作は、画素の増幅ＭＯＳトランジスタ及び定電流源によるソースフォロワ動作から干渉を受けるので、高速に行うことができない。

これに対して、本実施形態では、定電流源２０５が、電圧供給部２１３が定電圧を供給している第１の期間において、定電流を列信号線８−１へ供給しない。これにより、列信号線８−１の電位を第４の電位まで高速に引き上げることができる。この第４の電位に対する第１の電位又は第２の電位の電位差は、選択状態にされた画素における増幅ＭＯＳトランジスタの閾値電圧より小さい。これにより、第１の期間において、選択状態にされた画素におけるＦＤの電位が選択状態の電位（第１の電位と第２の電位との間の電位）に保たれたまま、その画素における増幅ＭＯＳトランジスタがオフする。すなわち、ノイズ除去回路２１０−１は、第１の期間において、選択状態にされた画素における増幅ＭＯＳトランジスタ２３２を、画素を非選択状態にする動作を介することなくオフするように、列信号線８−１の電位を制御する。これにより、画素内の増幅ＭＯＳトランジスタをオン状態（強反転状態）からオフ状態（蓄積状態）へ高速に遷移させることができる。

電圧供給部２１３は、第２の期間において、スイッチ２１４がオフすることにより、設定電圧（ＶＤＤ）を列信号線８−１へ供給しない。

ここで、仮に、電圧供給部２１３が列信号線８−１へ設定電圧（ＶＤＤ）を供給していない状態で定電流源が列信号線８−１へ定電流を供給していないとする。この場合、列信号線８−１がフローティング状態になるので、列信号線８−１の電位が第４の電位から所定の電位（画素の増幅ＭＯＳトランジスタがオンする電位）まで下がらない可能性がある。

これに対して、本実施形態では、定電流源２０５が、電圧供給部２１３が定電圧を供給していない第２の期間において、定電流を列信号線８−１へ供給する。これにより、画素の増幅ＭＯＳトランジスタと定電流源２０５とがソースフォロワ動作を行うので、列信号線８−１の電位を第４の電位から所定の電位まで高速に引き下げることができる。この所定の電位と第１の電位又は第２の電位との電位差は、選択状態にされた画素における増幅ＭＯＳトランジスタの閾値電圧以上である。これにより、第２の期間において、選択状態にされた画素におけるＦＤの電位が選択状態の電位（第１の電位と第２の電位との間の電位）に保たれたまま、その画素における増幅ＭＯＳトランジスタがオンする。すなわち、ノイズ除去回路２１０−１は、第２の期間において、選択状態にされた画素における増幅ＭＯＳトランジスタ２３２をオンすることによりＦＤ２０７の電圧に基づく信号を列信号線８−１へ出力するように、列信号線８−１の電位を制御する。これにより、画素内の増幅ＭＯＳトランジスタをオフ状態（蓄積状態）からオン状態（強反転状態）へ高速に遷移させることができる。

このように、ノイズ除去回路２１０−１は、第１の期間において、次のような制御を行う。ノイズ除去回路２１０−１は、選択状態にされた画素のリセットＭＯＳトランジスタ２０４がＦＤ２０７の電位を第１の電位に設定した状態で増幅ＭＯＳトランジスタ２３２をオフするように、列信号線８−１の電位を制御する。

ノイズ除去回路２１０−１は、第２の期間において、選択状態にされた画素画素のリセットＭＯＳトランジスタ２０４がＦＤ２０７の電位を第１の電位に設定した状態で増幅ＭＯＳトランジスタ２３２をオンするように、列信号線８−１の電位を制御する。増幅ＭＯＳトランジスタ２３２は、ＦＤの電圧に基づくＮ信号を列信号線８−１へ出力する。Ｎ信号は、リセットＭＯＳトランジスタ２０４によりＦＤ２０７が第１の電位に設定された状態で増幅ＭＯＳトランジスタ２３２が列信号線８−１へ出力する信号である。

ノイズ除去回路２１０−１は、第２の期間に続く第３の期間において、次の動作を行う。ノイズ除去回路２１０−１は、選択状態の画素の転送ＭＯＳトランジスタ２０６ａ，２０６ｂによりフォトダイオード２０１ａ，２０１ｂの電荷がＦＤ２０７へ転送された状態で増幅ＭＯＳトランジスタ２３２がオフするように、列信号線８−１の電位を制御する。

ノイズ除去回路２１０−１は、第３の期間に続く第４の期間において、次の動作を行う。ノイズ除去回路２１０−１は、選択状態の画素の転送ＭＯＳトランジスタ２０６ａ，２０６ｂによりフォトダイオード２０１ａ，２０１ｂの電荷がＦＤ２０７へ転送された状態で増幅ＭＯＳトランジスタ２３２がオンするように、列信号線８−１の電位を制御する。増幅ＭＯＳトランジスタ２３２は、ＦＤの電圧に基づくＳ信号を列信号線８−１へ出力する。Ｓ信号は、転送ＭＯＳトランジスタ２０６ａ，２０６ｂによりフォトダイオード２０１ａ，２０１ｂの電荷がＦＤ２０７へ転送された状態で増幅ＭＯＳトランジスタ２３２が列信号線８−１へ出力する信号である。

列アンプ（生成部）２１６は、リセットされた状態で、自らのオフセット（第１の信号）をラインメモリ２１７へ出力する。

また、列アンプ２１６は、各列の画素から異なるタイミングで出力されたＮ信号とＳ信号との差分信号を生成する。ここで、Ｓ信号は、Ｎ信号に電荷に基づく信号が加わったものである。よって、Ｓ信号とＮ信号との差分を取ることで、増幅ＭＯＳトランジスタに起因する固定パターンノイズやリセットＭＯＳトランジスタに起因するｋＴＣノイズを除去した差分信号を得ることが可能となる。列アンプ２１６は、差分信号にオフセットが重畳された信号（第２の信号）をラインメモリ２１７へ出力する。

ラインメモリ２１７は、２つのサンプルホールド回路Ｓ／Ｈ（Ｎ）およびＳ／Ｈ（Ｓ）を含む。サンプルホールド回路Ｓ／Ｈ（Ｎ）は、列アンプ２１６から出力された第１の信号をサンプリングして、サンプリングされた第１の信号をホールドする。また、サンプルホールド回路Ｓ／Ｈ（Ｓ）は、列アンプ２１６から出力された第２の信号をサンプリングして、サンプリングされた第２の信号をホールドする。

サンプルホールド回路Ｓ／Ｈ（Ｎ）とサンプルホールド回路Ｓ／Ｈ（Ｓ）とは、水平走査回路１４が水平転送スイッチ１６−１をオンさせることにより、所定の画素の第１の信号と第２の信号とを出力アンプ１７へそれぞれ転送する。これにより、出力アンプ１７は、第１の信号と第２の信号とを差動増幅することにより、列アンプ２１６のオフセットが除去された画像信号を生成し、生成した画像信号を出力端子１８から出力する。

次に、撮像センサＳ２００の動作を、図３を用いて説明する。図３は、撮像センサＳ２００の動作を示すタイミングチャートである。図３では、画素Ｐ２１１の動作を例に説明するが、他の画素Ｐ２１２〜Ｐ２ｎｍの動作に関しても同様である。画素Ｐ２１１において、フォトダイオード２０１ａで発生した電荷に応じた信号を読み出す場合について説明するが、フォトダイオード２０１ｂで発生した電荷に応じた信号を読み出す場合についても同様である。なお、ＭＯＳトランジスタがＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）である場合について説明するが、ＭＯＳトランジスタのタイプとパルスの極性を反転した場合にも本実施形態の効果を得ることができる。

ＰＲＥＳＡは、垂直走査回路２１５から非選択行のリセットＭＯＳトランジスタ２０４のゲートへ与えられるパルスである。ＰＲＥＳは、垂直走査回路２１５から選択行のリセットＭＯＳトランジスタ２０４のゲートへ与えられるパルスである。

ＰＶＤＳＥＬは、垂直走査回路２１５からスイッチ２１１とスイッチ２１２とへ供給され、スイッチ２１１とスイッチ２１２とのオン／オフを切替えるパルスである。ＰＶＤＳＥＬがＬレベルのときスイッチ２１１がオフするとともにスイッチ２１２がオンし、ＰＶＤＳＥＬがＨレベルのときスイッチ２１１がオンするとともにスイッチ２１２がオフする。

ＰＳＢは、垂直走査回路２１５からスイッチ２１４へ供給され、スイッチ２１４のオン／オフを切替えるパルスである。ＰＳＢがＬレベルのときスイッチ２１４がオフし、ＰＳＢがＨレベルのときスイッチ２１４がオンする。

ＰＶＬＯＮは、垂直走査回路２１５から定電流源１１５へ供給され、定電流源１１５をオン／オフするパルスである。ＰＶＬＯＮがＬレベルのとき定電流源１１５がオフし、ＰＶＬＯＮがＨレベルのとき定電流源１１５がオンする。

ＰＣＲＥＳは、垂直走査回路２１５から列アンプ２１６へ供給され、列アンプ２１６のリセットパルスである。ＰＴＮは、垂直走査回路２１５からサンプルホールド回路Ｓ／Ｈ（Ｎ）へ供給され、Ｎ信号をサンプルホールドする際のパルスである。ＰＴＸａは、垂直走査回路２１５から選択行の画素における転送ＭＯＳトランジスタ２０６ａのゲートへ与えられるパルスである。ＰＴＳは、垂直走査回路２１５からサンプルホールド回路Ｓ／Ｈ（Ｓ）へ供給され、Ｓ信号をサンプルホールドする際のパルスである。

図３に示すタイミングＴ１では、パルスＰＶＤＳＥＬをＬレベルにすることで、スイッチ２１２をオンするとともにスイッチ２１１をオフする。これにより、電源ラインＳＬ２００に第３の電位の電源（ＶｒｅｓＬ）が供給される。また、パルスＰＲＥＳＡとパルスＰＲＥＳとをＨレベルにすることで、非選択行と選択行との両方のリセットＭＯＳトランジスタ２０４をオンする。これにより、全ての画素のＦＤ２０７を低い電位ＶｒｅｓＬでリセットしていることにより、全ての画素を一括して非選択状態にしている。

タイミングＴ２では、パルスＰＶＤＳＥＬをＨレベルにすることで、スイッチ２１２をオフするとともにスイッチ２１１をオンする。これにより、電源ラインＳＬ２００に第１の電位の電源（ＶＤＤ）が供給される。また、パルスＰＲＥＳＡをＬレベルにし、パルスＰＲＥＳをＨレベルに維持する。これにより、選択行の画素のＦＤ２０７のみが高い電位ＶＤＤでリセットすることにより、選択行の画素のみを選択状態としている。選択行の画素の増幅ＭＯＳトランジスタのみがソースフォロワ動作する。なお、非選択行の画素は、非選択状態のままである。

ここで、同一の列信号線８−１に同じ列に属する複数の増幅ＭＯＳトランジスタ２３２が接続されている。この時リセット電位ＶＤＤが書き込まれた選択行の画素のソースフォロワのみが有効となる。従って選択行の画素のＦＤ２０７の電位に依存した信号（Ｎ信号）が列信号線８−１に出力される。

タイミングＴ３では、パルスＰＣＲＥＳ、ＰＴＮ、ＰＴＳをＨレベルにすることで、それぞれ、列アンプ２１６、サンプルホールド回路Ｓ／Ｈ（Ｎ）、サンプルホールド回路Ｓ／Ｈ（Ｓ）をリセットする。

タイミングＴ４では、パルスＰＣＲＥＳ、ＰＴＮ、ＰＴＳをＬレベルにすることで、それぞれ、列アンプ２１６、サンプルホールド回路Ｓ／Ｈ（Ｎ）、サンプルホールド回路Ｓ／Ｈ（Ｓ）のリセットを完了する。

タイミングＴ５〜Ｔ６の第１の期間ＴＰ１では、パルスＰＢＳをＨレベルにする。これにより、電圧供給部２１３は、第１の期間ＴＰ１において、スイッチ２１４がオンすることにより、第４の電位を有する設定電圧（ＶＤＤ）を列信号線８−１へ供給する。

また、パルスＰＶＬＯＮをＬレベルにする。これにより、定電流源２０５が、電圧供給部２１３が定電圧を供給している第１の期間ＴＰ１において、定電流を列信号線８−１へ供給しない。これにより、列信号線８−１の電位を第４の電位まで高速に引き上げることができる。この第４の電位に対する第１の電位との間の電位の電位差は、選択状態にされた画素における増幅ＭＯＳトランジスタの閾値電圧より小さい。これにより、第１の期間ＴＰ１において、選択状態にされた画素におけるＦＤの電位が選択状態の電位（第１の電位と第２の電位との間の電位）に保たれたまま、その画素における増幅ＭＯＳトランジスタがオフする。すなわち、ノイズ除去回路２１０−１は、第１の期間ＴＰ１において、選択状態の画素のＦＤ２０７の電位が選択状態の電位になっている状態で増幅ＭＯＳトランジスタ２３２をオフするように、列信号線８−１の電位を制御する。これにより、画素内の増幅ＭＯＳトランジスタをオン状態（強反転状態）からオフ状態（蓄積状態）へ高速に遷移させることができる。

なお、画素の増幅ＭＯＳトランジスタをより確実なオフ状態（深い蓄積状態）とする場合には、第４の電位をＶＤＤより高いものにすれば好適である。

タイミングＴ６〜Ｔ７の第２の期間ＴＰ２では、パルスＰＢＳをＬレベルにする。これにより、電圧供給部２１３は、第２の期間ＴＰ２において、スイッチ２１４がオフすることにより、設定電圧（ＶＤＤ）を列信号線８−１へ供給しない。

また、パルスＰＶＬＯＮをＨレベルにする。これにより、定電流源２０５が、電圧供給部２１３が定電圧を供給していない第２の期間ＴＰ２において、定電流を列信号線８−１へ供給する。これにより、画素の増幅ＭＯＳトランジスタと定電流源２０５とがソースフォロワ動作を行うので、列信号線８−１の電位を第４の電位から所定の電位まで高速に引き下げることができる。この所定の電位と第１の電位との間の電位との差は、選択状態にされた画素における増幅ＭＯＳトランジスタの閾値電圧以上である。これにより、第２の期間において、選択状態にされた画素におけるＦＤの電位が選択状態の電位（第１の電位）に保たれたまま、その画素における増幅ＭＯＳトランジスタがオンする。すなわち、ノイズ除去回路２１０−１は、第２の期間ＴＰ２において、選択状態の画素のＦＤ２０７の電位が選択状態の電位になっている状態で増幅ＭＯＳトランジスタ２３２をオンするように、列信号線８−１の電位を制御する。Ｎ信号は、リセットＭＯＳトランジスタ２０４によりＦＤ２０７が第１の電位に設定された状態で増幅ＭＯＳトランジスタ２３２が列信号線８−１へ出力する信号である。これにより、画素内の増幅ＭＯＳトランジスタをオフ状態（蓄積状態）からオン状態（強反転状態）へ高速に遷移させることができる。

第２の期間ＴＰ２では、選択行の画素における増幅ＭＯＳトランジスタ２３２がオンした直後のタイミングからタイミングＴ７まで、パルスＰＴＮをＨレベルにする。これにより、サンプルホールド回路Ｓ／Ｈ（Ｎ）が選択行の画素における増幅ＭＯＳトランジスタ２３２により出力されたＮ信号をサンプリングする。

ここで、第２の期間ＴＰ２の長さは、上述のオン後読み出し期間の長さに相当し、遷移時間Ｔより短くなっている。これにより、選択行の画素における増幅ＭＯＳトランジスタが出力する信号にフリッカノイズが混入することが低減されている。

タイミングＴ７では、パルスＰＴＮをＬレベルにする。これにより、サンプルホールド回路Ｓ／Ｈ（Ｎ）が選択行の画素における増幅ＭＯＳトランジスタ２３２により出力されたＮ信号をホールドする。

タイミングＴ８では、パルスＰＴＸａをＨレベルにする。これにより、選択行の画素では、転送ＭＯＳトランジスタ２０６ａが、オンして、フォトダイオード２０１ａで発生した電荷をＦＤ２０７へ転送する。ＦＤ２０７は、転送された電荷を電圧に変換する。なお、このとき、選択行の画素における転送ＭＯＳトランジスタ２０６ｂは、ＬレベルのパルスＰＴＸｂがゲートに供給されており、オフしている。

タイミングＴ９では、パルスＰＴＸａをＬレベルにする。これにより、選択行の画素における電荷の転送動作が完了する。

タイミングＴ１０〜Ｔ１１の第３の期間ＴＰ３では、パルスＰＢＳをＨレベルにし、パルスＰＶＬＯＮをＬレベルにする。これにより、タイミングＴ５〜Ｔ６の第１の期間ＴＰ１と同様の動作が行われる。すなわち、ノイズ除去回路２１０−１は、第３の期間ＴＰ３において、次の動作を行う。ノイズ除去回路２１０−１は、選択状態の画素の転送ＭＯＳトランジスタ２０６ａがフォトダイオード２０１ａの電荷をＦＤ２０７へ転送した状態で増幅ＭＯＳトランジスタ２３２がオフするように、列信号線８−１の電位を制御する。このとき、ＦＤ２０７の電位は、第１の電位より低くなっているが、第１の電位と第２の電位との間の電位になっている。

タイミングＴ１１〜Ｔ１２の第４の期間ＴＰ４では、パルスＰＢＳをＬレベルにし、パルスＰＶＬＯＮをＨレベルにする。これにより、タイミングＴ６〜Ｔ７の第２の期間ＴＰ２と基本的に同様であって、次の点で異なる動作が行われる。

すなわち、ノイズ除去回路２１０−１は、第４の期間ＴＰ４において、次の動作を行う。ノイズ除去回路２１０−１は、選択状態の画素の転送ＭＯＳトランジスタ２０６ａがフォトダイオード２０１ａの電荷をＦＤ２０７へ転送した状態で増幅ＭＯＳトランジスタ２３２がオンするように、列信号線８−１の電位を制御する。このとき、ＦＤ２０７の電位は、第１の電位より低くなっているが、第１の電位と第２の電位との間の電位になっている。

第４の期間ＴＰ４では、選択行の画素における増幅ＭＯＳトランジスタ２３２がオンした直後のタイミングからタイミングＴ１２まで、パルスＰＴＳをＨレベルにする。これにより、サンプルホールド回路Ｓ／Ｈ（Ｓ）が選択行の画素における増幅ＭＯＳトランジスタ２３２により出力されたＳ信号をサンプリングする。

ここで、第４の期間ＴＰ４の長さは、上述のオン後読み出し期間の長さに相当し、遷移時間Ｔより短くなっている。これにより、選択行の画素における増幅ＭＯＳトランジスタが出力する信号にフリッカノイズが混入することが低減されている。

タイミングＴ１２では、パルスＰＴＳをＬレベルにする。これにより、サンプルホールド回路Ｓ／Ｈ（Ｎ）が選択行の画素における増幅ＭＯＳトランジスタ２３２により出力されたＳ信号をホールドする。

以上のように、第１の期間ＴＰ１及び第３の期間ＴＰ３において、選択行の画素内の増幅ＭＯＳトランジスタをオン状態（強反転状態）からオフ状態（蓄積状態）へ高速に遷移させることができる。また、第２の期間ＴＰ２及び第４の期間ＴＰ４において、選択行の画素内の増幅ＭＯＳトランジスタをオフ状態（蓄積状態）からオン状態（強反転状態）へ高速に遷移させることができる。これにより、画素配列における画素数が多くなった場合でも、増幅ＭＯＳトランジスタを高速にオフ／オンさせることができる。

また、第２の期間ＴＰ２及び第４の期間ＴＰ４のそれぞれの長さを遷移時間Ｔより短くしたので、選択行の画素内の増幅ＭＯＳトランジスタがオンさせてから所定期間（遷移時間Ｔ）内に信号が読み出されるようになっている。

したがって、画素配列における画素数が多くなった場合でも、フリッカノイズを低減することができる。

次に、ＣＤＳ処理とフリッカノイズとの関係について、図９を用いて説明する。

通常のＮ信号とＳ信号とのサンプリングでは、これらに相関のないフリッカノイズが含まれ、Ｎ信号とＳ信号との差分をとることよって最終的なフリッカノイズが増加する可能性があることも分った。

それに対して、本実施形態によれば、Ｎ信号とＳ信号とのそれぞれの読み出し直前に増幅ＭＯＳトランジスタ２３２をオフ／オンさせたのちサンプルホールドを行い、Ｎ信号とＳ信号との差分をとることで、フリッカノイズを更に低減することができる。

ある画素でのフリッカノイズの時間方向の変化と、各フレームでのＮ信号及びＳ信号の取り込みとの関係を、図９に示す。図９における矢印は、フレームＦ１〜Ｆ５でのＮ信号とＳ信号との読み取り終了点をしめす。Ｈ、Ｌは、フリッカノイズのレベルを表す。本実施形態の構成により列信号線を高速駆動することで、遷移時間Ｔ内にＮ信号とＳ信号とをそれぞれ読み込むことができるようになり、Ｎ信号とＳ信号とにフリッカノイズが入りにくくなる。

図９には、遷移時間Ｔにおいて、フリッカノイズが相対的にＨレベルの状態にいる確率が大きい場合が示されている。つまり、フレームＦ１、Ｆ２、Ｆ４では、Ｎ信号とＳ信号とを共に、Ｈレベルの状態で読み込む。フレームＦ３では、Ｎ信号とＳ信号とを共に、Ｌレベルの状態で読み込む。このとき、Ｎ信号とＳ信号との差分をとると、同相の状態は相殺されるので、フリッカノイズは除去される。フレームＦ５の場合、Ｎ信号をＨの状態で読み込みＳ信号をＬ状態で読み込むので、Ｎ信号とＳ信号との差分をとると、ＨレベルとＬレベルの差の成分がそのままフリッカノイズとして差分信号に残ってしまう。

本実施形態によれば、フレームＦ５のような場合を効果的に減らすことができる。本実施形態の構成によれば、Ｎ信号とＳ信号との差分をとることで、更にフリッカノイズを効果的に除去する（低減する）ことができる。

次に、本発明の第２実施形態に係る撮像センサＳ３００について、図４を用いて説明する。図４は、本発明の第２実施形態に係る撮像センサＳ３００の構成を示す図である。以下では、第１実施形態と異なる部分を中心に説明し、同様の部分の説明を省略する。

撮像センサＳ３００は、画素配列ＰＡ３００、及びノイズ除去回路（制御部）３１０−１〜３１０−ｍを備える点で、第１実施形態と異なる。

画素配列ＰＡ３００における画素Ｐ３１１では、リセットＭＯＳトランジスタ２０４のドレインが列信号線８−１に接続されている点で、第１実施形態における画素Ｐ２１１と構成が異なる。他の画素Ｐ３１２〜Ｐ３ｎｍも、画素Ｐ３１１と同様である。

ノイズ除去回路３１０−１は、電圧供給部２１３を含まず、電源切替え回路（電圧供給部）３２０を含む点で、第１実施形態におけるノイズ除去回路２１０−１と構成が異なる。他のノイズ除去回路３１０−２〜３１０−ｍも、ノイズ除去回路２１０−１と同様である。

電源切替え回路３２０は、電源ラインＳＬ３００を介して列信号線８−１に接続されている。電源切替え回路３２０は、スイッチ３１１とスイッチ３１２とを含む。スイッチ３１１がオンしてスイッチ３１２がオフすることにより、電源ラインＳＬ３００を介して列信号線８−１に第１の電位の電源（ＶＤＤ）が供給される。スイッチ３１１がオフしてスイッチ３１２がオンすることにより、電源ラインＳＬ３００を介して列信号線８−１に第３の電位の電源（ＶｒｅｓＬ）が供給される。電源切替え回路３２０は、低インピーダンスで電源ラインＳＬ３００に接続されることが好ましい。

電源切替え回路３２０は、電源切替え回路として機能するだけでなく、第１実施形態における電圧供給部２１３の代わりとしても機能する。

図３に示すタイミングＴ５〜Ｔ６の第１の期間ＴＰ１では、パルスＰＢＳをＨレベルにする。これにより、電源切替え回路３２０は、第１の期間ＴＰ１において、スイッチ３１１がオンするとともにスイッチ３１２がオフすることにより、第１の電位の電源（ＶＤＤ）を列信号線８−１へ供給する。

タイミングＴ６〜Ｔ７の第２の期間ＴＰ２では、パルスＰＢＳをＬレベルにする。これにより、電源切替え回路３２０は、第２の期間ＴＰ２において、スイッチ３１１がオフするとともにスイッチ３１２がオフすることにより、第１の電位の電源（ＶＤＤ）を列信号線８−１へ供給しない。

タイミングＴ１０〜Ｔ１１の第３の期間ＴＰ３では、パルスＰＢＳをＨレベルにする。これにより、電源切替え回路３２０は、第３の期間ＴＰ３において、スイッチ３１１がオンするとともにスイッチ３１２がオフすることにより、第１の電位の電源（ＶＤＤ）を列信号線８−１へ供給する。

タイミングＴ１１〜Ｔ１２の第４の期間ＴＰ４では、パルスＰＢＳをＬレベルにする。これにより、電源切替え回路３２０は、第４の期間ＴＰ４において、スイッチ３１１がオフするとともにスイッチ３１２がオフすることにより、第１の電位の電源（ＶＤＤ）を列信号線８−１へ供給しない。

このように、電源切替え回路で、選択行の画素の増幅ＭＯＳトランジスタをオフ／オンさせることができるので、増幅ＭＯＳトランジスタをオフ／オンさせるための専用の回路を設ける必要がなく、レイアウト面積を低減できる。またオン時もオフ時も低インピーダンスで電源に接続することができるので、特にオン時の応答性が改善する。

次に、本発明の第３実施形態に係る撮像センサについて、図５を用いて説明する。図５は、本発明の第３実施形態に係る撮像センサの動作を示すタイミングチャートである。以下では、第１実施形態と異なる部分を中心に説明し、同様の部分の説明を省略する。

撮像センサは、その基本的な構成が第１実施形態と同様であるが、図５に示すように、その動作が第１実施形態と異なる。

仮に、遷移時間Ｔ内にＮ信号とＳ信号との読み出しをそれぞれ終了させるために、パルスＰＴＮ、ＰＴＳがＨレベルである時間を短くしたとする。この場合、Ｎ信号やＳ信号にフリッカノイズが混入することを低減できる。しかし、Ｎ信号やＳ信号を十分サンプリングできなくなる恐れがある。

それに対して、本実施形態では、パルスＰＴＮ、ＰＴＳがＨレベルである時間を短くするとともに１つの画素の信号を短い間隔で複数回サンプリングする。

例えば、図５に示すタイミングＴ６〜Ｔ５２の第２の期間ＴＰ２１では、パルスＰＢＳをＬレベルにする。これにより、電圧供給部２１３は、第２の期間ＴＰ２１において、スイッチ２１４がオフすることにより、設定電圧（ＶＤＤ）を列信号線８−１へ供給しない。また、パルスＰＶＬＯＮをＨレベルにする。これにより、第２の期間ＴＰ２１において、選択状態にされた画素におけるＦＤの電位が選択状態の電位（第１の電位）に保たれたまま、その画素における増幅ＭＯＳトランジスタがオンする。

第２の期間ＴＰ２１では、選択行の画素における増幅ＭＯＳトランジスタ２３２がオンした直後のタイミングからタイミングＴ５２まで、パルスＰＴＮをＨレベルにする。これにより、サンプルホールド回路Ｓ／Ｈ（Ｎ）が選択行の画素における増幅ＭＯＳトランジスタ２３２により出力されたＮ信号をサンプリングする。

タイミングＴ５２〜Ｔ６２の第１の期間ＴＰ１２では、パルスＰＢＳをＨレベルにする。これにより、電圧供給部２１３は、第１の期間ＴＰ１２において、スイッチ２１４がオンすることにより、第４の電位を有する設定電圧（ＶＤＤ）を列信号線８−１へ供給する。

また、パルスＰＶＬＯＮをＬレベルにする。これにより、定電流源２０５が、電圧供給部２１３が定電圧を供給している第１の期間ＴＰ１２において、定電流を列信号線８−１へ供給しない。

タイミングＴ６２〜Ｔ５３の第２の期間ＴＰ２２では、タイミングＴ６〜Ｔ５２の第２の期間ＴＰ２１と同様の動作が行われる。

タイミングＴ５３〜Ｔ６３の第１の期間ＴＰ１３では、タイミングＴ５２〜Ｔ６２の第１の期間ＴＰ１２と同様の動作が行われる。

タイミングＴ６３〜Ｔ７の第２の期間ＴＰ２３では、タイミングＴ６〜Ｔ５２の第２の期間ＴＰ２１と同様の動作が行われる。

このように、１つの画素のＮ信号のサンプリングを短い時間間隔で３回行う。

このあとパルスＰＴＸａをＨレベルにする。これにより、選択行の画素では、転送ＭＯＳトランジスタ２０６ａが、オンして、フォトダイオード２０１ａで発生した電荷をＦＤ２０７へ転送する。ＦＤ２０７は、転送された電荷を電圧に変換する。このときＦＤの電位は選択状態の電位（第１の電位と第２の電位との間の電位）になる。
タイミングＴ１１〜Ｔ１０２の第４の期間ＴＰ４１では、パルスＰＢＳをＬレベルにする。これにより、電圧供給部２１３は、第４の期間ＴＰ４１において、スイッチ２１４がオフすることにより、設定電圧（ＶＤＤ）を列信号線８−１へ供給しない。また、パルスＰＶＬＯＮをＨレベルにする。これにより、第４の期間ＴＰ４１において、選択状態にされた画素におけるＦＤの電位が選択状態の電位（第１の電位と第２の電位との間の電位）に保たれたまま、その画素における増幅ＭＯＳトランジスタがオンする。

第４の期間ＴＰ４１では、選択行の画素における増幅ＭＯＳトランジスタ２３２がオンした直後のタイミングからタイミングＴ１０２まで、パルスＰＴＳをＨレベルにする。これにより、サンプルホールド回路Ｓ／Ｈ（Ｓ）が選択行の画素における増幅ＭＯＳトランジスタ２３２により出力されたＳ信号をサンプリングする。

タイミングＴ１０２〜Ｔ１１２の第３の期間ＴＰ３２では、パルスＰＢＳをＨレベルにする。これにより、電圧供給部２１３は、第３の期間ＴＰ３２において、スイッチ２１４がオンすることにより、第４の電位を有する設定電圧（ＶＤＤ）を列信号線８−１へ供給する。

また、パルスＰＶＬＯＮをＬレベルにする。これにより、定電流源２０５が、電圧供給部２１３が定電圧を供給している第３の期間ＴＰ３２において、定電流を列信号線８−１へ供給しない。

タイミングＴ１１２〜Ｔ１０３の第４の期間ＴＰ４２では、タイミングＴ１１〜Ｔ１０２の第４の期間ＴＰ４１と同様の動作が行われる。

タイミングＴ１０３〜Ｔ１１３の第３の期間ＴＰ３３では、タイミングＴ１０２〜Ｔ１１２の第３の期間ＴＰ３２と同様の動作が行われる。

タイミングＴ１１３〜Ｔ７の第４の期間ＴＰ４３では、タイミングＴ１１〜Ｔ１０２の第４の期間ＴＰ４１と同様の動作が行われる。

このように、１つの画素のＳ信号のサンプリングを短い時間間隔で３回行う。

以上のように、パルスＰＴＮ、ＰＴＳがＨレベルである時間を短くするとともに１つの画素の信号を短い間隔で複数回サンプリングする。これにより、Ｎ信号やＳ信号にフリッカノイズが混入することを低減でき、Ｎ信号やＳ信号のサンプリングも十分に行うことができる。

次に、本発明に係る撮像センサを動画ビデオカメラに適用した例について、図６を用いて詳述する。図６は、本発明に係る撮像センサを動画ビデオカメラに適用した例を示す図である。

動画ビデオカメラ（撮像システム）ＶＣ１は、次の構成要素を備える。

１９００１は、光学系である。光学系１９００１は、撮影レンズで焦点調節を行うためのフォーカスレンズ１９００１Ａと、ズーム動作を行うズームレンズ１９００１Ｂと、結像用のレンズ１９００１Ｃとを含む。

１９００２は、絞りである。１９００３は、撮像センサである。撮像センサ１９００３は、撮像面に形成された被写体像を画像信号として取り込む。１９００４は、撮像センサ１９００３より出力された画像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）である。撮像センサ１９００３からはＮ信号とＳ信号とがそれぞれ独立に出力され、サンプルホールド回路（Ｓ／Ｈ回路）１９００４内に保持される。ここで、撮像センサ１９００３は、第１実施形態の構成からＣＤＳ処理するための構成を省いたものとすることができる。その後、サンプルホールド回路１９００４は、画像信号（Ｎ信号、Ｓ信号）を出力する。

１９００５は、サンプルホールド回路１９００４から出力された画像信号（Ｎ信号、Ｓ信号）からＣＤＳ処理を行って差分信号を形成する等の所定の処理を施すプロセス回路（生成部）である。プロセス回路１９００５は、さらに、差分信号に対して、ガンマ補正、色分離、ブランキング処理を行って、輝度信号Ｙ及びクロマ信号Ｃを出力する。プロセス回路１９００５から出力されたクロマ信号Ｃは、色信号補正回路１９０２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ、Ｂ−Ｙとして出力される。

また、プロセス回路１９００５から出力された輝度信号Ｙと、色信号補正回路１９０２１から出力された色差信号Ｒ−Ｙ、Ｂ−Ｙとは、エンコーダ回路（ＥＮＣ回路）１９０２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。

なお、撮像センサ１９００３の構成を第１実施形態の構成とするとともに、ＣＤＳ処理をプロセス回路１９００５で行わずに撮像センサ１９００３内で行うようにしてもよい。

１９００６は、アイリス制御回路である。アイリス制御回路１９００６は、サンプルホールド回路１９００４から供給される画像信号に基づいてアイリス駆動回路１９００７を制御する。アイリス制御回路１９００６は、画像信号の最大レベル又は平均レベル等が所定レベルの一定値となるように、絞り１９００２の開口量を制御すべくｉｇメータ１９００８を自動制御する。

１９０１３、１９０１４は、サンプルホールド回路１９００４から出力された画像信号中より合焦検出を行うために必要な高周波成分を抽出するための帯域制限のバンドパスフィルタ（ＢＰＦ）である。第１のバンドパスフィルタ（ＢＰＦ１）１９０１３、及び第２のバンドパスフィルタ（ＢＰＦ２）１９０１４から出力された信号は、ゲート回路１９０１５及びフォーカスゲート枠信号で各々ゲートされる。そして、ゲートされた信号は、ピーク検出回路１９０１６でピーク値が検出されてホールドされると共に、論理制御回路１９０１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。

また、１９０１８は、フォーカスレンズ１９００１Ａの移動位置を検出するフォーカスエンコーダである。１９０１９は、ズームレンズ１９００１Ｂの焦点距離を検出するズームエンコーダである。１９０２０は、絞り１９００２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路１９０１７へと供給される。

論理制御回路１９０１７は、設定された合焦検出領域内に相当する画像信号に基づいて、被写体に対する合焦検出と焦点調節とを行う。即ち、論理制御回路１９０１７は、各々のバンドパスフィルタ１９０１３、１９０１４よりゲート回路１９０１５及びピーク検出回路１９０１６経由で供給された高周波成分のピーク値情報を取り込む。論理制御回路１９０１７は、ピーク値情報に基づいて、高周波成分のピーク値が最大となる位置へとフォーカスレンズ１９００１Ａを駆動すべくフォーカス駆動回路１９００９にフォーカスモータ１９０１０の制御信号を供給する。この制御信号は、フォーカスモータ１９０１０の回転方向、回転速度、回転／停止等を制御するための信号である。

次に、本発明に係る撮像センサを静止画カメラに適用した例について、図７を用いて詳述する。図７は、本発明に係る撮像センサを静止画カメラに適用した例を示す図である。

静止画カメラ（撮像システム）ＳＣ１は、次の構成要素を備える。

２０００１は、レンズのプロテクトとメインスイッチとを兼ねるバリアである。２００４は、撮像センサである。２０００２は、被写体の光学像を撮像センサ２０００４に結像させるレンズである。２０００３は、レンズ２０００２を通った光量を可変するための絞りである。撮像センサ２０００４は、撮像面に形成された被写体像を画像信号として取り込む。撮像センサ２０００４は、Ｎ信号とＳ信号とを独立で出力する。ここで、撮像センサ１９００３は、第１実施形態の構成からＣＤＳ処理するための構成を省いたものとすることができる。

２０００５は、撮像センサ２０００４より出力されるＮ信号とＳ信号との差分信号を生成するＣＤＳ処理を行う撮像信号処理回路である。また、撮像信号処理回路２０００５は、差分信号を増幅する増幅処理等を行う。

なお、撮像センサ１９００３の構成を第１実施形態の構成とするとともに、ＣＤＳ処理を撮像信号処理回路２０００５で行わずに撮像センサ１９００３内で行うようにしてもよい。

２０００６は、撮像信号処理回路２０００５から出力された差分信号をＡ／Ｄ変換するＡ／Ｄ変換器である。２０００７は、Ａ／Ｄ変換器２０００６より出力された画像データに各種の補正を行い、データを圧縮する信号処理部である。

２０００８は、撮像センサ２０００４、撮像信号処理回路２０００５、Ａ／Ｄ変換器２０００６、信号処理部２０００７に、各種のタイミング信号を出力するタイミング発生部である。

２０００９は、各種演算と静止画カメラ全体を制御する全体制御・演算部である。

２００１０は、画像データを一時的に記憶する為のメモリ部である。２００１１は、記録媒体に記録又は読み出しを行うための記録媒体インターフェース部である。２００１２は、画像データの記録又は読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。２００１３は、外部のコンピュータ等と通信する為の外部インターフェース部である。

次に、前述の構成における撮影時の静止画カメラの動作について説明する。

バリア２０００１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器２０００６などの撮像系回路の電源がオンされる。

それから、露光量を制御する為に、全体制御・演算部２０００９は、絞り２０００３を開放にする。撮像センサ２０００４から出力された信号は、Ａ／Ｄ変換器２０００６で変換された後、信号処理部２０００７に入力される。

全体制御・演算部２０００９は、信号処理部２０００７で処理された画像データを受け取り、受け取った画像データを基に、測光を行い明るさを判断する。全体制御・演算部２０００９は、判断した結果に応じて、絞り１９００２の開度や撮像センサ１９００３の露光時間等を制御する露出制御を行う。

次に、全体制御・演算部２０００９は、撮像センサ２０００４から出力された信号をもとに、高周波成分を取り出し被写体までの距離を演算する測距を行い合焦状態か否かを判断する。全体制御・演算部２０００９は、判断した結果に応じて、光学系１９００１を駆動制御する焦点調節制御を行う。

そして、全体制御・演算部２０００９は、合焦状態を確認した後に、本露光を始める。

本露光が終了すると、全体制御・演算部２０００９は、撮像センサ２０００４から出力された画像信号をＡ／Ｄ変換器２０００６でＡ／Ｄ変換させ、変換後の画像信号を基に信号処理部２０００７により画像データを生成させる。全体制御・演算部２０００９は、生成された画像データをメモリ部２００１０に記憶させる。

その後、全体制御・演算部２０００９は、メモリ部２００１０に記憶されたデータを記録媒体制御Ｉ／Ｆ部経由で半導体メモリ等の着脱可能な記録媒体２００１２に記録させる。

また、全体制御・演算部２０００９は、メモリ部２００１０に記憶されたデータを外部Ｉ／Ｆ部２００１３経由で外部のコンピュータ等に供給する。これにより、ユーザは、コンピュータにおいて入力された画像の加工を行ってもよい。

本発明の第１実施形態に係る撮像センサＳ２００の構成を示す図。 画素配列ＰＡにおける各画素Ｐ２１１〜Ｐ２ｎｍの構成と、ノイズ除去回路２１０−１〜２１０−ｍの構成とを示す図。 撮像センサＳ２００の動作を示すタイミングチャート。 本発明の第２実施形態に係る撮像センサＳ３００の構成を示す図。 本発明の第３実施形態に係る撮像センサの動作を示すタイミングチャート。 本発明に係る撮像センサを動画ビデオカメラに適用した例を示す図。 本発明に係る撮像センサを静止画カメラに適用した例を示す図。 本発明の課題を説明するための図。 本発明の課題を説明するための図。 背景技術を説明するための図。 背景技術を説明するための図。 背景技術を説明するための図。 背景技術を説明するための図。

符号の説明

Ｓ，Ｓ２００，Ｓ３００ 撮像センサ
ＳＣ１ 静止画カメラ
ＶＣ１ 動画ビデオカメラ

Claims (9)

1. 光電変換部と、電荷電圧変換部と、前記光電変換部で発生した電荷を前記電荷電圧変換部へ転送する転送部と、前記電荷電圧変換部の電圧に基づく信号を信号線へ出力するＭＯＳトランジスタと、前記電荷電圧変換部の電位を第１の電位に設定して選択状態にし、前記電荷電圧変換部の電位を第３の電位に設定して非選択状態にする設定部とを含み、前記電荷電圧変換部の電位の前記第１の電位と第２の電位との間である場合に選択状態になり、前記電荷電圧変換部の電位が前記第３の電位である場合に非選択状態になる画素が行方向及び列方向に複数配列された画素配列と、
   第１の期間において、選択状態にされた画素の前記電荷電圧変換部の電位が選択状態の電位になっている状態で前記ＭＯＳトランジスタがオフするように前記信号線の電位を制御し、前記第１の期間に続く第２の期間において、選択状態にされた画素の前記電荷電圧変換部の電位が選択状態の電位になっている状態で前記ＭＯＳトランジスタがオンするように前記信号線の電位を制御する制御部と、
   を備えたことを特徴とする撮像センサ。
2. 前記制御部は、
   前記第１の期間において、定電流を前記信号線へ供給せず、前記第２の期間において、前記定電流を前記信号線へ供給する定電流源と、
   前記第１の期間において、第４の電位を有する設定電圧を前記信号線へ供給し、前記第２の期間において、前記設定電圧を前記信号線へ供給しない電圧供給部と、
   を含み、
   前記第４の電位に対する前記第１の電位の電位差又は前記第２の電位の電位差は、選択状態にされた画素における前記ＭＯＳトランジスタの閾値電圧より小さい
   ことを特徴とする請求項１に記載の撮像センサ。
3. 前記制御部は、前記第１の期間において、選択状態にされた画素の前記設定部が前記電荷電圧変換部の電位を前記第１の電位に設定した状態で前記ＭＯＳトランジスタがオフするように前記信号線の電位を制御し、前記第２の期間において、選択状態にされた画素の前記設定部が前記電荷電圧変換部の電位を前記第１の電位に設定した状態で前記ＭＯＳトランジスタがオンするように前記信号線の電位を制御する
   ことを特徴とする請求項１又は２に記載の撮像センサ。
4. 前記制御部は、前記第１の期間において、選択状態にされた画素の前記転送部が前記光電変換部の電荷を前記電荷電圧変換部へ転送した状態で前記ＭＯＳトランジスタがオフするように前記信号線の電位を制御し、前記第２の期間において、選択状態にされた画素の前記転送部が前記光電変換部の電荷を前記電荷電圧変換部へ転送した状態で前記ＭＯＳトランジスタがオンするように前記信号線の電位を制御する
   ことを特徴とする請求項１又は２に記載の撮像センサ。
5. 前記画素配列における前記複数の画素のそれぞれは、
   他の光電変換部と、
   前記他の光電変換部で発生した電荷を前記電荷電圧変換部へ転送する他の転送部と、
   をさらに含む、
   
   ことを特徴とする請求項１から４のいずれか１項に記載の撮像センサ。
6. 請求項１から５のいずれか１項に記載の撮像センサと、
   前記撮像センサの撮像面へ像を形成する光学系と、
   前記撮像センサから出力された信号を処理して画像データを生成する信号処理部と、
   を備えことを特徴とする撮像システム。
7. 前記撮像センサは、
   前記電荷電圧変換部の電位が前記第１の電位に設定された状態で前記ＭＯＳトランジスタにより前記信号線へ出力された第１の信号と、前記転送部により前記光電変換部の電荷が前記電荷電圧変換部へ転送された状態で前記ＭＯＳトランジスタにより前記信号線へ出力された第２の信号との差分信号を画素ごとに生成する生成部をさらに備え、
   前記信号処理部は、前記生成部から出力された前記差分信号を処理して画像データを生成する
   ことを特徴とする請求項６に記載の撮像システム。
8. 前記信号処理部は、
   前記撮像センサから異なるタイミングで出力された第１の信号と第２の信号との差分信号を画素ごとに生成する生成部と、
   前記生成部から出力された前記差分信号を処理して画像データを生成する処理部と、
   を含む
   ことを特徴とする請求項６に記載の撮像システム。
9. 光電変換部と、電荷電圧変換部と、前記光電変換部で発生した電荷を前記電荷電圧変換部へ転送する転送部と、前記電荷電圧変換部の電圧に基づく信号を信号線へ出力するＭＯＳトランジスタと、前記電荷電圧変換部の電位を第１の電位に設定して選択状態にし、前記電荷電圧変換部の電位を第３の電位に設定して非選択状態にする設定部とを含み、前記電荷電圧変換部の電位の前記第１の電位と第２の電位との間である場合に選択状態になり、前記電荷電圧変換部の電位が前記第３の電位である場合に非選択状態になる画素が行方向及び列方向に複数配列された画素配列を有する撮像センサの制御方法であって、
   選択状態にされた画素の前記電荷電圧変換部の電位が選択状態の電位になっている状態で前記ＭＯＳトランジスタがオフするように前記信号線の電位を制御する第１のステップと、
   前記第１のステップの後に、選択状態にされた画素の前記電荷電圧変換部の電位が選択状態の電位になっている状態で前記ＭＯＳトランジスタがオンするように前記信号線の電位を制御する第２のステップと、
   を備えたことを特徴とする撮像センサの制御方法。

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