JP2009260064A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】トレンチ内に対してディープ層を交差させる構造のＳｉＣ半導体装置において、ブレークダウン時に流れる電流のアンバランスを抑制できる構造を提供する。
【解決手段】ｐ型ディープ層１０を格子状に配置する。すなわち、トレンチ６の長手方向に対して４５度傾斜する第１方向に延設された複数本の直線状のｐ型ディープ層１０が等間隔に並べられると共に、トレンチ６の長手方向に対して４５度傾斜し、かつ、第１方向に対して直行する第２方向に延設された複数本の直線状のｐ型ディープ層１０が等間隔に並べられるようにする。これにより、ｐ型ディープ層１０を格子状配置にでき、ｐ型ディープ層１０すべてが連結された構造となるようにできるため、ブレークダウン時に流れる電流がｐ型ディープ層１０の広範囲にわたって分散されて流れ、ブレークダウン時にｐ型ディープ層１０の一部に集中して電流が流れるようなアンバランスが生じることを防止できる。
【選択図】図３

Description

本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊してしまうという問題がある。これについてシミュレーションで計算したところ、ドレインに６５０Ｖ印加した場合、トレンチ内のゲート絶縁膜には４．９ＭＶ／ｃｍの電界が集中していた。実際の使用に耐えるには３ＭＶ／ｃｍ以下にする必要があり、長期の信頼性まで考えると２ＭＶ／ｃｍ以下にすることが望まれる。
このような問題を解決するものとして、特許文献１に示されるＳｉＣ半導体装置がある。このＳｉＣ半導体装置では、トレンチゲートの底部を側面より厚くなるように設計することにより、トレンチの底部での電界集中を緩和している。具体的には、４Ｈ−ＳｉＣの（０００−１）ｃ面基板を用いてａ（１１２０）面のトレンチゲート構造を作製する。このようにｃ面基板を用いてトレンチ側面がａ面で底面がｃ面となるトレンチ内にゲート絶縁膜を熱酸化で作製した場合、ｃ面の酸化レートはａ面の５倍であるため、トレンチ底部の酸化膜は側面と比べて、膜厚を５倍にできる。これにより、トレンチ底部での電界集中を緩和することが可能となる。
特開平９−１９９７２４号公報
しかしながら、上記のようにトレンチ底部においてゲート絶縁膜を厚くした構造において、例えば、トレンチ側面の膜厚を４０ｎｍとし、トレンチ底部の膜厚を２００ｎｍに設計してシミュレーションで計算したところ、ドレインに６５０Ｖ印加した場合、トレンチ内のゲート絶縁膜の電界集中を３．９ＭＶ／ｃｍに低減できることが確認できたが、まだ十分ではなく、更なる電界緩和が必要であることが判った。
そこで、本発明者らは更なる電界緩和が行える構造として、先に、トレンチゲートの長手方向に沿って延設され、ｎ+型ソース領域やｐ型ベース領域を挟んでトレンチゲートとは反対側、つまりｐ型ベース領域とソース電極との電気的な接続を図るｐ+型コンタクト領域の下方位置において、トレンチゲートの底面よりも深くなるｐ型ディープ層を形成するという構造を出願している（特願２００７−２８８５４５参照）。
しかしながら、この構造のＳｉＣ半導体装置では、トレンチゲートとｐ型ディープ層との形成工程が別工程であるため、これらの位置合わせが難しく、トレンチゲートの側面からｐ型ディープ層までの距離にバラツキが発生する。このため、製品特性にバラツキが生じ、歩留まりが悪いという問題がある。
このため、本発明者らは、さらに、トレンチの側面のうちチャネル領域が構成される部分に対する法線方向にｐ型ディープ層を延設する構造を出願している（特願２００８−３１７０４参照）。このような構造によれば、ｐ型ディープ層とｎ-型ドリフト層とのＰＮ接合部での空乏層がｎ-型ドリフト層側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜に入り込み難くなる。このため、ゲート酸化膜内での電界集中、特にゲート酸化膜のうちのトレンチの底部での電界集中を緩和することが可能となり、ゲート酸化膜が破壊されることを防止できる。また、トレンチの長手方向とｐ型ディープ層の長手方向とが垂直とされているため、これらを形成するためのマスクずれがデバイス特性に影響を与えることはない。
ところが、このような構造では、ｐ型ディープ層が複数本平行に配置されたストライプ状とされるため、各ｐ型ディープ層が分離された構成となる。このため、ブレークダウン時に一つのｐ型ディープ層に電流が集中して流れることになり、電流のアンバランスが生じ、電流集中による素子破壊などが生じる可能性がある。
本発明は上記点に鑑みて、トレンチ内に対してディープ層を交差させる構造のＳｉＣ半導体装置において、ブレークダウン時に流れる電流のアンバランスを抑制できる構造を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、ゲート電極（９）への印加電圧を制御することでチャネル層（７）に形成される蓄積型のチャネルを制御し、ソース領域（４）およびドリフト層（２）を介して、ソース電極（１１）およびドレイン電極（１３）の間に電流を流す蓄積型のトレンチゲート構造素子を備えたＳｉＣ半導体装置において、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで配置され、トレンチ（６）のうちチャネル領域が形成される側面に対して傾斜する第１方向に延設された部分と第１方向と逆方向に同じ角度傾斜させれらた第２方向に延設された部分とが共に複数本備えられることで格子状に配置された第２導電型のディープ層（１０）が備えられていることを特徴としている。
このように、ディープ層（１０）を格子状に配置してすべてが連結された構造となるようにしているため、ディープ層（１０）の底部でブレークダウンが起こったときには、ブレークダウン時に流れる電流がディープ層（１０）の広範囲にわたって分散される。このため、ブレークダウン時にディープ層（１０）の一部に集中して電流が流れるようなアンバランスが生じることを防止でき、電流集中による素子破壊などを抑制することが可能となる。
請求項２に記載の発明では、蓄積型のトレンチゲート構造素子を備えたＳｉＣ半導体装置において、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで配置され、上面形状が複数の六角形で構成されるハニカム状をなし、かつ、六角形の中心を通る対角線の一本がトレンチ（６）のうちチャネル領域が形成される側面に対して垂直となるように構成された第２導電型のディープ層（１０）が備えられていることを特徴としている。
このように、ディープ層（１０）がハニカム状で構成されていても、請求項１と同様の効果を得ることができる。
なお、ここでは蓄積型のトレンチゲート構造素子を有するＳｉＣ半導体装置について説明したが、請求項３や請求項４に記載したように、ゲート電極（９）への印加電圧を制御することでトレンチ（６）の側面に位置するベース領域（３）の表面部にチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、ソース電極（１１）およびドレイン電極（１３）の間に電流を流す反転型のトレンチゲート構造素子を備えたＳｉＣ半導体装置に対しても、上記と同様の構造を採用することができる。
このようなディープ層（１０）は、請求項５に記載したように、ベース領域（３）と同じもしくはそれよりも高不純物濃度とされていれば、ドリフト層（２）側に伸びる空乏層の伸び量を大きくできるため、電界緩和効果を高めることが可能となり、よりゲート絶縁膜（８）が破壊されることを防止することが可能となる。
請求項６に記載の発明では、ドリフト層（２）とベース領域（３）との間には、ドリフト層（２）と同じもしくはそれよりも高不純物濃度で構成された第１導電型のＳｉＣからなる電流分散層（３０）が形成されていることを特徴としている。
このような構成では、オン時にチャネル層（７）を通じて流れる電流が電流分散層（３０）にてトレンチ（６）の側面に対する法線方向に拡張されるため、ドリフト層（２）内を広範囲に分散して流れることになる。このため、オン抵抗を低減することが可能となる。例えば、電流分散層（３０）とドリフト層（２）とを同じ不純物濃度とした場合、電流分散層（３０）にて電流を広範囲に分散する効果は少ないが、少なくとも電流分散層（３０）を備えることによりトレンチ（６）の底面に対するディープ層（１０）の深さを電流分散層（３０）が形成されていない場合と比べて深くできるため、より請求項１に示した効果を得ることが可能となる。また、電流分散層（３０）をドリフト層（２）よりも高不純物濃度とした場合には、より電流分散層（３０）にて電流を広範囲に分散する効果を得ることができる。
請求項７に記載の発明では、ディープ層（１０）は、電流分散層（３０）を貫通してベース領域（３）と接していることを特徴としている。
このように、電流分散層（３０）をディープ層（１０）と接触するようにすれば、ディープ層（１０）をソース電位に固定できる。したがって、ディープ層（１０）がフローティング状態とされている場合と比べて電界緩和効果が弱まることを防止することも可能となる。
請求項９に記載の発明では、ドリフト層（２）は、基板（１）からベース領域（３）に近づくに連れて不純物濃度が低くされていることを特徴としている。
このようにすれば、ドリフト層（２）の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として蓄積型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２−ａ〜図２−ｄは、図１のＭＯＳＦＥＴの断面図であり、図２−ａは、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２−ｂは、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２−ｃは、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２−ｄは、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。また、図３は、図１に示すＭＯＳＦＥＴにおける主要部分のレイアウト図である。本図の二点鎖線で囲んだ領域を抽出したものが図１に対応し、本図のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線が図１に示すそれぞれの線と対応する。以下、これらの図を参照して本実施形態のＭＯＳＦＥＴについて説明する。
図１および図２−ａ〜図２−ｄに示すＭＯＳＦＥＴは、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のＳｉＣからなるｎ+型基板１が半導体基板として用いられており、このｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されていると共に、このｐ型ベース領域３の上層部分にｎ+型ソース領域４およびｐ+型ボディ層５が形成されている。
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型ボディ層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型ボディ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。また、トレンチ６の内壁面には、リン等のｎ型不純物濃度が例えば１．０×１０16／ｃｍ3とされたｎ型チャネル層７が形成されている。ｎ型チャネル層７はチャネル領域を構成するためのものであり、ノーマリオフ型となる厚さに設定され、例えばトレンチ６の底面上で０．３〜１．０μｍ、トレンチ６の側面上で０．１〜０．３μｍとされている。
さらに、ｎ型チャネル層７の表面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、ｎ型チャネル層７の表面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられた構造とされている。また、上述したｎ+型ソース領域４およびｐ+型ボディ層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対して傾斜する方向、つまりトレンチ６の長手方向に対して傾斜する方向に延設されたｐ型ディープ層１０が備えられている。ｐ型ディープ層１０は、トレンチ６の底部、つまりｎ型チャネル層７の底部よりも深くされており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０の幅は、０．６〜１．０μｍとされている。このｐ型ディープ層１０におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。
具体的には、図３に示すように、ｐ型ディープ層１０は格子状に配置されている。すなわち、トレンチ６の長手方向に対して４５度傾斜する第１方向に延設された複数本の直線状のｐ型ディープ層１０が等間隔に並べられると共に、トレンチ６の長手方向に対して４５度傾斜し、かつ、第１方向に対して直行する第２方向に延設された複数本の直線状のｐ型ディープ層１０が等間隔に並べられている。同方向に並べられた複数のｐ型ディープ層１０の間隔は、例えば、２〜３μｍ程度とされている。このような構造とすることにより、ｐ型ディープ層１０を格子状配置とし、ｐ型ディープ層１０すべてが連結された構造となるようにしている。なお、図３は断面図ではないが、図の理解を容易にするために、ｐ型ディープ層１０にハッチングを示してある。
また、ｎ+型ソース領域４およびｐ+型ボディ層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型ボディ層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型ボディ層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの蓄積型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
このような蓄積型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
まず、ゲート電極９にゲート電圧を印加する前の状態では、ＳｉＣは不純物濃度が１．０×１０19／ｃｍ3のように高い場合、約３Ｖの内在電位を有しているため、ソース電極１１が０Ｖであってもｐ型ベース領域３は−３Ｖのように振舞う。このため、ｐ型ベース領域３から空乏層が広がり、ｐ型ベース領域３の近傍は絶縁体のように振舞う。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｎ型チャネル層７は絶縁体のように振舞うため、電子はｎ型チャネル層７に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えるても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２（ｎ型チャネル層７を含む）の間より、空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より、遥かに高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、本実施形態のように、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１３との間に電流が流れない。
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。特に、ｐ型ディープ層１０の不純物濃度をｐ型ベース領域３よりも高濃度とすれば、よりｎ-型ドリフト層２側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
シミュレーションにより確認したところ、ドレイン電極１３に６５０Ｖを印加した場合において、ゲート酸化膜８のうちのトレンチ６の底部での電界強度が２．０ＭＶ／ｃｍであった。この電界強度はゲート酸化膜８が電界集中で破壊されないレベルである。このため、ドレイン電極１３に６５０Ｖを印加してもゲート酸化膜８は破壊されず、耐圧６５０Ｖを達成できる。
さらに、上述したようにｐ型ディープ層１０が格子状に配置されることですべてが連結された構造となるようにされているため、ｐ型ディープ層１０の底部でブレークダウンが起こったときには、ブレークダウン時に流れる電流がｐ型ディープ層１０の広範囲にわたって分散される。このため、ブレークダウン時にｐ型ディープ層１０の一部に集中して電流が流れるようなアンバランスが生じることを防止でき、電流集中による素子破壊などを抑制することが可能となる。
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｎ型チャネル層７が蓄積型チャネルとして機能する。このとき、ｐ型ディープ層１０が上述した間隔で配置されるようにしているため、オン時にｐ型ディープ層１０からｎ-型ドリフト層２側に伸びる空乏層によってパンチスルーしないようにでき、電流経路を確保することができる。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｎ型チャネル層７を通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。
なお、この場合のオン抵抗を計算したところ、４．９ｍΩ・ｃｍ2になっており、本実施形態のような構造のｐ型ディープ層１０を形成しない場合のオン抵抗４．３ｍΩ・ｃｍ2に対してオン抵抗が１５％増大していた。これは、ｐ型ディープ層１０が形成された位置において、トレンチゲート構造の側面にチャネルが形成されないためである。しかしながら、オン抵抗の増加は大きくなく、かつ、ｐ型ディープ層１０の幅や間隔に応じて調整可能なものであるため、問題になるものではない。
次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図４〜図５は、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。図４および図５中、左側に図１中のＡ−Ａ線においてｘｚ平面と平行に切断した断面図（図２−ａと対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２−ｄと対応する場所）を示してある。以下、これらの図を参照して説明する。
〔図４（ａ）に示す工程〕 まず、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の裏面側にドレイン電極１３を形成したのち、ｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
〔図４（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０の形成予定領域においてマスク２０を開口させる。これにより、マスク２０に格子状の開口部が形成される。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、例えばボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3、厚さが０．６〜１．０μｍ程度、幅が０．６〜１．０μｍ程度となるｐ型ディープ層１０を形成する。その後、マスク２０を除去する。
〔図４（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
〔図５（ａ）に示す工程〕
ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。続いて、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型ボディ層５の形成予定領域上においてマスクを開口させる。さらに、ｐ型不純物（例えば窒素）をイオン注入する。そして、注入されたイオンを活性化することで、リン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型ボディ層５を形成する。その後、マスクを除去する。
〔図５（ｂ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型ボディ層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成する。この後、エッチングマスクを除去する。
〔図５（ｃ）に示す工程〕
トレンチ６内を含む基板表面全面に、リン等のｎ型不純物濃度が例えば１．０×１０16／ｃｍ3のｎ型チャネル層７をエピタキシャル成長させる。このとき、エピタキシャル成長の面方位依存性などにより、ｎ型チャネル層７はトレンチ６の底面の方が側面よりも厚く形成される。続いてｎ型チャネル層７のうちの不要部分、つまりｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型ボディ層５の上に形成された部分を除去した後、ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。
続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜をパターニングしてｎ+型ソース領域４やｐ+型ボディ層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
以上説明した製造方法によれば、トレンチを掘ってｐ型層をエピタキシャル成長させて埋め込むというようなトレンチ埋込によってｐ型ディープ層１０を形成していないため、トレンチ内を埋め込んだ後の平坦化工程によって結晶欠陥が発生することを防止することができる。
また、ｐ型ベース層３の表面からイオン注入することでｐ型ディープ層１０を形成することもできるが、ｐ型ディープ層１０の形成するためのイオン注入をｎー型ドリフト層２の表面から行うようにしている。このため、高いエネルギーによる高速イオン注入にてｐ型ディープ層１０を形成しなくても済み、高速イオン注入による欠陥発生を抑制することが可能となる。
さらに、トレンチ６の長手方向とｐ型ディープ層１０の長手方向とを平行にした場合、これらの間隔が一定にならないとデバイス特性に影響を与えることになるため、トレンチ６の形成の際に用いられるマスクとｐ型ディープ層１０の形成の際に用いられるマスクの位置合わせが重要になる。しかしながら、一定量のマスクずれは必然的に発生するため、完全にマスクずれによるデバイス特性の影響を排除することはできない。これに対し、本実施形態のＳｉＣ半導体装置によれば、トレンチ６の長手方向に対してｐ型ディープ層１０の長手方向を傾斜させ、トレンチ６に対してｐ型ディープ層１０を交差させると共に、ｐ型ディープ層１０を格子状に配置している。このため、これらを形成するためのマスクずれがデバイス特性に影響を与えることはない。これにより、製品特性のバラツキを防止でき、歩留まり向上を図ることができる。したがって、本実施形態のような構造とすることにより、製品特性のバラツキを防止でき、歩留まり向上を図ることができる構造のＳｉＣ半導体装置とすることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してオン抵抗の低減を図ったものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
図６は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。また、図７−ａ〜図７−ｄは、図６のＭＯＳＦＥＴの断面図であり、図７−ａは、図６中のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面、図７−ｂは、図６中のＦ−Ｆ線においてｘｚ平面と平行に切断したときの断面、図７−ｃは、図６中のＧ−Ｇ線においてｙｚ平面と平行に切断したときの断面、図７−ｄは、図６中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面である。
図６に示すように、本実施形態のＳｉＣ半導体装置に備えられるＭＯＳＦＥＴでは、ｎ-型ドリフト層２とｐ型ベース領域３の間に、ｎ型チャネル層７と接するようにｎ型電流分散層３０が備えられている。ｎ型電流分散層３０は、リン等のｎ型不純物濃度がｎ-型ドリフト層２よりも高濃度、好ましくはｎ型チャネル層７よりも高濃度とされ、例えば２．０×１０15／ｃｍ3〜１．０×１０17／ｃｍ3とされている。ｎ型電流分散層３０の厚さに関しては任意であるが、本実施形態ではトレンチ６がｎ型電流分散層３０を貫通する程度の厚みとされており、例えば０．３μｍ程度とすることができる。このｎ型電流分散層３０の下方にｐ型ディープ層１０が形成され、ｎ型電流分散層３０によりｐ型ディープ層１０とｐ型ベース領域３とが分断された構造とされている。なお、本実施形態では、ｐ型ディープ層１０は、ｎ型電流分散層３０の下面からの深さが例えば０．６〜１．０μｍとなるように形成されているが、不純物濃度、幅および間隔に関しては第１実施形態と同様とされている。
このように構成されたＭＯＳＦＥＴでは、基本的には第１実施形態と同様の作動を行うが、オン時にｎ型チャネル層７を通じて流れる電流がｎ型電流分散層３０にてトレンチ６の側面に対する法線方向に拡張されるため、ｎ-型ドリフト層２内を広範囲に分散して流れることになる。このため、第１実施形態と比べてオン抵抗を低減することが可能となる。
次に、図６に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図８〜図９は、図６に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。図８および図９中、左側に図６中のＥ−Ｅ線においてｘｚ平面と平行に切断した断面図（図７−ａと対応する場所）を示してあり、右側に図６中のＨ−Ｈ線においてｙｚ平面と平行に切断した断面図（図７−ｄと対応する場所）を示してある。以下、これらの図を参照して説明する。
まず、図８（ａ）、（ｂ）に示す工程において、第１実施形態で説明した図４（ａ）、（ｂ）と同様の工程を行うことで、ｎ+型基板１の裏面側にドレイン電極１３、表面側にｎ-型ドリフト層２を形成すると共に、ｐ型ディープ層１０を形成する。そして、図８（ｃ）に示す工程において、ｎ-型ドリフト層２およびｐ型ディープ層１０の表面にｎ型電流分散層３０をエピタキシャル成長させたのち、ｎ型電流分散層３０の表面にｐ型ベース領域３をエピタキシャル成長させる。この後、図９（ａ）〜（ｃ）に示す工程において、図５（ａ）〜（ｃ）と同様の工程を行い、さらに層間絶縁膜１２の成膜工程、コンタクトホール形成工程、ソース電極１１およびゲート配線の形成工程等を行うことにより、図６に示したＭＯＳＦＥＴが完成する。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第２実施形態と同様、第１実施形態に対してオン抵抗の低減を図ったものであり、基本構造に関しては第２実施形態と同様であるため、第２実施形態と異なっている部分に関してのみ説明する。
上述したように、第２実施形態では、ｎ型電流分散層３０を形成したが、ｎ型電流分散層３０にてｐ型ディープ層１０がｐ型ベース領域３から分離された構造となるため、ｐ型ディープ層１０がフローティング状態になる。このため、ｐ型ディープ層１０がｐ型ベース領域３に接してソース電位に固定されている場合と比べると、電界緩和効果が弱まることになる。本実施形態は、この問題を解決しつつ、第２実施形態と同様にオン抵抗の低減が図れる構造としたものである。
図１０は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。また、図１１−ａ〜図１１−ｄは、図１０のＭＯＳＦＥＴの断面図であり、図１１−ａは、図１０中のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面、図１１−ｂは、図１０中のＪ−Ｊ線においてｘｚ平面と平行に切断したときの断面、図１１−ｃは、図１０中のＫ−Ｋ線においてｙｚ平面と平行に切断したときの断面、図１１−ｄは、図１０中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面である。
図１０に示すように、本実施形態のＳｉＣ半導体装置に備えられるＭＯＳＦＥＴにも、ｎ-型ドリフト層２とｐ型ベース領域３の間に、ｎ型チャネル層７と接するようにｎ型電流分散層３０が備えられている。ただし、本実施形態では、このｎ型電流分散層３０の表面からｐ型ディープ層１０が形成されており、ｎ型電流分散層３０を貫通してｐ型ディープ層１０とｐ型ベース領域３とが接触した構造とされている。ｐ型ディープ層１０は、ｎ型電流分散層３０の表面からの深さが例えば０．６〜１．０μｍとなるように形成されており、不純物濃度、幅および間隔に関しては第１実施形態と同様とされている。
このように構成されたＭＯＳＦＥＴでは、基本的には第１実施形態と同様の作動を行いつつ、第２実施形態と同様、オン時にｎ型チャネル層７を通じて流れる電流がｎ型電流分散層３０にてトレンチ６の側面に対する法線方向に拡張されるため、ｎ-型ドリフト層２内を広範囲に分散して流れ、オン抵抗を低減を図ることが可能となる。そして、ｐ型ディープ層１０がｐ型ベース領域３と接触した構造とされているため、ｐ型ディープ層１０をソース電位に固定できる。したがって、電界緩和効果が弱まることを防止することも可能となる。
次に、図１０に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図１２〜図１３は、図１０に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。図１２および図１３中、左側に図１０中のＩ−Ｉ線においてｘｚ平面と平行に切断した断面図（図１１−ａと対応する場所）を示してあり、右側に図１０中のＬ−Ｌ線においてｙｚ平面と平行に切断した断面図（図１１−ｄと対応する場所）を示してある。以下、これらの図を参照して説明する。
まず、図１２（ａ）に示す工程において、第１実施形態で説明した図４（ａ）と同様の工程を行うことで、ｎ+型基板１の裏面側にドレイン電極１３、表面側にｎ-型ドリフト層２を形成したのち、ｎ-型ドリフト層２の表面にｎ-型ドリフト層２よりも高不純物濃度となるようにｎ型電流分散層３０をエピタキシャル成長させる。そして、図１２（ｂ）に示す工程において、ｎ型電流分散層３０の表面にマスク２０を形成し、図４（ｂ）と同様の工程を行うことでｐ型ディープ層１０を形成する。この後は、図１２（ｃ）および図１３（ａ）〜（ｃ）に示す工程において、図４（ｃ）および図５（ａ）〜（ｃ）と同様の工程を行い、さらに層間絶縁膜１２の成膜工程、コンタクトホール形成工程、ソース電極１１およびゲート配線の形成工程等を行うことにより、図１０に示したＭＯＳＦＥＴが完成する。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１〜第３実施形態と同様の構造のＭＯＳＦＥＴを反転型としたものであり、基本構造に関しては第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なっている部分に関してのみ説明する。
図１４は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。なお、図１４は、第１実施形態の構造に対してＭＯＳＦＥＴを反転型とする構造について示してあるが、第２、第３実施形態の構造に対してもＭＯＳＦＥＴを反転型にできる。
図１４に示されるように、本実施形態では、トレンチ６の表面にゲート酸化膜８が形成されており、第１〜第３実施形態で示したｎ型チャネル層７は形成されていない構造とされている。このため、トレンチ６の側壁において、ゲート酸化膜８とｐ型ベース領域３およびｎ+型ソース領域４が接触した構造となっている。
このように構成されたＭＯＳＦＥＴは、ゲート電極９に対してゲート電圧を印加すると、ｐ型ベース領域３のうちトレンチ６の側面に配置されたゲート酸化膜８と接する部分が反転型チャネルとなり、ソース電極１１とドレイン電極１３との間に電流を流すという動作を行う。
このような反転型のＭＯＳＦＥＴについても、上述したようにｐ型ディープ層１０を形成しているため、第１〜第３実施形態と同様に、ドレイン電圧として高電圧が印加される時には、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。このため、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となる。これにより、ゲート酸化膜８が破壊されることを防止することが可能となる。
なお、このような反転型のＭＯＳＦＥＴの製造方法に関しては、基本的に第１〜第３実施形態と同様であり、第１〜第３実施形態に示した製造方法に対してｎ型チャネル層７の形成工程をなくし、トレンチ６の表面に直接ゲート酸化膜８を形成すればよい。
（他の実施形態）
（１）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、第１〜第４実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては第１〜第４実施形態と同様である。
（２）また、第１〜第４実施形態では、トレンチ６を形成する前にｐ型ベース領域３やｎ+型ソース領域４等を形成したが、トレンチ６を形成した後にｐ型ベース領域３やｎ+型ソース領域４等をイオン注入にて形成しても良い。また、第１〜第３実施形態においてｎ+型ソース領域４をイオン注入にて形成するのであれば、ｎ+型ソース領域４がゲート酸化膜８と接する状態であっても構わない。さらに、ｐ型ベース領域３をイオン注入で形成するのであれば、トレンチ６の側面からｐ型ベース領域３を離間させることができるため、トレンチ６の側面からｐ型ベース領域３の間に残るｎ-型ドリフト層２をｎ型チャネル層７として機能させることも可能である。勿論、この場合にも、ｐ型ベース領域３やｎ+型ソース領域４等をトレンチ６の形成前後のいずれで形成しても構わない。
（３）上記各実施形態では、ｎ+型ソース領域４およびｐ+型ボディ層５をイオン注入にて形成する場合について説明したが、これらのうちのいずれか一方をエピタキシャル成長させることにより形成することもできる。
（４）上記各実施形態に示した構造は単なる一例を示したものであり、適宜設定変更などが可能である。例えば、ｐ+型ボディ層５を介してｐ型ベース領域３がソース電極１１に電気的に接続される構造としたが、ｐ+型ボディ層５を単なるコンタクト部としてｐ型ベース領域３がソース電極１１に電気的に接続される構造であっても構わない。また、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１３の形成工程に関しても、ソース電極１１の形成後などとしても構わない。
（５）上記第２実施形態では、電流分散層３０をｎ-型ドリフト層２よりも高濃度とする場合について説明したが、ｎ-型ドリフト層２と同じ濃度であっても構わない。電流分散層３０の形成後にトレンチ６を形成することになるが、少なくとも電流分散層３０が形成された分、トレンチ６の底面の位置が電流分散層３０を形成していない場合と比べて高くなる。このため、トレンチ６の底面の位置と比べてｐ型ディープ層１０の位置がより深い位置となり、第１実施形態と比べればトレンチ６の底面に対する電界緩和効果を高められるという効果に関しては、少なくとも得ることができる。
（６）上記各実施形態では、ｐ型ディープ層１０の上面形状が格子状となるように配置し、各格子が正方形となるような状態、すなわち、第１方向と第２方向に延設されたｐ型ディープ層１０それぞれが共にトレンチ６の長手方向に対して４５度傾斜する状態としたが、これらがトレンチ６の長手方向に対して同じ角度に傾斜させられていれば上記効果を得ることができる。その場合、各格子は正方形ではなく菱形となる。
また、ｐ型ディープ層１０の上面形状が複数の六角形を構成するハニカム状となるように配置しても良い。その場合、ｐ型ディープ層１０が構成する六角形の中心を通る対角線のうちの一本がトレンチ６の長手方向に対して垂直となるようにｐ型ディープ層１０を配置することにより、上記実施形態と同様の効果を得ることができる。
（７）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
本発明の第１実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 図１のＣ−Ｃ断面図である。 図１のＤ−Ｄ断面図である。 図１に示すＭＯＳＦＥＴにおける主要部分のレイアウト図である。 図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 図４に続くトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 本発明の第２実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図６のＥ−Ｅ断面図である。 図６のＦ−Ｆ断面図である。 図６のＧ−Ｇ断面図である。 図６のＨ−Ｈ断面図である。 図６に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 図７に続くトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 本発明の第３実施形態にかかる蓄積型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図１０のＩ−Ｉ断面図である。 図１０のＪ−Ｊ断面図である。 図１０のＫ−Ｋ断面図である。 図１０のＬ−Ｌ断面図である。 図１０に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 図１２に続くトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。 本発明の第４実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。
１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型ボディ層
６ トレンチ
７ ｎ型チャネル層
８ ゲート酸化膜
９ ゲート電極
１０ ｐ型ディープ層
１１ ソース電極
１２ 層間絶縁膜
１３ ドレイン電極
２０ マスク
３０ ｎ型電流分散層

Claims (9)

  1. 炭化珪素からなる第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素からなるソース領域（４）と、
    前記ソース領域（４）と前記ベース領域（３）よりも深く形成され、前記ソース領域（４）および前記ベース領域（３）が両側に配置されるように形成されるトレンチ（６）と、
    前記トレンチ（６）の側壁に位置する第１導電型の炭化珪素からなるチャネル層（７）と、
    前記チャネル層（７）の表面において、前記ベース領域（３）から所定距離離間するように形成されたゲート絶縁膜（８）と、
    前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
    前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
    前記ゲート電極（９）への印加電圧を制御することで前記チャネル層（７）に形成される蓄積型のチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す蓄積型のトレンチゲート構造素子を備えた炭化珪素半導体装置であって、
    前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで配置され、前記トレンチ（６）のうち前記チャネル領域が形成される側面に対して傾斜する第１方向に延設された部分と前記第１方向と逆方向に同じ角度傾斜させれらた第２方向に延設された部分とが共に複数本備えられることで格子状に配置された第２導電型のディープ層（１０）が備えられていることを特徴とする炭化珪素半導体装置。
  2. 炭化珪素からなる第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素からなるソース領域（４）と、
    前記ソース領域（４）と前記ベース領域（３）よりも深く形成され、前記ソース領域（４）および前記ベース領域（３）が両側に配置されるように形成されるトレンチ（６）と、
    前記トレンチ（６）の側壁に位置する第１導電型の炭化珪素からなるチャネル層（７）と、
    前記チャネル層（７）の表面において、前記ベース領域（３）から所定距離離間するように形成されたゲート絶縁膜（８）と、
    前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
    前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
    前記ゲート電極（９）への印加電圧を制御することで前記チャネル層（７）に形成される蓄積型のチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す蓄積型のトレンチゲート構造素子を備えた炭化珪素半導体装置であって、
    前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで配置され、上面形状が複数の六角形で構成されるハニカム状をなし、かつ、前記六角形の中心を通る対角線の一本が前記トレンチ（６）のうち前記チャネル領域が形成される側面に対して垂直となるように構成された第２導電型のディープ層（１０）が備えられていることを特徴とする炭化珪素半導体装置。
  3. 炭化珪素からなる第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素からなるソース領域（４）と、
    前記ソース領域（４）と前記ベース領域（３）よりも深く、かつ、前記電流分散層（３０）もしくは前記ドリフト層（３）まで達し、前記ソース領域（４）および前記ベース領域（３）が両側に配置されるように形成されるトレンチ（６）と、
    前記トレンチ（６）の表面に形成されたゲート絶縁膜（８）と、
    前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
    前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
    前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のトレンチゲート構造素子を備えた炭化珪素半導体装置であって、
    前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで配置され、前記トレンチ（６）のうち前記チャネル領域が形成される側面に対して傾斜する第１方向に延設された部分と前記第１方向と逆方向に同じ角度傾斜させれらた第２方向に延設された部分とが共に複数本備えられることで格子状に配置された第２導電型のディープ層（１０）が備えられていることを特徴とする炭化珪素半導体装置。
  4. 炭化珪素からなる第１または第２導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
    前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素からなるソース領域（４）と、
    前記ソース領域（４）と前記ベース領域（３）よりも深く、かつ、前記電流分散層（３０）もしくは前記ドリフト層（３）まで達し、前記ソース領域（４）および前記ベース領域（３）が両側に配置されるように形成されるトレンチ（６）と、
    前記トレンチ（６）の表面に形成されたゲート絶縁膜（８）と、
    前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
    前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
    前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
    前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のトレンチゲート構造素子を備えた炭化珪素半導体装置であって、
    前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで配置され、前記トレンチ（６）のうち前記チャネル領域が形成される側面に対して傾斜する第１方向に延設された部分と前記第１方向と逆方向に同じ角度傾斜させれらた第２方向に延設された部分とが共に複数本備えられることで格子状に配置された第２導電型のディープ層（１０）が備えられていることを特徴とする炭化珪素半導体装置。
  5. 前記ディープ層（１０）は、前記ベース領域（３）と同じもしくはそれよりも高不純物濃度とされていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 前記ドリフト層（２）と前記ベース領域（３）との間には、前記ドリフト層（２）と同じもしくはそれよりも高不純物濃度で構成された第１導電型の炭化珪素からなる電流分散層（３０）が形成されていることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 前記トレンチ（６）は、前記電流分散層（３０）を貫通して前記ドリフト層（２）に達するように形成されていることを特徴とする請求項６に記載の炭化珪素半導体装置。
  8. 前記ディープ層（１０）は、前記電流分散層（３０）を貫通して前記ベース領域（３）と接していることを特徴とする請求項６または７に記載の炭化珪素半導体装置。
  9. 前記ドリフト層（２）は、前記基板（１）から前記ベース領域（３）に近づくに連れて不純物濃度が低くされていることを特徴とする請求項１ないし８のいずれか１つに記載の炭化珪素半導体装置。
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