JP2009258330A - 表示装置 - Google Patents

Abstract

【課題】有機ＥＬ素子を使用する表示装置において、電源供給線の電圧降下に起因するシェーディングやクロストークを抑制する。
【解決手段】各画素回路Ｐは、駆動トランジスタ１２１のドレインを引出し配線１２１DLを介して電源供給線１０５DSL に接続する。同一発光輝度条件下では、各駆動トランジスタ１２１のドレイン電位が同一となるように、引出し配線１２１DLの長さおよび幅の少なくとも一方を電源供給線１０５DSL の長手方向に沿って調整されたレイアウトにする。たとえば、駆動走査部１０５側では、細くかつ長くして高抵抗にし、遠ざかるほど、太くかつ短くすることで低抵抗にする。
【選択図】図１１Ｂ

Description

本発明は、電気光学素子（表示素子や発光素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置に関する。より詳細には、駆動信号の大小によって輝度が変化する電流駆動型の電気光学素子を表示素子として有し、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれる表示装置に関する。

画素の表示素子として、流れる電流によって輝度が変化する電流駆動型の電気光学素子を用いた表示装置がある。たとえば、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。

有機ＥＬ素子は下部電極と上部電極との間に有機正孔輸送層や有機発光層を積層させてなる有機薄膜（有機層）を設けてなり、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機ＥＬ素子を流れる電流値を制御することで発色の階調を得ている。

有機ＥＬ素子は比較的低い印加電圧（たとえば１０Ｖ以下）で駆動できるため低消費電力である。また有機ＥＬ素子は自ら光を発する自発光素子であるため、液晶表示装置では必要とされるバックライトなどの補助照明部材を必要とせず、軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度は非常に高速である（たとえば数μｓ程度）ので、動画表示時の残像が発生しない。これらの利点があることから、電気光学素子として有機ＥＬ素子を用いた平面自発光型の表示装置の開発が近年盛んになっている。

電気光学素子として有機ＥＬ素子などの電流駆動型の素子を用いる有機ＥＬ表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号（電圧信号）を駆動トランジスタで電流信号に変換して、その駆動電流を有機ＥＬ素子などに供給する。このような駆動方式では、駆動電流値が異なると発光輝度も異なる。よって、安定した輝度で発光させるためには、安定した駆動電流を電気光学素子に供給することが肝要となるため、一般的には、定電流駆動方式が採用される。ところが、プロセス変動により電気光学素子を駆動する駆動トランジスタの閾値電圧や移動度がばらついてしまう。また、有機ＥＬ素子などの電気光学素子の特性が経時的に変動する。このような駆動トランジスタの特性ばらつきや電気光学素子の特性変動があると、定電流駆動方式であっても、発光輝度に影響を与えてしまう。

このため、表示装置の画面全体に亘って発光輝度を均一に制御するため、各画素回路内で上述した駆動トランジスタや電気光学素子の特性変動に起因する輝度変動を補正するための仕組みが種々検討されている（たとえば特許文献１）。

特開２００７−３１０３１１号公報 たとえば、特許文献１に記載の仕組みでは、有機ＥＬ素子用の画素回路として、駆動トランジスタの閾値電圧にばらつきや経時変化があった場合でも駆動電流を一定にするための閾値補正機能や、駆動トランジスタの移動度にばらつきや経時変化があった場合でも駆動電流を一定にするための移動度補正機能や、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にするためのブートストラップ機能が提案されている。

特許文献１に記載の仕組みでは、閾値補正機能や移動度補正機能の実現のため、駆動トランジスタの電源供給端（ドレイン）側を垂直走査線の一例である電源供給線に接続し、当該電源供給線にパルス状の電源電圧を供給して垂直走査する仕組みを採っている。有機ＥＬ素子のような電流発光型素子においては、発光素子に電流を流す必要があるため、電源供給線に発光に必要な比較的大きな電流が流れる。このため、電源供給元（駆動走査部など）から遠ざかるにつれて徐々に電源電圧の電圧降下が発生し、駆動トランジスタの電源供給端の電位が電源供給元から遠ざかるにつれて徐々に低くなってしまう。

このような場合、駆動トランジスタのドレイン・ソース間電圧が電源供給元から遠ざかるにつれて徐々に小さくなり、トランジスタ特性上アーリー効果の影響を受ける。そのため、特許文献１に記載のような特性ばらつきを防ぐ方式を採っていても、駆動電流が電源供給元から遠ざかるにつれて徐々に小さくなり、輝度が徐々に減少してしまう。そして、輝度が徐々に減少してしまうことで、表示画面上ではシェーディングやクロストークなどの輝度むらが発生してしまう。カラー表示の場合、色むらとなって現われる。

本発明は、上記事情に鑑みなされたものであり、駆動トランジスタの電源供給端の電圧降下による表示むら（輝度むらや色むら）の発生を抑制することができる仕組みを提供することを目的とする。

本発明に係る表示装置の一形態は、先ず、駆動電流を生成する駆動トランジスタおよび駆動トランジスタの出力端に接続された電気光学素子を含む画素回路が行列状に配置され、駆動トランジスタの電源供給端にパルス状の電源電圧を供給する走査線である電源供給線が配線された画素アレイ部を備える。各画素回路の駆動トランジスタの電源供給端が、引出し配線を介して電源供給線に接続されている。

ここで、各画素回路の引出し配線は、その配線抵抗が、電源供給線の長手方向に、パルス状の電源電圧の供給元に近い方では大きく遠ざかるほど小さくなるように、長さおよび幅の少なくとも一方（好ましくはその双方）が、電源供給線の長手方向に沿って、画素回路ごとに設定（調整）されているレイアウト形態とする。

たとえば、各画素回路の電気光学素子を同一輝度（同一光量）で発光させる条件下では、各駆動トランジスタの電源供給端の電位が同一となるように、引出し配線の長さおよび幅の少なくとも一方を設定する。

電流発光型の電気光学素子を含む画素アレイ部を備えた表示装置において、各画素回路の電源供給端側の引出し配線の長さや幅を、電源供給線の長手方向に調整することで、同一発光輝度の条件下では、各画素回路の駆動トランジスタの電源供給端に印加される電圧が揃うようにするのである。

本発明の一形態によれば、同一発光輝度の条件下で各画素回路の駆動トランジスタの電源供給端に印加される電圧が揃うように引出し配線の抵抗値が調整されたレイアウトとされているので、電源供給線の電圧降下によるシェーディングやクロストークなどの表示むらが抑制され、良好な画質の表示装置を得ることができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜表示装置の全体概要＞
図１は、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで示す構成例では、たとえば画素の表示素子（電気光学素子、発光素子）として電流駆動型の素子である有機ＥＬ素子を、また能動素子としてポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」や、単に「表示装置」とも称する）に適用した場合を例に採って説明する。薄膜トランジスタとしては、ＦＥＴ（Field-effect Transistor ：電界効果トランジスタ）を使用する。

表示装置１は、様々な電子機器、たとえば半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。

なお、以下の全体構成の説明においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する電気光学素子の全てに、後述する全ての実施形態（特に駆動トランジスタの電源供給端の電圧降下対策）が同様に適用できる。

図１に示すように、表示装置１は、表示パネル部１００と、駆動信号生成部２００（いわゆるタイミングジェネレータ）と、映像信号処理部２２０を備えている。表示パネル部１００は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路Ｐ（画素とも称される）が表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された画素アレイ部１０２を主要部に備える。駆動信号生成部２００は、表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。

図１に示す構成の場合、表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２が配置されている。さらに画素回路Ｐを垂直方向に走査する垂直駆動部１０３、画素回路Ｐを水平方向に走査する水平駆動部１０６（水平セレクタあるいはデータ線駆動部とも称される）が搭載され、さらに、外部接続用の端子部１０８（パッド部）が表示パネル部１００の一辺の端部に配置されている。なお、必要に応じて、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部が搭載されることもある。

垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。

垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成され、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路として機能するようになっている。このように、実装状態では、垂直駆動部１０３や水平駆動部１０６などの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に搭載された構成となっている。

なお図１に示す例では、パルス信号を表示パネル部１００の外部から端子部１０８を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を半導体チップで構成し表示パネル部１００上に搭載することも可能である。

端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。

一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。

端子部１０８の各端子は、信号線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。

画素アレイ部１０２には、垂直走査側の各走査線１０４WS_1〜１０４WS_n，１０５DSL_1 〜１０５DSL_n と水平走査側の走査線である映像信号線（データ線）１０６HS_1〜１０６HS_mが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。

なお、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置として提供することも可能であるし、画素アレイ部１０２のみで表示装置として提供することも可能である。

たとえば、表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部１００のみでなる表示モジュールとして構成される。透明な対向部には、表示層（本例であれば有機層やその両側の電極層）、カラーフィルタ、保護膜、遮光膜などが設けられる。この場合、画素アレイ部１０２の他にも、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部（垂直駆動部１０３や水平駆動部１０６に相当するもの）を搭載したＦＰＣ（フレキシブルプリントサーキット）との外部接続端子となる電気的接続端子が、表示パネル部１００の辺縁に設けられる。その他の点は、基本的には、図１に示す構成の場合と同様である。

＜画素回路：第１比較例＞
図２は、本実施形態の画素回路Ｐに対する第１比較例を示す図である。なお、表示パネル部１００の基板１０１上において画素アレイ部１０２の周辺部に配置される垂直駆動部１０３および水平駆動部１０６も合わせて示している。

駆動トランジスタを始めとする各トランジスタとしてはＭＯＳトランジスタ（ＦＥＴ）を使用する。この場合、駆動トランジスタについては、ゲート端Ｇを制御入力端として取り扱い、ソース端Ｓおよびドレイン端Ｄの何れか一方を入力端として取り扱い、他方を出力端として取り扱う。また、特に有機ＥＬ素子１２７に駆動電流を供給する駆動トランジスタに関してはソース端Ｓおよびドレイン端Ｄの何れか一方（ここではソース端Ｓとする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端Ｄとする）として取り扱う。以下、２ＴＲ構成での画素回路Ｐの一例について具体的に説明する。

有機ＥＬ素子１２７は電流発光素子のため、有機ＥＬ素子１２７に流れる電流値を映像信号Ｖsig に応じてコントロールすることで発色の階調を得る。最も単純な回路としては、２つのトランジスタを使用した図２に示す第１比較例の画素回路Ｐが考えられる。この第１比較例の方式では、駆動トランジスタ１２１としてｐチャネル型（以下Ｐch型とも記す）のＦＥＴを使用し、サンプリングトランジスタ１２５（書込トランジスタ）としてｎチャネル型（以下Ｎch型とも記す）のＦＥＴを使用している。

Ｐch型の駆動トランジスタ１２１は、ソースが電源に接続され、ドレインが有機ＥＬ素子１２７のアノードに接続されている。有機ＥＬ素子１２７のカソードはカソード配線Ｗcath（通常は接地配線ＧＮＤ）に接続されている。駆動トランジスタ１２１のゲートは、サンプリングトランジスタ１２５を介して書込走査部１０４と接続されているとともに、電源との間に保持容量１２０が接続されている。

書込走査部１０４からの映像信号Ｖsig をサンプリングトランジスタ１２５を介して駆動トランジスタ１２１のゲートに供給してゲート印加電圧を変化させることで、有機ＥＬ素子１２７に流れる電流値をコントロールする。このとき、Ｐch型の駆動トランジスタ１２１のソースは電源に接続されており、駆動トランジスタ１２１はドレイン・ソース間電圧に関わらず駆動電流Ｉdsが一定となる飽和領域で動作するように設計されている。

よって、飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣox、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。なお、“＾”はべき乗を示す。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsにより制御され定電流源として動作する。

＜特性変動とその影響＞
図３は画素構成素子（有機ＥＬ素子や駆動トランジスタ）の特性変動とその影響を説明する図である。ここで、図３（１）は有機ＥＬ素子や駆動トランジスタの動作点を説明する図である。図３（２）は、有機ＥＬ素子や駆動トランジスタの特性ばらつきが駆動電流Ｉdsに与える影響を説明する図である。

＜発光素子のＩ−Ｖ特性＞
一般的に、有機ＥＬ素子を始めとする電流駆動型の発光素子のＩ−Ｖ特性は、図３（２）に示すように時間が経過すると劣化する。図３（２）に示す有機ＥＬ素子で代表される電流駆動型の発光素子の電流−電圧（Ｉel−Ｖel）特性において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。

たとえば、発光素子の一例である有機ＥＬ素子１２７に発光電流Ｉelが流れるとき、そのアノード・カソード間電圧Ｖelは一意的に決定される。ところが、図３（２）に示すように、発光期間中では、有機ＥＬ素子１２７のアノード端は駆動トランジスタ１２１のドレイン・ソース間電流Ｉds（＝駆動電流Ｉds）で決定される発光電流Ｉelが流れ、それによって有機ＥＬ素子１２７のアノード・カソード間電圧Ｖel分だけ上昇する。

しかし、図２に示した第１比較例の画素回路Ｐでは、有機ＥＬ素子１２７のＩ−Ｖ特性の経時変化とともに、駆動トランジスタ１２１のドレイン電圧が変化してゆくが、ゲート・ソース間電圧Ｖgsが一定であるので、有機ＥＬ素子１２７には一定量の電流が流れ続け、発光輝度が変化することはない。

＜画素回路：第２比較例＞
図４は、本実施形態の画素回路Ｐに対する第２比較例を示す図である。なお、表示パネル部１００の基板１０１上において画素アレイ部１０２の周辺部に配置される垂直駆動部１０３および水平駆動部１０６も合わせて示している。

第２比較例の画素回路Ｐは、第１比較例の画素回路Ｐにおいて、駆動トランジスタ１２１をＰch型からＮch型に置き換えたものである。このような第２比較例の画素回路Ｐの場合、駆動トランジスタ１２１は、ドレインが電源に接続され、ソースが有機ＥＬ素子１２７に接続されてしまう。このため、前述の図３（２）に示したように経時劣化する有機ＥＬ素子１２７のＩel−Ｖel特性により、同じ発光電流Ｉelに対するアノード・カソード間電圧ＶelがＶel1 からＶel2 へと変化することで、駆動トランジスタ１２１の動作点が変化してしまい、同じゲート電位Ｖｇを印加しても駆動トランジスタ１２１のソース電位Ｖｓは変化してしまう。これにより、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは変化してしまう。特性式（１）から明らかなように、ゲート・ソース間電圧Ｖgsが変動すると、ゲート電位Ｖｇが一定であっても駆動電流Ｉdsが変動し、有機ＥＬ素子１２７に流れる発光電流Ｉelが変化し、有機ＥＬ素子１２７の経時変化とともに発光輝度は変化してしまう。

このように、第２比較例の画素回路Ｐでは、発光素子の一例である有機ＥＬ素子１２７のＩel−Ｖel特性の経時変動による有機ＥＬ素子１２７のアノード電位変動が、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsの変動となって現れ、ドレイン電流（駆動電流Ｉds）の変動を引き起こす。この原因による駆動電流Ｉdsの変動は画素回路Ｐごとの発光輝度のばらつきや経時変動となって現れ、画質の劣化が起きる。

＜駆動トランジスタのＶ−Ｉ特性＞
また、画素ごとに駆動トランジスタ１２１の特性が異なると、その影響が駆動トランジスタ１２１に流れる駆動電流Ｉdsに影響を及ぼす。一例としては、式（１）から分かるように、移動度μや閾値電圧Ｖthが画素によってばらついた場合や経時的に変化した場合、ゲート・ソース間電圧Ｖgsが同じであっても、駆動トランジスタ１２１に流れる駆動電流Ｉdsにばらつきや経時変化が生じ、有機ＥＬ素子１２７の発光輝度も画素ごとに変化してしまうことになる。

たとえば、駆動トランジスタ１２１の製造プロセスのばらつきにより、画素回路Ｐごとに閾値電圧Ｖthや移動度μなどの特性変動がある。駆動トランジスタ１２１を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ１２１に同一のゲート電位を与えても、画素回路Ｐごとにドレイン電流（駆動電流Ｉds）が変動し、発光輝度のばらつきになって現れる。

前述のように、駆動トランジスタ１２１が飽和領域で動作しているときのドレイン電流Ｉdsは、特性式（１）で表される。駆動トランジスタ１２１の閾値電圧ばらつきに着目した場合、特性式（１）から明らかなように、閾値電圧Ｖthが変動すると、ゲート・ソース間電圧Ｖgsが一定であってもドレイン電流Ｉdsが変動する。つまり、閾値電圧Ｖthのばらつきに対して何ら対策を施さないと、閾値電圧がＶth１のときＶgsに対応する駆動電流がＩds１となるのに対して、閾値電圧がＶth２のときの同じゲート電圧Ｖgsに対応する駆動電流Ｉds２はＩds１と異なってしまう。

また、駆動トランジスタ１２１の移動度ばらつきに着目した場合、特性式（１）から明らかなように、移動度μが変動すると、ゲート・ソース間電圧Ｖgsが一定であってもドレイン電流Ｉdsが変動する。つまり、移動度μのばらつきに対して何ら対策を施さないと、移動度がμ１のときゲート・ソース間電圧Ｖgsに対応する駆動電流がＩds１となるのに対して、移動度がμ２のときの同じゲート・ソース間電圧Ｖgsに対応する駆動電流Ｉds２はＩds１と異なってしまう。

閾値電圧Ｖthや移動度μの違いでＶin−Ｉds特性に大きな違いが出てしまうと、同じ信号振幅ΔＶinを与えても、駆動電流Ｉdsすなわち発光輝度が異なってしまい、画面輝度の均一性（ユニフォーミティ）が得られない。画素回路Ｐごとに駆動トランジスタ１２１の閾値や移動度は異なることで、式（１）に応じて、電流値にばらつきが生じ、発光輝度も画素ごとに変化してしまうのである。

＜閾値補正および移動度補正の概念＞
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミング（詳細は後述する）とすることで、それらの変動の影響を抑制でき、画面輝度の均一性（ユニフォーミティ）を確保できる。

本実施形態で採用する閾値補正動作および移動度補正動作では、書込みゲインが１（理想値）であると仮定した場合、発光時のゲート・ソース間電圧Ｖgsが“Ｖin＋Ｖth−ΔＶ”で表されるようにする。こうすることで、ドレイン・ソース間電流Ｉdsが、閾値電圧Ｖthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Ｖthや移動度μが製造プロセスや経時により変動しても、駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。移動度補正時には、大きな移動度μ１に対しては移動度補正パラメータΔＶ１が大きくなるようにする一方、小さい移動度μ２に対しては移動度補正パラメータΔＶ２も小さくなるように負帰還をかけることになる。こう言った意味で、移動度補正パラメータΔＶを負帰還量ΔＶとも称する。

＜画素回路：本実施形態＞
図５は、本実施形態の画素回路Ｐを示す図である。なお、表示パネル部１００の基板１０１上において画素アレイ部１０２の周辺部に配置される垂直駆動部１０３および水平駆動部１０６も合わせて示している。本実施形態の画素回路Ｐは、基本的にＮch型のＦＥＴで駆動トランジスタ１２１が構成されている。また、有機ＥＬ素子１２７の経時劣化による当該有機ＥＬ素子１２７への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備える。

また駆動トランジスタ１２１の特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用する。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法として、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsig の劣化なくサンプリングできるため、良好な画質を得ることができる。

また本実施形態の画素回路Ｐは、保持容量１２０の接続態様が第２比較例の画素回路Ｐと異なり、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子１２７の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えるのである。

具体的には図５に示すように、本実施形態の画素回路Ｐは、それぞれＮch型の駆動トランジスタ１２１およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７を有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。

駆動トランジスタ１２１のソース端（ノードＮＤ１２１）とゲート端（ノードＮＤ１２２）の間に保持容量１２０が接続され、駆動トランジスタ１２１のソース端が直接に有機ＥＬ素子１２７のアノード端に接続されている。保持容量１２０は、ブートストラップ容量としても機能するようになっている。有機ＥＬ素子１２７のカソード端Ｋは基準電位としてのカソード電位Ｖcathとされる。このカソード電位Ｖcathは、基準電位を供給する全画素共通のカソード配線Ｗcath（GND ）に接続されている。

サンプリングトランジスタ１２５は、ゲート端が書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端が映像信号線１０６HSに接続され、ソース端が駆動トランジスタ１２１のゲート端（ノードＮＤ１２２）に接続されている。そのゲート端には、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端とドレイン端とを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。

駆動トランジスタ１２１のドレイン端は、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える。具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレイン端に対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖccと低電圧側の第２電位Ｖss（初期化電位Ｖini とも称する）とを切り替えて供給する電源電圧切替回路を具備している。駆動トランジスタ１２１のドレイン端側を第１電位Ｖccと第２電位Ｖssの２値をとる電源駆動パルスDSL で駆動することで、閾値補正に先立つ準備動作を行なうことを可能にしている。

第２電位Ｖssとしては、映像信号線１０６HSにおける映像信号Ｖsig の基準電位であるオフセット電位Ｖofs より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖssを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。

このような画素回路Ｐでは、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端に第１電位Ｖccが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。

このような画素回路Ｐを採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。

画素回路Ｐを駆動するため、画素アレイ部１０２の周辺部には、書込走査部１０４、駆動走査部１０５および、水平駆動部１０６を配置する。制御部１０９は、駆動タイミングを適正化することで、駆動トランジスタ１２１に流れる駆動電流Ｉdsを一定に維持する駆動信号一定化回路として機能するようにする。このため、先ず駆動走査部１０５は、好ましくは、保持容量１２０に信号振幅ΔＶinに対応する情報が書き込まれた時点でサンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１の制御入力端への映像信号Ｖsig の供給を停止させ、駆動トランジスタ１２１の出力端の電位変動に制御入力端の電位が連動するブートストラップ動作を行なうように制御するのがよい。

制御部１０９は、好ましくは、ブートストラップ動作を、サンプリング動作の終了後の発光開始の初期でも実行するようにする。すなわち、信号電位がサンプリングトランジスタ１２５に供給されている状態でサンプリングトランジスタ１２５を導通状態にした後にサンプリングトランジスタ１２５を非導通状態にすることで、駆動トランジスタ１２１の制御入力端と出力端の電位差が一定に維持されるようにする。

また、制御部１０９は、好ましくはブートストラップ動作を、発光期間において電気光学素子（有機ＥＬ素子１２７）の経時変動補正動作を実現するように制御する。このため、制御部１０９は、保持容量１２０に保持された情報に基づく駆動電流Ｉdsが電気光学素子（有機ＥＬ素子１２７）に流れている期間は継続的にサンプリングトランジスタ１２５を非導通状態にしておくことで、制御入力端と出力端の電圧を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量１２０のブートストラップ動作により有機ＥＬ素子１２７の電流−電圧特性が経時変動しても駆動トランジスタ１２１の制御入力端と出力端の電位差をブートストラップした保持容量１２０により一定に保つことで、常に一定の発光輝度を保つようにするのである。

また、好ましくは、制御部１０９は、オフセット電位Ｖofs がサンプリングトランジスタ１２５の入力端（ソース端が典型例）に供給されている時間帯でサンプリングトランジスタ１２５を導通させることで駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持するための閾値補正動作を行なうように制御する。この閾値補正動作は、必要に応じて、信号振幅ΔＶinに対応する情報の保持容量１２０への書込みに先行する複数の水平周期で繰り返し実行して、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのがよい。

また、さらに好ましくは、制御部１０９は、閾値補正動作に先立って、サンプリングトランジスタ１２５の入力端にオフセット電位Ｖofs が供給されている時間帯でサンプリングトランジスタ１２５を導通させて閾値補正用の準備動作（放電動作や初期化動作）を実行するように制御する。閾値補正動作前に駆動トランジスタ１２１の制御入力端と出力端の電位を初期化しておくのである。より詳しくは、制御入力端と出力端と間に保持容量１２０を接続しておくことで、保持容量１２０の両端の電位差が閾値電圧Ｖth以上になるように設定するのである。

＜本実施形態の画素回路の動作＞
図６は、図５に示した本実施形態の画素回路Ｐに関する本実施形態の駆動タイミングの基本例を説明するタイミングチャートである。図６Ａ〜図６Ｇは、図６に示したタイミングチャートの各期間における等価回路と動作状態を説明する図である。

図６においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSL の電位変化、および映像信号線１０６HSの電位変化を表してある。また、これらの電位変化と並行に、１行分について駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓの変化も表してある。

以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅ΔＶinの情報を、書き込む、保持する、あるいはサンプリングするなどと簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅ΔＶinの大きさそのものではなく、信号振幅ΔＶinの大きさに対応するゲイン倍された情報が保持されることになる。

因みに、信号振幅ΔＶinに対応する保持容量１２０に書き込まれる情報の大きさの割合を、書込みゲインＧinput と称する。ここで、書込みゲインＧinput は、具体的には、電気回路的に保持容量１２０と並列に配置される寄生容量を含めた全容量Ｃ１と、電気回路的に保持容量１２０と直列に配置される全容量Ｃ２との容量直列回路において、信号振幅ΔＶinを容量直列回路に供給したときに容量Ｃ１に配分される電荷量に関係する。式で表せば、ｇ＝Ｃ１／（Ｃ１＋Ｃ２）とすると、書込みゲインＧinput ＝Ｃ２／（Ｃ１＋Ｃ２）＝１−Ｃ１／（Ｃ１＋Ｃ２）＝１−ｇとなる。

また、説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが１（理想値）であると仮定して簡潔に記して説明する。因みに、駆動トランジスタ１２１のゲート・ソース間に保持容量１２０が設けられている場合に、ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇率をブートストラップゲイン（ブートストラップ動作能力）Ｇbst と称する。ここで、ブートストラップゲインＧbst は、具体的には、保持容量１２０の容量値Ｃｓ、駆動トランジスタ１２１のゲート・ソース間に形成される寄生容量Ｃ１２１gsの容量値Ｃgs、ゲート・ドレイン間に形成される寄生容量Ｃ１２１gdの容量値Ｃgd、およびサンプリングトランジスタ１２５のゲート・ソース間に形成される寄生容量Ｃ１２５gsの容量値Ｃwsに関係する。式で表せば、ブートストラップゲインＧbst ＝（Ｃｓ＋Ｃgs）／（Ｃｓ＋Ｃgs＋Ｃgd＋Ｃws）となる。

基本的には、書込走査線１０４WSや電源供給線１０５DSL の１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。また、本実施形態の駆動タイミングでは、映像信号Ｖsig が非有効期間であるオフセット電位Ｖofs にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖofs ＋ΔＶin：ΔＶinは信号振幅）にある期間を１水平期間の後半部とする。本実施形態では、１水平期間を処理サイクルとして、閾値補正動作を１回行なうようにしているが、複数回に亘って繰り返すようにしてもよい。

１水平期間が閾値補正動作の処理サイクルとなるのは、行ごとに、サンプリングトランジスタ１２５が信号振幅ΔＶinの情報を保持容量１２０にサンプリングする前に、閾値補正動作に先立って、電源供給線１０５DSL の電位を第２電位Ｖssにセットし、また駆動トランジスタ１２１のゲートをオフセット電位Ｖofs にセットし、さらにソース電位を第２電位Ｖssにセットする初期化動作を経てから、電源供給線１０５DSL の電位が第１電位Ｖccにある状態でかつ映像信号線１０６HSがオフセット電位Ｖofs にある時間帯でサンプリングトランジスタ１２５を導通させて駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持させようとする閾値補正動作を行なうからである。

必然的に、閾値補正期間は、１水平期間よりも短くなってしまう。したがって、保持容量１２０の容量Ｃｓや第２電位Ｖssの大きさ関係やその他の要因で、この短い１回分の閾値補正動作期間では、閾値電圧Ｖthに対応する正確な電圧を保持容量１２０に保持仕切れないケースも起こり得る。本実施形態において、閾値補正動作を複数回実行するのは、この対処のためである。すなわち、信号振幅ΔＶinの情報の保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで、確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのである。

先ず、有機ＥＬ素子１２７の発光状態は図６Ａのように、電源駆動パルスDSL が第１電位Ｖccであり、サンプリングトランジスタ１２５がオフした状態である。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる駆動電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じて式（１）に示される値をとる。

次に、図６Ｂに示すように、電源供給線１０５DSL の電位を第２電位Ｖss（＝初期化電位Ｖini ）Ｖini （＜Ｖth（el）＋Ｖcath）とすると、電源供給線１０５DSL が駆動トランジスタ１２１のソースとなり、駆動トランジスタ１２１のソース電位Ｖｓがほぼ初期化電位Ｖini に等しくなるため、有機ＥＬ素子１２７は消光する。なお、有機ＥＬ素子１２７の閾値電圧がＶth（el）、カソード電位がＶcathである。

次に、図６Ｃに示すように、書込走査線１０４WSの電位を高電位側に遷移すると、サンプリングトランジスタ１２５がオン状態となり、駆動トランジスタ１２１のゲート電位Ｖｇがオフセット電位Ｖofs となり、駆動トランジスタ１２１のソース電位Ｖｓは初期化電位Ｖini となる。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは“Ｖofs −Ｖini ”となる。この“Ｖofs −Ｖini ”が駆動トランジスタ１２１の閾値電圧Ｖthよりも大きくないと閾値補正動作を行なうことができないため、“Ｖofs −Ｖini ＞閾Ｖth”と設定する必要がある。この期間では、駆動トランジスタ１２１のゲート電位Ｖｇをオフセット電位Ｖofs に、駆動トランジスタ１２１のソース電位Ｖｓを初期化電位Ｖini に確定させており、これを閾値補正準備期間とする。

次に、図６Ｄに示すように、電源供給線１０５DSL の電位を第１電位Ｖccとすると、駆動トランジスタ１２１がオンし電流が流れ出す。これにより、有機ＥＬ素子１２７の寄生容量Ｃelが充電されていき、駆動トランジスタ１２１のソース電位Ｖｓが上昇し、一定時間経過後に、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthとなる。この期間が駆動トランジスタ１２１の閾値補正期間である。

次に、図６Ｅに示すように、書込走査線１０４WSの電位を低電位側に遷移することでサンプリングトランジスタ１２５はオフ状態となる。このとき、駆動トランジスタ１２１のゲート電位Ｖｇがフローティングになるが、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthであるためカットオフ状態であり、ドレイン電流は流れない。

次に、図６Ｆに示すように、映像信号線１０６HSの電位が入力電位Ｖin（＝Ｖofs ＋ΔＶin）のタイミングにおいて、書込走査線１０４WSの電位を高電位側に遷移することで、サンプリングトランジスタ１２５がオン状態となり、駆動トランジスタ１２１のゲート電位Ｖｇに信号振幅ΔＶinに対応した電位が書き込まれる（信号電位書き込み）。これにより、駆動トランジスタ１２１は“ゲート・ソース間電圧Ｖgs＞閾値電圧Ｖth”となり、電源供給線１０５DSL から駆動電流Ｉdsが流れ、保持容量１２０（容量値Ｃｓ）と有機ＥＬ素子１２７の寄生容量Ｃel（容量値Ｃel）の充電が行なわれていき、駆動トランジスタ１２１のソース電位Ｖｓが時間とともに上昇していく。

このとき、すでに駆動トランジスタ１２１の閾値電圧Ｖhtは補正されている。このため、駆動トランジスタ１２１を流れる駆動電流Ｉdsは移動度μを反映したものであり、移動度μが大きいものは電流量が多くソース電位Ｖｓの上昇が早く、移動度μが小さいものは電流量が小さくソース電位Ｖｓぼ上昇が遅い。そのため、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは移動度μを補正する方向に縮小していき、一定時間経過後にほぼ移動度μを補正したゲート・ソース間電圧Ｖgsとなる。この動作を移動度補正と呼び、この期間が駆動トランジスタ１２１の移動度補正期間である。

次に、図６Ｇに示すように、書込走査線１０４WSの電位を低電位側に遷移することでサンプリングトランジスタ１２５はオフ状態となる。“Ｖgs＝Ｖin−Ｖofs ＋Ｖth−ΔＶ ＞Ｖth”であるため、駆動電流Ｉdsが流れ、駆動トランジスタ１２１のソース電位Ｖｓが上昇するが、これに伴い、保持容量１２０によるブートストラップ動作により、駆動トランジスタ１２１のゲート電位Ｖｇも上昇するため、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは“Ｖgs＝Ｖin−Ｖofs ＋Ｖth−ΔＶ”を保持し、一定電流（＝駆動電流Ｉds）を流し、有機ＥＬ素子１２７を発光させる。

駆動電流Ｉds対ゲート電圧Ｖgsの関係は、書込みゲインを“１”とすれば先のトランジスタ特性を表した式（１）のＶgsに“ΔＶin−ΔＶ＋Ｖth”を代入することで、式（２）のように表すことができる。式（２）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。

この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは信号電位Ｖin（詳しくは信号振幅ΔＶinに対応して保持容量１２０に保持されるサンプリング電圧＝Ｖgs）によって決まる。換言すると、有機ＥＬ素子１２７は信号振幅ΔＶinに応じた輝度で発光することになる。その際、保持容量１２０に保持される情報は帰還量ΔＶで補正されている。この補正量ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Ｉdsは実質的に信号振幅ΔＶinのみに依存することになる。

つまり、以上の回路動作では、発光時のゲート・ソース間電圧Ｖgsには、駆動トランジスタ１２１の特性ばらつきである閾値電圧Ｖthの補正項と、移動度μの補正項（＝ΔＶ）が含まれており、有機ＥＬ素子１２７のＩ−Ｖ特性に影響を受ける項は含まれていない。そのため、有機ＥＬ素子１２７の経時劣化、駆動トランジスタ１２１の特性ばらつきを防ぐことができる。つまり、本実施形態の画素回路Ｐにおいて、回路動作が正確に行なわれれば、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性ばらつきを防ぐことができる。

＜問題点＞
図７および図８は、本実施形態の表示パネル部１００に発生する問題点を説明する図である。ここで、図７は、電源配線である電源供給線１０５DSL の配線抵抗に起因する全白表示時に画像に現われる問題を説明する図である。図８は、電源配線である電源供給線１０５DSL の配線抵抗に起因するウィンドウパターン表示時に画像に現われる問題を説明する図である。なお、図８においては、トランジスタのアーリー効果との関係において、図７、図８の問題が生じる原因も説明する。

図７に示すように、走査線Ｌscan（図７では電源垂直走査用の電源供給線１０５DSL に着目して示す）が横方向に配線される。そのため、電源供給線１０５DSL については、配線抵抗に起因する問題を考慮する必要がある。

すなわち、図５に示したように、２つのトランジスタ（駆動トランジスタ１２１およびサンプリングトランジスタ１２５）と１つの容量（保持容量１２０）で画素回路Ｐを構成し、閾値補正機能や移動度補正機能やブートストラップ機能を働かせようとする場合、駆動トランジスタ１２１の電源供給端であるドレイン側を第１電位Ｖccと第２電位Ｖss（＝初期化電位Ｖini ）とでスイッチング駆動するので、図７や図８（１）に示すように、横方向に電源供給線１０５DSL が配線され、同列の画素回路Ｐの各駆動電流Ｉdsは、基準電位を供給する全画素共通の接地配線Ｖcath（一例としてGND ）に流れ込む。

このため、画素アレイ部１０２の制御部１０９側（走査信号入力端側：図７、図８（３）のパネル左端側）とその反対側（走査信号出力端側：図７、図８（３）のパネル右端側）とでは、走査線Ｌscanの配線抵抗により、走査信号入力端側よりも走査信号出力端側の方が電圧降下が大きく、駆動トランジスタ１２１のドレイン（電源供給端）の電位は走査信号入力端側よりも走査信号出力端側で低くなる。図中では配線抵抗を抵抗素子の記号で示す。つまり、電源供給元の駆動走査部１０５から遠ざかるにつれて徐々に電源電圧の電圧降下が発生し、駆動トランジスタ１２１の電源供給端の電位が電源供給元から遠ざかるにつれて徐々に低くなってしまう。

このような場合、駆動トランジスタのドレイン・ソース間電圧が電源供給元から遠ざかるにつれて徐々に小さくなり、アーリー効果の影響を受ける。そのため、図６〜図６Ｇに示したような特性ばらつきを防ぐ方式を採っていても、駆動電流が電源供給元から遠ざかるにつれて徐々に小さくなる。

この影響は、表示パターンによって、画像に現われる現象が異なってくる。たとえば、図７では全白表示の例を示している。全白表示の場合、前述のように、駆動走査部１０５から遠ざかるにつれて徐々に電源電圧の電圧降下が大きくなり、駆動トランジスタ１２１のドレイン端の電位が駆動走査部１０５から遠ざかるにつれて徐々に低くなってしまう。このような場合、図８（２）に示すトランジスタ特性から分るように、図６〜図６Ｇに示したような仕組みにより特性ばらつきを防いでも、大元の電源電圧（つまり駆動トランジスタ１２１のドレイン端の電位）が下がることから輝度が徐々に減少してしまう。そのため、図７に示すように。輝度が徐々に減少してシェーディングが発生してしまう。

また、映像パターンによって駆動トランジスタ１２１に流れる駆動電流Ｉdsが異なると、電源配線（電源供給線１０５DSL と接地配線Ｖcath）の配線抵抗との関係で横方向に電源電圧（詳しくは駆動トランジスタ１２１のドレイン・ソース間電圧Ｖds）が変わる。特に、有機ＥＬ素子１２７のカソード側は同列の画素回路Ｐの全ての駆動電流Ｉds（その総和を全駆動電流Ｉds_allとする）が流れ込むことで、同列のカソード側はカソード配線抵抗Ｒcathと全駆動電流Ｉds_allの積の分だけ接地電位GND よりも浮くので、ドレイン・ソース間電圧Ｖdsが変動する。

駆動トランジスタ１２１は飽和領域で使用するのであるが、図８（２）に示すように、駆動トランジスタ１２１のドレイン・ソース間電圧Ｖdsが変動すると、アーリー効果のため、同じ駆動電圧（ゲート・ソース間電圧Ｖgs）であっても駆動電流Ｉdsに差が生じる。このため、たとえば、図８（３）に示すように、ウィンドウパターンを表示したときには横クロストークとして視認される。この横クロストーク対策を行なうためには、たとえば、電圧降下による電流低下を抑える必要ある。一般的には、輝度差の視認レベルは１％以内であるので、これを満たすように対策を採る。

また、全駆動電流Ｉds_allに起因する接地電位GND に対するカソード電位の浮きは、駆動電流Ｉdsつまり階調によって異なることになるので、階調ごとにγ特性が異なることになってしまい、カラー表示の場合は色相ずれが懸念される。

次に、前述の各種の問題を解消するための本実施形態の仕組みについて説明する。

＜基本原理＞
図９は、電源供給線１０５DSL の電圧降下を起因とする表示むらを抑制する本実施形態の仕組みを説明する概念図である。

本実施形態の仕組みの基本的な考え方は、各画素回路Ｐの駆動トランジスタ１２１の電源供給端であるドレイン端から電源供給線１０５DSL に接続される引出し配線１２１DL（ドレイン配線）の長さと幅を調整するレイアウト方式である。これにより、各画素回路Ｐの有機ＥＬ素子１２７を同一輝度（同一光量）で発光させる条件下では、各駆動トランジスタ１２１の電源供給端であるドレイン端の電位が同一となるように、引出し配線１２１DLの長さおよび幅の少なくとも一方を電源供給線１０５DSL の長手方向に沿って、画素回路Ｐごとに調整する。同一輝度条件下では、各画素回路Ｐの駆動トランジスタ１２１のドレインにかかる電圧が極力揃うようにし、電源供給線１０５DSL の電圧降下によるシェーディングやクロストークなどの輝度むらを抑制するのである。

具体的には、まず。その前提として、電源供給線１０５DSL を他の配線とのクロス部以外の部分のみできるだけ太くレイアウトすることにより、電源供給線１０５DSL そのものによる電圧降下が極力少なくなるようにしておく。その上で、電源供給線１０５DSL の長手方向に沿った電源供給線１０５DSL の電圧降下の画素回路Ｐごとの差を相殺するように、引出し配線１２１DLの幅と長さを電源供給線１０５DSL の長手方向に沿って、画素回路Ｐごとに調整する。

基本的には、引出し配線１２１DLの配線抵抗が、電源供給線１０５DSL の長手方向に、電源駆動パルスDSL （パルス状の電源電圧）の供給元である駆動走査部１０５に近い方では大きく遠ざかるほど小さくなるようにする。こうすることで、表示パネル部１００内における電源供給線１０５DSL の電圧降下を抑制することができ、シェーディングやクロストークの発生が抑制される。その結果、良好な画質の表示装置を得ることができる。

たとえば、図９では、水平方向に３画素分、垂直方向に２画素分の画素回路Ｐを示している。１行目の駆動走査部１０５側を画素回路Ｐ１、真ん中を画素回路Ｐ２、パネル右端側を画素回路Ｐ３とする。２行目の駆動走査部１０５側を画素回路Ｐ４、真ん中を画素回路Ｐ５、パネル右端側を画素回路Ｐ６とする。

図９において、１画素当たりの電源供給線１０５DSL の配線抵抗をｒとする。各画素回路Ｐの駆動トランジスタ１２１のドレイン端から電源供給線１０５DSL に引出される引出し配線１２１DLの抵抗値Ｒを、画素回路Ｐ１〜Ｐ６について、図示のように、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６とする。Ｒの後の符号が画素回路Ｐの符号と一致している。

全白表示を行なう場合、各画素回路Ｐには、基本的には、同一の駆動電流Ｉds（＝Ｉ）が流れる。このとき、その電流Ｉが電源供給線１０５DSL や引出し配線１２１DLに流れるため、各画素回路Ｐの駆動トランジスタ１２１のドレイン端の電位が下がる。このときのドレイン端の電位を、画素回路Ｐ１〜Ｐ６について、図示のように、Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６とする。Ｖの後の符号が画素回路Ｐや引出し配線１２１DLの抵抗値Ｒの符号と一致している。

各ドレイン端での電圧降下をそれぞれ、ΔＶ１，ΔＶ２，ΔＶ３，ΔＶ４，ΔＶ５，ΔＶ６とすると、式（３）のようになる。

各ドレイン端で電圧降下があっても、それらが同じであれば表示むらは発生しない。本実施形態の仕組みは、この点に着目してなされたものである。各ドレイン端で電圧降下が同じであるとすると、式（３）から、式（４）を導くことができる。

式（４）を満たすように、それぞれの画素回路Ｐの引出し配線１２１DL（ドレイン配線）の抵抗値Ｒを調整することにより、各画素回路Ｐのドレイン端の電位を、Ｖ１＝Ｖ２＝Ｖ３＝Ｖ４＝Ｖ５＝Ｖ６とすることができる。引出し配線１２１DLの抵抗値Ｒの調整は、電源供給線１０５DSL の長手方向に沿って、その長さや幅を調整することで実現できる。

この実現のため、駆動走査部１０５に近い画素回路Ｐにおいては、電源供給線１０５DSL から各画素回路Ｐの駆動トランジスタ１２１までの引出し配線１２１DLの抵抗値Ｒを上昇（配線幅：細、あるいは、配線長：長）させる。そして、駆動走査部１０５から離れた画素回路Ｐになるにつれて、電源供給線１０５DSL から駆動トランジスタ１２１のドレイン端までの引出し配線１２１DLの抵抗を減少（配線幅：太、配線長：短い）させる。各画素回路Ｐの駆動トランジスタ１２１のドレインに印加される電圧を一定にするように引出し配線１２１DLのレイアウトを行なうのである。

各画素回路Ｐの引出し配線１２１DLの長さと幅を調整したレイアウトにすることにより、各画素回路Ｐの駆動トランジスタ１２１の電源供給端であるドレイン端に印加される電圧を一定にすることができる。駆動電流が流れることで駆動トランジスタ１２１のドレイン端に電圧降下が発生しても、各画素回路Ｐでドレイン電圧が同一であれば、表示むらは発生しない。

＜第１実施形態＞
図１０および図１１は、図９に示した基本原理を実現する第１実施形態のレイアウト例（模式図）を説明する図である。ここで、図１０は、本実施形態を適用しない比較例のレイアウト例を示す模式図である。図１１は、第１実施形態を適用したレイアウト例を示す模式図である。なお、本実施形態の仕組みは、電源供給線１０５DSL と引出し配線１２１DLの関係がポイントであるので、その他の部分については画素回路Ｐを利用して簡単に示している。図１０（１）には、画素回路Ｐを示す。

何れも、書込走査線１０４WSや電源供給線１０５DSL や映像信号線１０６HSは、抵抗値を下げるため第２配線層Ｌ２にてアルミニウムやタングステンなどで配線している。なお、各走査線が交差する部分では比較的抵抗値が大きくなるモリブデンなどの第１配線層Ｌ１を使ってオーバーラップさせる。図示した例では、映像信号線１０６HSと書込走査線１０４WSや電源供給線１０５DSL が交差する部分で、映像信号線１０６HS側を一旦第１配線層Ｌ１を経由させている。

また、各走査線とトランジスタ端子を接続する引出し配線は、たとえば、第１配線層Ｌ１や第２配線層Ｌ２やその他の配線層を使って配線する。たとえば、図示した例では、サンプリングトランジスタ１２５のゲートと書込走査線１０４WSを第１配線層Ｌ１の引出し配線１２５GL（ゲート配線）で接続している。また、駆動トランジスタ１２１のドレインと電源供給線１０５DSL を第１配線層Ｌ１および第２配線層Ｌ２とは異なる第３配線層Ｌ３の引出し配線１２１DLで接続している。第３配線層Ｌ３は、第２配線層Ｌ２よりも抵抗率の大きな配線部材を使用する。つまり、幅、長さ、厚さなどを同一条件としたとき、たとえば第２配線層Ｌ２よりも高抵抗のポリシリコンの層とする。

ここで、図１０（２）に示す比較例では、引出し配線１２１DLを単純に電源供給線１０５DSL に接続しており、この配線形状は各画素回路Ｐで同じである。つまり、引出し配線１２１DLは、全画素同一のレイアウトとなっている。

一方、本実施形態のレイアウトでは、駆動走査部１０５に近い方の画素回路Ｐ（図ではＰ１，Ｐ４）は引出し配線１２１DLの抵抗値が大きく、駆動走査部１０５から遠ざかるほど引出し配線１２１DLの抵抗値が小さくなるように、画素回路Ｐごとに引出し配線１２１DLの長さを設定する。この際、第１実施形態のレイアウトでは、ドレイン端側の引出し配線１２１DL_1についてはほぼ比較例と同様にしているが、駆動トランジスタ１２１GL_2を延長配線として利用し、全体の引出し配線１２１DLの長さを、駆動走査部１０５に近い方（入力端側）では長く、駆動走査部１０５から遠ざかるほど短くする。因みに。駆動走査部１０５から最も遠い出力端側（パネル右端側）では、引出し配線１２１DLの配線長を最も短くするために、延長配線としての引出し配線１２１DL_2を使用していない。

引出し配線１２１DL_2は、第２配線層Ｌ２に配された電源供給線１０５DSL とは別の第３配線層Ｌ３にポリシリコンなどで平行に配線しておく。こうすることで、他の配線のレイアウトの障害とならないようにする。そして、式（４）を満たすように画素回路Ｐごとに所定の長さにした後で、引出し配線１２１DL_2や引出し配線１２１DL_1をコンタクト部で電源供給線１０５DSL と接続する。

また、引出し配線１２１DLを、電源供給線１０５DSL が配される第２配線層Ｌ２の配線部材よりも抵抗値の大きな配線部材で形成された第３配線層Ｌ３で形成することで、式（４）を満足させるための抵抗値調整がし易くなる。

＜第２実施形態＞
図１１Ａは、図９に示した基本原理を実現する第２実施形態のレイアウト例を示す模式図である。図９に示した仕組みを実現するために、駆動走査部１０５に近い方の画素回路Ｐ（図ではＰ１，Ｐ４）は引出し配線１２１DLの抵抗値が大きく、駆動走査部１０５から遠ざかるほど引出し配線１２１DLの抵抗値が小さくなるように、画素回路Ｐごとに引出し配線１２１DLの幅を設定する。この際、第２実施形態のレイアウトでは、引出し配線１２１DLの長さではなく、引出し配線１２１DLの幅を、駆動走査部１０５に近い方では細く、駆動走査部１０５から遠ざかるほど太くすることで、これを実現している。引出し配線１２１DLは、第２配線層Ｌ２に配された電源供給線１０５DSL とは別の第３配線層Ｌ３にポリシリコンなどで平行に配線しておく。こうすることで、他の配線のレイアウトの障害とならないようにする。因みに、駆動走査部１０５から遠ざかる側では、引出し配線１２１DLの幅を広くするのに合わせて、電源供給線１０５DSL との接続をとるコンタクト部の数を増やしてもよいし、全列、同一のコンタクト数としてもよい。

＜第３実施形態＞
図１１Ｂは、図９に示した基本原理を実現する第３実施形態のレイアウト例を示す模式図である。図９に示した仕組みを実現するために、駆動走査部１０５に近い方の画素回路Ｐ（図ではＰ１，Ｐ４）は引出し配線１２１DLの抵抗値が大きく、駆動走査部１０５から遠ざかるほど引出し配線１２１DLの抵抗値が小さくなるように、画素回路Ｐごとに引出し配線１２１DLの長さと幅を設定する。この際、第３実施形態のレイアウトは、第１実施形態と第２実施形態を併用したもので、駆動走査部１０５に近い方では引出し配線１２１DLを長くかつ細くし、駆動走査部１０５から遠ざかるほど、引出し配線１２１DLを短くかつ太くすることで、これを実現している。引出し配線１２１DL_1，１２１DL_2は、第２配線層Ｌ２に配された電源供給線１０５DSL とは別の第３配線層Ｌ３にポリシリコンなどで平行に配線しておく。こうすることで、他の配線のレイアウトの障害とならないようにする。長さと幅（太さ）の双方を調整する第３実施形態では、引出し配線１２１DLの抵抗値の調整範囲が前述の第１・第２実施形態よりも広がる。

このように、第１〜第３実施形態のレイアウトにすることで、比較例の画素レイアウト（図１０）では問題であった、電源供給線１０５DSL の電圧降下によるシェーディング現象（図７）やクロストーク現象（図８（３））を抑制できる。このため、有機ＥＬ素子１２７のような電流発光型素子を含む表示装置において、シェーディング現象やクロストーク現象を抑制することができ、良好な画質を得ることができる。

本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。 本実施形態の画素回路に対する第１比較例を示す図である。 画素構成素子の特性変動とその影響を説明する図である。 本実施形態の画素回路に対する第２比較例を示す図である。 本実施形態の画素回路を示す図である。 本実施形態の画素回路に関する本実施形態の駆動タイミングの基本例を説明するタイミングチャートである。 図６に示したタイミングチャートの期間Ａにおける等価回路と動作状態を説明する図である。 図６に示したタイミングチャートの期間Ａにおける等価回路と動作状態を説明する図である。 図６に示したタイミングチャートの期間Ａにおける等価回路と動作状態を説明する図である。 図６に示したタイミングチャートの期間Ａにおける等価回路と動作状態を説明する図である。 図６に示したタイミングチャートの期間Ａにおける等価回路と動作状態を説明する図である。 図６に示したタイミングチャートの期間Ａにおける等価回路と動作状態を説明する図である。 図６に示したタイミングチャートの期間Ａにおける等価回路と動作状態を説明する図である。 電源供給線の配線抵抗に起因する全白表示時に画像に現われる問題を説明する図である。 図８は、電源供給線の配線抵抗に起因するウィンドウパターン表示時に画像に現われる問題を説明する図である。 電源供給線の電圧降下を起因とする表示むらを抑制する本実施形態の仕組みを説明する概念図である。 本実施形態を適用しない比較例のレイアウト例を示す図である。 第１実施形態のレイアウト例（引出し配線の長さによる抵抗値調整）を示す模式図である。 第２実施形態のレイアウト例（引出し配線の幅による抵抗値調整）を示す模式図である。 第３実施形態のレイアウト例（引出し配線の長さと幅による抵抗値調整）を示す模式図である。

符号の説明

１…表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２１DL…引出し配線、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、２００…駆動信号生成部、２２０…映像信号処理部、Ｐ…画素回路

Claims (8)

1. 駆動電流を生成する駆動トランジスタおよび前記駆動トランジスタの出力端に接続された電気光学素子を含む画素回路が行列状に配置され、前記駆動トランジスタの電源供給端にパルス状の電源電圧を供給する走査線である電源供給線が配線された画素アレイ部、
   を備え、
   各画素回路の前記駆動トランジスタの電源供給端が、引出し配線を介して前記電源供給線に接続されており、
   各画素回路の前記引出し配線は、その配線抵抗が、前記電源供給線の長手方向に、前記パルス状の電源電圧の供給元に近い方では大きく遠ざかるほど小さくなるように、長さおよび幅の少なくとも一方が、前記電源供給線の長手方向に沿って、画素回路ごとに設定されている
   表示装置。
2. 各画素回路の前記電気光学素子を同一輝度で発光させる条件下では、各駆動トランジスタの前記電源供給端の電位が同一となるように、前記引出し配線の長さおよび幅の少なくとも一方が設定されている
   請求項１に記載の表示装置。
3. 前記引出し配線は、前記電源供給線と別の配線層に形成されており、前記引出し配線の長さまたは幅を画素回路ごとに設定する部分は、前記電源供給線と平行して配線されている
   請求項１または２に記載の表示装置。
4. 前記引出し配線の配線部材は、前記電源供給線の配線部材よりも抵抗率が大きい
   請求項１〜３の内の何れか１項に記載の表示装置。
5. 前記駆動電流を一定に維持する駆動信号一定化回路をさらに備えている
   請求項１〜４に記載の表示装置。
6. 前記画素回路は、所定のタイミングで映像信号を前記駆動トランジスタに供給するサンプリングトランジスタを有し、
   前記駆動信号一定化回路は、基準電位と信号電位で切り替わる映像信号を前記サンプリングトランジスタに供給するとともに、駆動電流を前記電気光学素子に流すために使用される第１電位に対応する電圧が前記駆動トランジスタの前記電源供給端に供給されかつ映像信号における基準電位が前記サンプリングトランジスタに供給されている時間帯で前記サンプリングトランジスタを導通させることで前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能を実現するように構成されたものである
   請求項５に記載の表示装置。
7. 前記駆動信号一定化回路は、前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能と、閾値補正動作の後に、前記サンプリングトランジスタを導通させることで前記保持容量に信号振幅に応じた情報を書き込む際、前記駆動トランジスタの移動度に対する補正分を前記保持容量に書き込まれる信号に加える移動度補正機能とを実現するように構成されたものである
   請求項５または６に記載の表示装置。
8. 前記駆動信号一定化回路は、前記保持容量が前記駆動トランジスタの制御入力端と前記駆動電流出力端の間に接続されることでブートストラップ機能を実現するように構成されたものである
   請求項５〜７の内の何れか１項に記載の表示装置。