JP2009252779A - 光半導体素子の実装構造および光半導体素子の実装方法 - Google Patents
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Abstract
【解決手段】マイクロレンズ12で上部を覆われた光素子2、電気機能素子3を搭載した半導体素子基板1の外周部に、第1〜第3の配線層4〜8を利用して、少なくとも光素子2、電気機能素子3を囲う多層のシーリング構造9を作製し、かつ、光ファイバ導入用のV字溝39を裏面に形成したキャップ基板31の外周部に、シーリング構造9と鏡像対称な形状のシーリング構造34を形成し、半導体素子基板1のシーリング構造9とキャップ基板31のシーリング構造34とを、表面活性化接合により直接接合するか、または、共晶温度が300℃以下の共晶合金金属32を用いて接合する。また、キャップ基板31の裏面に作製した裏面配線層36の上に、表面実装用のバンプ37を形成しても良い。
【選択図】図1
Description
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、光素子を搭載した化合物半導体チップの気密封止ウエハレベルパッケージ技術として好適に適用可能な光半導体素子の実装構造に関するものである。光素子、電気機能素子を搭載し、2層以上の多層の配線層が形成された半導体素子基板の外周部に、この多層配線層を利用して、光素子、電気機能素子を囲う金属のシーリング構造を設けるとともに、配線層間絶縁膜を加工して光素子上にマイクロレンズを形成する一方、光ファイバ導入のためのV字溝を裏面に備えたキャップ基板の表面に、半導体素子基板上のシーリング構造と鏡像対称な形状のシーリング構造を設け、半導体素子基板上のシーリング構造とキャップ基板のシーリング構造とを対向させて、共晶温度が300℃以下の共晶合金を用いて接合するか、表面活性化接合により直接接合することを特徴としている。
図1は、本発明に係る光半導体素子の実装構造として第1の実施形態を例示する光半導体素子の断面構造を示す模式図であり、半導体素子基板1をキャップ基板31に接合しようとする状態を示している。また、図2は、図1に例示する光半導体素子の実装構造の斜視図であり、図1の同様、半導体素子基板1をキャップ基板31に接合しようとする状態を示している。
次に、本発明に係る光半導体素子の実装構造の第2の実施形態について、図3を用いて説明する。図3は、本発明に係る光半導体素子の実装構造として第2の実施形態を例示する光半導体素子の断面構造を示す模式図である。
次に、本発明に係る光半導体素子の実装方法について、図1に示す光半導体素子の実装構造を製造する製造方法の一例を説明する。図4は、本発明に係る光半導体素子の実装方法に関する製造工程の一例を説明するための模式図であり、第1の実施形態における図1の光半導体素子の実装構造を製造する場合を例にとって示している。
以上説明したように、本発明の光半導体素子の実装構造および光半導体素子の実装方法を用いることによって、次のような作用効果を生じる。
Claims (13)
- マイクロレンズによって上部が覆われた光素子と、電気機能素子と、を搭載し、該光素子および/または該電気機能素子の配線層を利用して、外周部に、少なくとも該光素子と該電気機能素子とを囲うシーリング構造が作製された半導体素子基板を有し、かつ、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のV字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする光半導体素子の実装構造。
- 電気機能素子を搭載し、該電気機能素子の配線層を利用して、外周部に、少なくとも該電気機能素子を囲うシーリング構造が作製された第1の半導体基板を有し、かつ、マイクロレンズによって上部が覆われた光素子を搭載し、前記第1の半導体基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に、また、前記第1の半導体基板のシーリング構造と同様の形状のシーリング構造が裏面の外周部にそれぞれ作製された第2の半導体基板を有し、かつ、前記第2の半導体基板の裏面側に形成されたシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のV字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記第1の半導体基板のシーリング構造と前記第2の半導体基板の表面のシーリング構造とを、および、前記第2の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする光半導体素子の実装構造。
- 請求項1または2に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第1の半導体基板のシーリング構造と前記第2の半導体基板の表面のシーリング構造とがおよび前記第2の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、共晶合金接合により接合される場合、InSn、SnBi、SnZn、SnAu、SnCuのいずれかのうち、または、InSn、SnBi、SnZn、SnAu、SnCuのいずれかを含む共晶合金のうち、共晶温度が300℃以下の共晶合金により接合されることを特徴とする半導体素子の実装構造。
- 請求項1または2に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第1の半導体基板のシーリング構造と前記第2の半導体基板の表面のシーリング構造とがおよび前記第2の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、表面活性化接合により接合される場合、互いに接合するシーリング構造それぞれを形成する金属同士が接合されることを特徴とする半導体素子の実装構造。
- 請求項1ないし4のいずれかに記載の光半導体素子の実装構造において、前記光素子の上部を覆う前記マイクロレンズは、前記電気機能素子および/または前記光素子の配線層を絶縁する配線層絶縁膜を利用して形成することを特徴とする光半導体素子の実装構造。
- 請求項1ないし5のいずれかに記載の半導体素子の実装構造において、前記配線層を絶縁する配線層絶縁膜が、ポリイミド、ベンゾシクロブテン(benzcyclobutene:BCB)、ポリシロキサン、パレリン(Parylene)、エポキシ樹脂のいずれかからなることを特徴とする半導体素子の実装構造。
- 請求項1ないし6のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板の裏面または前記第2の半導体基板の裏面に表面実装用のバンプが形成されていることを特徴とする光半導体素子の実装構造。
- 請求項7に記載の光半導体素子の実装構造において、前記バンプが、InSn、SnBi、SnZn、SnAu、SnCuのいずれかのうち、または、InSn、SnBi、SnZn、SnAu、SnCuのいずれかを含む共晶合金のうち、共晶温度が300℃以下の共晶合金からなることを特徴とする光半導体素子の実装構造。
- 請求項1ないし8のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板、または、前記第1の半導体基板および前記第2の半導体基板が、GaAs,InP,InAs,InSb,Si,Geのいずれか、または、GaAs,InP,InAs,InSb,Si,Geのいずれかを含む混晶からなることを特徴とする光半導体素子の実装構造。
- 請求項1ないし9のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板が、GaAs,InP,InAs,InSb,Si,Geのいずれか、または、GaAs,InP,InAs,InSb,Si,Geのいずれかを含む混晶からなることを特徴とする光半導体素子の実装構造。
- 半導体素子基板上に、光素子と電気機能素子とを作製する工程と、前記半導体素子基板の外周部に、該光素子と該電気機能素子とを囲うシーリング構造を、該光素子および/または該電気機能素子の配線に用いた配線層を利用して作製する工程と、前記シーリング構造を作製する工程を、必要な配線層数分繰り返し、前記半導体素子基板上の前記シーリング構造を多層に積層する工程と、前記光素子の上部を覆っている配線層絶縁膜をレンズ形状に加工する工程と、キャップ基板を用意し、該キャップ基板の表面に、前記半導体素子基板上の前記シーリング構造と鏡像対称な形状のシーリング構造を作製する工程と、前記キャップ基板の裏面に、光ファイバ導入用のV型溝を形成する工程と、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含むことを特徴とする光半導体素子の実装方法。
- 請求項11に記載の光半導体素子の実装方法において、前記配線層絶縁膜をレンズ形状に加工する工程として、前記配線層絶縁膜上に堆積した円筒状のレジストパタンをベークすることによりレンズ形状に作製したフォトレジストパタンを、反応性イオンエッチングを用いて前記配線層絶縁膜に転写して、前記配線層絶縁膜をレンズ形状に加工することを特徴とする光半導体素子の実装方法。
- 請求項11または12に記載の光半導体素子の実装方法において、前記キャップ基板の裏面に作製した裏面配線層上に表面実装用のバンプを作製する工程をさらに有することを特徴とする光半導体素子の実装方法。
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