JP2009141459A - 圧電発振器 - Google Patents
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Abstract
Description
本発明は、周波数電圧制御機能を備えた圧電発振器に関するものである。
従来の周波数電圧制御機能を備えた水晶発振器(以下、「VCXO」と称する)は、外部から印加される制御電圧によって、可変容量ダイオードやMOS型可変容量素子の端子間電圧を調整し、これら可変容量素子(バラクタ)の端子間容量値を制御することで所望の発振周波数を得るようにしていた。
ところで、上記したようなVCXOは、水晶振動子や可変容量素子、更にはその他の増幅回路等の電気的特性のバラツキの影響を受けて個体間で端子間電圧変化に対する周波数変化量(周波数感度)にバラツキがある。このため、個体間のバラツキを小さくするために、バラツキに応じて端子間電圧の調整を行うようにしていた。このようなバラツキを調整するには、VCXOにゲインコントロールユニットを設けることが考えられる。ゲインコントロールユニットは、制御電圧の電圧利得を利用して所望の端子間電圧を発生するものであり、例えば、オペアンプにより構成される。
ところで、上記したようなVCXOは、水晶振動子や可変容量素子、更にはその他の増幅回路等の電気的特性のバラツキの影響を受けて個体間で端子間電圧変化に対する周波数変化量(周波数感度)にバラツキがある。このため、個体間のバラツキを小さくするために、バラツキに応じて端子間電圧の調整を行うようにしていた。このようなバラツキを調整するには、VCXOにゲインコントロールユニットを設けることが考えられる。ゲインコントロールユニットは、制御電圧の電圧利得を利用して所望の端子間電圧を発生するものであり、例えば、オペアンプにより構成される。
図14は、特許文献1に開示されている従来のVCXOの回路構成を示した図である。
この図14に示す従来のVCXO50は、所定の周波数で励振される水晶振動子51と、この水晶振動子51に電流を流して励振させる発振用増幅器52と、電圧制御型の可変容量素子D1、D2と、発振用増幅器52の出力端子と入力端子を接続して信号をフィードバックするフィードバック抵抗Rfと、外部制御電圧VCをゲインコントロールするゲインコントロール部53と、ゲインコントロール部53から出力されるゲインコントロール電圧VAFCを可変容量素子D1、D2に印加する高抵抗素子RA、RBと、容量素子として働くコンデンサCB1、CB2、CB3と、コントロール電圧VAFCを分圧する抵抗素子RC、RDと、発振信号を外部に出力する出力バッファ部54とを備える。
このようなVCXO50では、MOS型の可変容量素子D1、D2を配置し、可変容量素子D1のゲートG1はコンデンサCB1を介して発振用増幅器52の入力側に接続され、また、可変容量素子D2のゲートG2はコンデンサCB2を介して発振用増幅器52の出力側に接続される。更に、可変容量素子D1のバックゲートB1と可変容量素子D2のバックゲートB2は接続されてコンデンサCB3を介して接地される。また、ゲインコントロール部53のコントロール電圧VAFCは、高抵抗素子RAを介して可変容量素子D1のゲート側G1に印加されると共に、高抵抗素子RBを介して可変容量素子D2のゲートG2に印加される。更に、分圧抵抗素子RCとRDを直列接続した回路の一端子を接地し、その他端子にゲインコントロール部53のコントロール電圧VAFCを印加するようにしている。分圧抵抗素子RCとRDの接続点は、可変容量素子D1のバックゲートB1及び可変容量素子D2のバックゲートB2の接続点と接続するようにしている。
特開2006−33092公報
この図14に示す従来のVCXO50は、所定の周波数で励振される水晶振動子51と、この水晶振動子51に電流を流して励振させる発振用増幅器52と、電圧制御型の可変容量素子D1、D2と、発振用増幅器52の出力端子と入力端子を接続して信号をフィードバックするフィードバック抵抗Rfと、外部制御電圧VCをゲインコントロールするゲインコントロール部53と、ゲインコントロール部53から出力されるゲインコントロール電圧VAFCを可変容量素子D1、D2に印加する高抵抗素子RA、RBと、容量素子として働くコンデンサCB1、CB2、CB3と、コントロール電圧VAFCを分圧する抵抗素子RC、RDと、発振信号を外部に出力する出力バッファ部54とを備える。
このようなVCXO50では、MOS型の可変容量素子D1、D2を配置し、可変容量素子D1のゲートG1はコンデンサCB1を介して発振用増幅器52の入力側に接続され、また、可変容量素子D2のゲートG2はコンデンサCB2を介して発振用増幅器52の出力側に接続される。更に、可変容量素子D1のバックゲートB1と可変容量素子D2のバックゲートB2は接続されてコンデンサCB3を介して接地される。また、ゲインコントロール部53のコントロール電圧VAFCは、高抵抗素子RAを介して可変容量素子D1のゲート側G1に印加されると共に、高抵抗素子RBを介して可変容量素子D2のゲートG2に印加される。更に、分圧抵抗素子RCとRDを直列接続した回路の一端子を接地し、その他端子にゲインコントロール部53のコントロール電圧VAFCを印加するようにしている。分圧抵抗素子RCとRDの接続点は、可変容量素子D1のバックゲートB1及び可変容量素子D2のバックゲートB2の接続点と接続するようにしている。
しかしながら、上記図14に示した従来のVCXO50は、電圧生成回路であるゲインコントロール部53を構成するオペアンプなどの能動素子がノイズを発生することから、ゲインコントロール部53が生成する電圧によってVCXO50の位相雑音特性を悪化させるという問題点があった。また能動素子が電力を消費し、配置のための面積を必要とすることから、ゲインコントロール部53は消費電流が大きく且つ小型化が困難であるという問題点があった。
そこで、本出願人は、先行技術(特願2006−275293)として、能動素子に起因するノイズの発生を防止することができる電圧生成回路を提案している。図15は、本出願人が提案している電圧生成回路の構成を示した図である。
図15に示す電圧生成回路GENは、抵抗切替部RSWと電流供給部CSPとで構成されており、基準電圧Vref、外部制御電圧VC、外部制御電圧VCと制御電圧VAFCとの関係における傾きを規定する傾き信号SL1〜SL3、外部制御電圧VCと制御電圧VAFCとの関係におけるオフセット電圧Voffを規定するためのオフセット電流Ioffを設定するオフセット電圧信号OF1〜OF2を備えており、オフセット電流Ioffと傾き信号SL1〜SL3、外部制御電圧VCに基づいて制御電圧VAFCを生成する。そして、この電圧生成回路で生成した制御電圧VAFCを図示しない発振回路のバラクタに印加して発振周波数を可変するようにしている。
そこで、本出願人は、先行技術(特願2006−275293)として、能動素子に起因するノイズの発生を防止することができる電圧生成回路を提案している。図15は、本出願人が提案している電圧生成回路の構成を示した図である。
図15に示す電圧生成回路GENは、抵抗切替部RSWと電流供給部CSPとで構成されており、基準電圧Vref、外部制御電圧VC、外部制御電圧VCと制御電圧VAFCとの関係における傾きを規定する傾き信号SL1〜SL3、外部制御電圧VCと制御電圧VAFCとの関係におけるオフセット電圧Voffを規定するためのオフセット電流Ioffを設定するオフセット電圧信号OF1〜OF2を備えており、オフセット電流Ioffと傾き信号SL1〜SL3、外部制御電圧VCに基づいて制御電圧VAFCを生成する。そして、この電圧生成回路で生成した制御電圧VAFCを図示しない発振回路のバラクタに印加して発振周波数を可変するようにしている。
しかしながら、図15に示した電圧生成回路においては、基準電圧Vref端子に基準電圧Vrefを印加しているため、外部制御電圧VC端子に印加される外部制御電圧VCが基準電圧Vrefより高い場合、即ちVC>Vrefの場合は、制御電圧VAFCが基準電圧Vrefよりも高くなるため、発振回路に設けられているMOSバラクタのゲート−バックゲート(GB)間に負の電圧が印加され、場合によっては、MOSバラクタの容量値が直線的に変化する領域を有効活用できないおそれがあった。
また、仮に基準電圧Vrefを通常より高めにして制御電圧VAFCと基準電圧Vrefとの電圧レベルが等しくならないように設定すると、外部制御電圧VCのセンター電圧も高めになってしまうことから、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、当該発振器が搭載されるセット側の外部制御電圧VCの仕様(例えば、電圧レンジやセンター電圧等)とのマッチングが悪くなるおそれもあった。
本発明はこれらの点を鑑みたものであり、発振回路のMOSバラクタの容量値が直線的に変化する領域を有効に活用できる圧電発振器を提供することを目的とする。またセット側の仕様とのマッチングを損なうことなく周波数制御特性の直線性を高めることができる圧電発振器を提供することを目的とする。
また、仮に基準電圧Vrefを通常より高めにして制御電圧VAFCと基準電圧Vrefとの電圧レベルが等しくならないように設定すると、外部制御電圧VCのセンター電圧も高めになってしまうことから、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、当該発振器が搭載されるセット側の外部制御電圧VCの仕様(例えば、電圧レンジやセンター電圧等)とのマッチングが悪くなるおそれもあった。
本発明はこれらの点を鑑みたものであり、発振回路のMOSバラクタの容量値が直線的に変化する領域を有効に活用できる圧電発振器を提供することを目的とする。またセット側の仕様とのマッチングを損なうことなく周波数制御特性の直線性を高めることができる圧電発振器を提供することを目的とする。
上記目的を達成するため、本発明の圧電発振器は、圧電振動子と、該圧電振動子を励振させるための発振用増幅器と、ゲートが前記発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが第1の容量素子を介して接地された第1の可変容量素子を有する可変容量回路と、を備える発振回路と、基準電圧より低電圧である第1の基準電圧が入力される第1の端子と、前記外部制御電圧が印加される第2の端子と、前記第1の端子と前記第2の端子との間に直列接続された複数の抵抗及び入力抵抗と、前記複数の抵抗の直列回路の一つの接続点を選択し制御電圧を出力させるために複数のスイッチから構成されたスイッチ回路網と、を有する抵抗切替部と、前記複数の抵抗に電流を供給する電流供給部と、を備える電圧生成回路と、を備え、前記第1の可変容量素子のゲートに前記基準電圧を印加すると共に、前記第1の可変容量素子のバックゲートに前記制御電圧を印加するように構成された圧電発振器であって、前記第1の可変容量素子は、前記ゲート−バックゲート間電圧が略0Vのときに、前記第1の可変容量素子の容量値が略一定容量値から所定の傾斜で増加するようなCV特性を有すると共に、基準電圧をVref、第1の基準電圧をVref1、前記外部制御電圧をVC、前記複数の抵抗の抵抗値をR、前記入力抵抗の抵抗値をRin、前記複数の抵抗の数をm、前記複数のスイッチにより選択した前記複数の抵抗の選択数をn、前記定電流の設定値をIoffとしたとき、前記第1の基準電圧が、
を満たすことを特徴とする。
本発明によれば、外部制御電圧VCを可変した場合でも第1の可変容量素子のゲート−バックゲート間電圧が負の電圧になることがないので、第1の可変容量素子の容量変化が直線となる領域の中心を基準にして直線的に変化する範囲内に収まるので、第1の可変容量素子の容量値が直線的に変化する領域を有効活用することが可能になる。
また、制御電圧VAFCと基準電圧Vrefとが等しくなることがないので、基準電圧Vrefを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧VCの仕様とのマッチングが悪化することもない。
を満たすことを特徴とする。
本発明によれば、外部制御電圧VCを可変した場合でも第1の可変容量素子のゲート−バックゲート間電圧が負の電圧になることがないので、第1の可変容量素子の容量変化が直線となる領域の中心を基準にして直線的に変化する範囲内に収まるので、第1の可変容量素子の容量値が直線的に変化する領域を有効活用することが可能になる。
また、制御電圧VAFCと基準電圧Vrefとが等しくなることがないので、基準電圧Vrefを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧VCの仕様とのマッチングが悪化することもない。
また本発明の圧電発振器は、可変容量回路は、ゲートが発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが第1の容量素子を介して接地された第2の可変容量素子を備え、第2の可変容量素子のゲートに基準電圧を印加すると共に、第2の可変容量素子のバックゲートに制御電圧を印加することを特徴とする。
本発明によれば、外部制御電圧VCを可変した場合でも第1及び第2の可変容量素子のゲート−バックゲート間電圧が負の電圧になることがないので、第1及び第2の可変容量素子の容量変化が直線となる領域の中心を基準にして直線的に変化する範囲内に収まるので、第1及び第2の可変容量素子の容量値が直線的に変化する領域を有効活用することが可能になる。
また、外部制御電圧VCと基準電圧Vrefとが等しくなることがないので、基準電圧Vrefを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧VCの仕様とのマッチングが悪化することもない。
本発明によれば、外部制御電圧VCを可変した場合でも第1及び第2の可変容量素子のゲート−バックゲート間電圧が負の電圧になることがないので、第1及び第2の可変容量素子の容量変化が直線となる領域の中心を基準にして直線的に変化する範囲内に収まるので、第1及び第2の可変容量素子の容量値が直線的に変化する領域を有効活用することが可能になる。
また、外部制御電圧VCと基準電圧Vrefとが等しくなることがないので、基準電圧Vrefを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧VCの仕様とのマッチングが悪化することもない。
また本発明の圧電発振器は、基準電圧から第1の基準電圧を生成する分圧抵抗回路を備えたことを特徴とする。本発明によれば、基準電圧を供給する電源が一つで済むという利点がある。
また本発明の圧電発振器は、分圧抵抗回路の抵抗値が可変可能に構成されることを特徴とする。本発明によれば、製造工程における可変容量素子のばらつきを容易に調整することができる。
また本発明の圧電発振器は、分圧抵抗回路の抵抗値が可変可能に構成されることを特徴とする。本発明によれば、製造工程における可変容量素子のばらつきを容易に調整することができる。
また本発明の圧電発振器は、発振回路が該発振器回路の外部から入力される電圧制御により周波数制御される電圧制御圧電発振器であり、制御電圧が外部制御電圧に基づく電圧であることを特徴とする。本発明によれば、従来のように電圧生成回路に能動素子を使用していないので、能動素子に起因するノイズの抑制することができ、圧電発振器の位相雑音特性を改善することができる。また、低消費電力化や、ICチップの小型化を図ることが可能になる。
以下、本発明の圧電発振器の実施形態について説明する。
図1は、本発明の実施形態に係るVCXOの回路構成を示した図である。
この図1に示すVCXO1は、発振回路2と電圧生成回路3とにより構成される。
発振回路2は、水晶振動子X、発振用増幅器4、出力バッファ5、可変容量回路を構成する可変容量素子(以下、単に「バラクタ」と称する)D1、D2、抵抗Rf、高抵抗RA、RB、容量素子であるキャパシタCB1、CB2、CB3、入力抵抗RCを備える。
発振用増幅器4は、水晶振動子Xを励振させるための発振用の増幅器であり、その入力端子及び出力端子の間には発振用増幅器4の出力を入力側にフィードバックする抵抗Rfを接続し、発振用増幅器4の出力端子には出力バッファ5を接続する。出力バッファ5の出力側は出力端子t1に接続する。また発振用増幅器4の入力端子及び出力端子にはそれぞれキャパシタCB1、CB2の一端子を接続し、これらキャパシタCB1、CB2の他端子の間に水晶振動子Xを接続する。従って、発振用増幅器4は水晶振動子Xに対して並列に接続されていることになる。
更に、水晶振動子Xには直列に接続した交流阻止用の高抵抗RA、RBを並列に接続する。高抵抗RA、RBの接続点には電圧生成回路3を介して基準電圧Vrefが印加されている。この基準電圧Vrefは、高抵抗RA、RBを介してそれぞれのバラクタD1、D2の各ゲートG1、G2にゲート電圧として印加される。また、バラクタD1のゲートG1はキャパシタCB1を介して発振用増幅器4の入力側に接続され、バラクタD2のゲートG2はキャパシタCB2を介して発振用増幅器4の出力側に接続されている。
バラクタD1、D2は、MOS型バラクタにより構成される。バラクタD1、D2の各バックゲートB1、B2は、キャパシタCB3を介して接地電位GNDに接続する。また、バックゲートB1、B2には、入力抵抗RCを介して電圧生成回路3から制御電圧VAFCが印加されている。
図1は、本発明の実施形態に係るVCXOの回路構成を示した図である。
この図1に示すVCXO1は、発振回路2と電圧生成回路3とにより構成される。
発振回路2は、水晶振動子X、発振用増幅器4、出力バッファ5、可変容量回路を構成する可変容量素子(以下、単に「バラクタ」と称する)D1、D2、抵抗Rf、高抵抗RA、RB、容量素子であるキャパシタCB1、CB2、CB3、入力抵抗RCを備える。
発振用増幅器4は、水晶振動子Xを励振させるための発振用の増幅器であり、その入力端子及び出力端子の間には発振用増幅器4の出力を入力側にフィードバックする抵抗Rfを接続し、発振用増幅器4の出力端子には出力バッファ5を接続する。出力バッファ5の出力側は出力端子t1に接続する。また発振用増幅器4の入力端子及び出力端子にはそれぞれキャパシタCB1、CB2の一端子を接続し、これらキャパシタCB1、CB2の他端子の間に水晶振動子Xを接続する。従って、発振用増幅器4は水晶振動子Xに対して並列に接続されていることになる。
更に、水晶振動子Xには直列に接続した交流阻止用の高抵抗RA、RBを並列に接続する。高抵抗RA、RBの接続点には電圧生成回路3を介して基準電圧Vrefが印加されている。この基準電圧Vrefは、高抵抗RA、RBを介してそれぞれのバラクタD1、D2の各ゲートG1、G2にゲート電圧として印加される。また、バラクタD1のゲートG1はキャパシタCB1を介して発振用増幅器4の入力側に接続され、バラクタD2のゲートG2はキャパシタCB2を介して発振用増幅器4の出力側に接続されている。
バラクタD1、D2は、MOS型バラクタにより構成される。バラクタD1、D2の各バックゲートB1、B2は、キャパシタCB3を介して接地電位GNDに接続する。また、バックゲートB1、B2には、入力抵抗RCを介して電圧生成回路3から制御電圧VAFCが印加されている。
電圧生成回路3は、電流供給回路6、抵抗切替部7、及び分圧抵抗回路9により構成される。
また電圧生成回路3には入力端子t2を介して基準電圧Vref、入力端子t3を介して図示しない外部機器から外部制御電圧VCがそれぞれ入力される。また入力端子t4、t5を介して図示しない外部機器からオフセット信号D0、D1が入力される。オフセット信号D0、D1は、後述する抵抗切替部7から電流供給回路6に流れ込むオフセット電流Ioffを制御するための信号である。
抵抗切替部7の入力端子t21には、分圧抵抗回路9により基準電圧Vrefを分圧した第1の基準電圧Vref1が入力され、入力端子t22には、入力端子t3を介して外部制御電圧VCが入力される。
分圧抵抗回路9は、可変可能な抵抗VR1、抵抗VR2との直列回路により構成され、基準電圧Vrefを抵抗VR1、VR2により分圧して出力する。
また、抵抗切替部7には、後述するように、入力される外部制御電圧VCと出力する制御電圧VAFCとの関係における傾きを規定する傾き信号SL1〜SL3が入力されており、これらのオフセット信号D0、D1、傾き信号SL1〜SL3、及び外部制御電圧VCに応じた制御電圧VAFCを生成して出力する。
また電圧生成回路3には入力端子t2を介して基準電圧Vref、入力端子t3を介して図示しない外部機器から外部制御電圧VCがそれぞれ入力される。また入力端子t4、t5を介して図示しない外部機器からオフセット信号D0、D1が入力される。オフセット信号D0、D1は、後述する抵抗切替部7から電流供給回路6に流れ込むオフセット電流Ioffを制御するための信号である。
抵抗切替部7の入力端子t21には、分圧抵抗回路9により基準電圧Vrefを分圧した第1の基準電圧Vref1が入力され、入力端子t22には、入力端子t3を介して外部制御電圧VCが入力される。
分圧抵抗回路9は、可変可能な抵抗VR1、抵抗VR2との直列回路により構成され、基準電圧Vrefを抵抗VR1、VR2により分圧して出力する。
また、抵抗切替部7には、後述するように、入力される外部制御電圧VCと出力する制御電圧VAFCとの関係における傾きを規定する傾き信号SL1〜SL3が入力されており、これらのオフセット信号D0、D1、傾き信号SL1〜SL3、及び外部制御電圧VCに応じた制御電圧VAFCを生成して出力する。
電流供給回路6は、例えば、NMOSトランジスタS3、S4、S5、PMOSトランジスタS6、S7からなるカレントミラー回路、開閉スイッチからなるスイッチS3a、S3b、S4a、S4b、2つのインバータIN1、IN2、及び電流源8により構成される。NMOSトランジスタS3、S4は、例えば、NMOSトランジスタS5に対して、トランジスタを構成する半導体素子のゲート幅又はゲート長が異なるように構成されており、これによりNMOSトランジスタS3に流れる電流i1とNMOSトランジスタS4に流れる電流i2の電流値がNMOSトランジスタS5に流れるドレイン電流に対してある一定の比率となるように構成されている。例えば、NMOSトランジスタS4を流れる電流i2の電流値は、NMOSトランジスタS5のドレイン電流の2倍であり、またNMOSトランジスタS3を流れる電流i1の電流値はNMOSトランジスタS5のドレイン電流の等倍に設定されている。
NMOSトランジスタS3は、そのドレインが抵抗切替部7に接続され、そのソースがGNDに接地されている。またNMOSトランジスタS3のゲートにはスイッチS3a、S3bの一端子がそれぞれ接続されている。スイッチS3bの他端子はGNDに接地されている。スイッチS3aの他端子にはNMOSトランジスタS5のゲートが接続する。
更にNMOSトランジスタS5のドレインにはカレントミラー回路を構成するPMOSトランジスタS7のドレインを接続する。
これにより、スイッチS3aをONすると共にスイッチS3bをOFFした状態のときPMOSトランジスタS6とPMOSトランジスタS7および電流源8によってNMOSトランジスタS3にはNMOSトランジスタS5のドレイン電流と等しい値のドレイン電流が流れる。
スイッチS3aはオフセット信号D0をインバータIN1により反転した反転信号によってオン/オフが制御される。またスイッチS3bはオフセット信号D0によりオン/オフが制御される。従って、例えば、オフセット信号D0が「0」の場合、スイッチS3aがオン、スイッチS3bがオフになり、NMOSトランジスタS3が導通して電流i1が流れる。これに対して、オフセット信号D0が「1」の場合は、スイッチS3aがオフ、スイッチS3bがオンになり、NMOSトランジスタS3は非導通になって電流i1は流れない。
更にNMOSトランジスタS5のドレインにはカレントミラー回路を構成するPMOSトランジスタS7のドレインを接続する。
これにより、スイッチS3aをONすると共にスイッチS3bをOFFした状態のときPMOSトランジスタS6とPMOSトランジスタS7および電流源8によってNMOSトランジスタS3にはNMOSトランジスタS5のドレイン電流と等しい値のドレイン電流が流れる。
スイッチS3aはオフセット信号D0をインバータIN1により反転した反転信号によってオン/オフが制御される。またスイッチS3bはオフセット信号D0によりオン/オフが制御される。従って、例えば、オフセット信号D0が「0」の場合、スイッチS3aがオン、スイッチS3bがオフになり、NMOSトランジスタS3が導通して電流i1が流れる。これに対して、オフセット信号D0が「1」の場合は、スイッチS3aがオフ、スイッチS3bがオンになり、NMOSトランジスタS3は非導通になって電流i1は流れない。
一方、NMOSトランジスタS4は、そのドレインが抵抗切替部7に接続され、そのソースがGNDに接地されている。またNMOSトランジスタS4のゲートにはスイッチS4a、S4bの一端子がそれぞれ接続されている。スイッチS4aの他端子にはNMOSトランジスタS5のゲートが接続する。スイッチS4bの他端子はGNDに接地されている。これにより、スイッチS4aをONすると共にスイッチS4bをOFFした状態のときにPMOSトランジスタS6とPMOSトランジスタS7および電流源8によってNMOSトランジスタS4にはNMOSトランジスタ5のドレイン電流の2倍の値のドレイン電流が流れる。
スイッチS4aはオフセット信号D1をインバータIN2により反転した反転信号によってオン/オフが制御される。またスイッチS4bはオフセット信号D1によりオン/オフが制御される。従って、例えば、オフセット信号D1が「0」の場合、スイッチS4aがオン、スイッチS4bがオフになり、NMOSトランジスタS4が導通して電流i2が流れる。これに対して、オフセット信号D1が「1」の場合は、スイッチS4aがオフ、スイッチS4bがオンになり、NMOSトランジスタS4は非導通になって電流i2は流れない。
従って、このように電流供給回路6を構成した場合、例えば、オフセット信号D0が「0」、オフセット信号D1が「1」のときは、NMOSトランジスタS3を流れる電流i1によってオフセット電流Ioffが決定される。一方、オフセット信号D0、D1が共に「0」のときは、NMOSトランジスタS3を流れる電流i1とNMOSトランジスタS4を流れる電流i2とによってオフセット電流Ioffが決定されることになる。
スイッチS4aはオフセット信号D1をインバータIN2により反転した反転信号によってオン/オフが制御される。またスイッチS4bはオフセット信号D1によりオン/オフが制御される。従って、例えば、オフセット信号D1が「0」の場合、スイッチS4aがオン、スイッチS4bがオフになり、NMOSトランジスタS4が導通して電流i2が流れる。これに対して、オフセット信号D1が「1」の場合は、スイッチS4aがオフ、スイッチS4bがオンになり、NMOSトランジスタS4は非導通になって電流i2は流れない。
従って、このように電流供給回路6を構成した場合、例えば、オフセット信号D0が「0」、オフセット信号D1が「1」のときは、NMOSトランジスタS3を流れる電流i1によってオフセット電流Ioffが決定される。一方、オフセット信号D0、D1が共に「0」のときは、NMOSトランジスタS3を流れる電流i1とNMOSトランジスタS4を流れる電流i2とによってオフセット電流Ioffが決定されることになる。
図2は図1に示した抵抗切替部7の回路構成を示した図である。
抵抗切替部7は、抵抗ストリング型D/A変換部であり、入力抵抗RIN、抵抗R1〜R7、スイッチSWA0〜SWA7、スイッチSWB0〜SWB3、スイッチSWC0、SWC1、及びインバータINA、INB、INCを備える。
入力端子t21には、基準電圧Vrefを分圧抵抗VR1、VR2(図1参照)により分圧した第1の基準電圧Vref1が入力され、入力端子t22には外部制御電圧VCとして、例えば、0〜2.5Vの電圧が入力される。なお、出力端子t23からは第2の基準電圧Vref2、出力端子t24からは制御電圧VAFCが出力される。
また入力端子t25、t26、t27には、図示しない外部機器から3ビットの傾き信号SL1、SL2、SL3が入力される。
抵抗R1〜R7は、入力端子t21と出力端子t23(入力抵抗RINと抵抗R1との接続点)との間に直列接続されている。なお、抵抗R1〜R7の抵抗値は同一とする。
入力抵抗RINは、入力端子t22と出力端子t23との間に設けられており、その抵抗値は抵抗R1〜R7の抵抗値に比較して大きい値とされる。
抵抗切替部7は、抵抗ストリング型D/A変換部であり、入力抵抗RIN、抵抗R1〜R7、スイッチSWA0〜SWA7、スイッチSWB0〜SWB3、スイッチSWC0、SWC1、及びインバータINA、INB、INCを備える。
入力端子t21には、基準電圧Vrefを分圧抵抗VR1、VR2(図1参照)により分圧した第1の基準電圧Vref1が入力され、入力端子t22には外部制御電圧VCとして、例えば、0〜2.5Vの電圧が入力される。なお、出力端子t23からは第2の基準電圧Vref2、出力端子t24からは制御電圧VAFCが出力される。
また入力端子t25、t26、t27には、図示しない外部機器から3ビットの傾き信号SL1、SL2、SL3が入力される。
抵抗R1〜R7は、入力端子t21と出力端子t23(入力抵抗RINと抵抗R1との接続点)との間に直列接続されている。なお、抵抗R1〜R7の抵抗値は同一とする。
入力抵抗RINは、入力端子t22と出力端子t23との間に設けられており、その抵抗値は抵抗R1〜R7の抵抗値に比較して大きい値とされる。
スイッチSWA0〜SWA7は、NMOSトランジスタからなり、例えば、スイッチSWA0のドレインは、抵抗R1の一端子に接続され、スイッチSWA1のドレインは、抵抗R1の他端子(抵抗R2との接続側)に接続され、スイッチSWA0のソースとスイッチSWA1のソースは接続点CP1において接続されている。
同様にスイッチSWA2のドレインは抵抗R2の他端子(抵抗R3との接続側)、スイッチSWA3のドレインは抵抗R3の他端子(抵抗R4との接続側)にそれぞれ接続され、これらスイッチSWA2、SWA3のソース同士が接続点CP2において接続されている。またスイッチSWA4のドレインは抵抗R4の他端子(抵抗R5との接続側)、スイッチSWA5のドレインは抵抗R5の他端子(抵抗R5との接続側)にそれぞれ接続され、これらスイッチSWA4、SWA5のソース同士が接続点CP3において接続されている。さらにスイッチSWA6のドレインは抵抗R6の他端子(抵抗R7との接続側)、スイッチSWA7のドレインは抵抗R7の他端子にそれぞれ接続され、これらスイッチSWA6、SWA7のソース同士が接続点CP4において接続されている。
そして、これらスイッチSWA0、SWA2、SWA4、SWA6のゲートには、入力端子t25を介して傾き信号SL1が印加されていると共に、スイッチSWA1、SWA3、SWA5、SWA7のゲートには、インバータINAにより反転された反転傾き信号SL11が印加されている。
同様にスイッチSWA2のドレインは抵抗R2の他端子(抵抗R3との接続側)、スイッチSWA3のドレインは抵抗R3の他端子(抵抗R4との接続側)にそれぞれ接続され、これらスイッチSWA2、SWA3のソース同士が接続点CP2において接続されている。またスイッチSWA4のドレインは抵抗R4の他端子(抵抗R5との接続側)、スイッチSWA5のドレインは抵抗R5の他端子(抵抗R5との接続側)にそれぞれ接続され、これらスイッチSWA4、SWA5のソース同士が接続点CP3において接続されている。さらにスイッチSWA6のドレインは抵抗R6の他端子(抵抗R7との接続側)、スイッチSWA7のドレインは抵抗R7の他端子にそれぞれ接続され、これらスイッチSWA6、SWA7のソース同士が接続点CP4において接続されている。
そして、これらスイッチSWA0、SWA2、SWA4、SWA6のゲートには、入力端子t25を介して傾き信号SL1が印加されていると共に、スイッチSWA1、SWA3、SWA5、SWA7のゲートには、インバータINAにより反転された反転傾き信号SL11が印加されている。
スイッチSWB0〜SWB3もまたNMOSトランジスタからなり、例えば、スイッチSWB0のドレインは接続点CP1、スイッチSWB1のドレインは接続点CP2にそれぞれ接続され、スイッチSWB0、SWB1の各ソース同士が接続点CP5において接続されている。またスイッチSWB2のドレインは接続点CP3、スイッチSWB3のドレインは接続点CP4にそれぞれ接続され、スイッチSWB2、SWB3のソース同士が接続点CP6において接続されている。さらに、スイッチSWB0、SWB2のゲートには、入力端子t26を介して傾き信号SL2が印加されると共に、スイッチSWB1、SWB3のゲートには、インバータINBにより反転された反転傾き信号SL21が印加されている。
スイッチSWC0、SWC1もまたNMOSトランジスタからなり、スイッチSWC0のドレインは接続点CP5、スイッチSWC1のドレインは接続点CP6にそれぞれ接続され、スイッチSWC0、SWC1のソース同士が接続点CP7、即ち、制御電圧VAFCを出力する出力端子t24に接続されている。また、スイッチSWC0のゲートには、入力端子t27を介して傾き信号SL3が印加されると共に、スイッチSWC1のゲートには、インバータINCにより反転された反転傾き信号SL31が印加されている。
スイッチSWC0、SWC1もまたNMOSトランジスタからなり、スイッチSWC0のドレインは接続点CP5、スイッチSWC1のドレインは接続点CP6にそれぞれ接続され、スイッチSWC0、SWC1のソース同士が接続点CP7、即ち、制御電圧VAFCを出力する出力端子t24に接続されている。また、スイッチSWC0のゲートには、入力端子t27を介して傾き信号SL3が印加されると共に、スイッチSWC1のゲートには、インバータINCにより反転された反転傾き信号SL31が印加されている。
このように構成される抵抗切替部7は、傾き信号SL1、SL2、SL3により、抵抗R1〜R7の中から所望の抵抗を選択することができる。例えば、傾き信号SL1=「1」、傾き信号SL2=「0」、傾き信号SL3=「1」であるとき、傾き信号SL1=「1」により、スイッチSWA0、SWA2、SWA4、SWA6がオン(導通)、傾き信号SL2=「0」により、スイッチSWB1、SWB3がオン(導通)、傾き信号SL3=「1」により、スイッチSWC0がオン(導通)になる。この場合、点P2が選択される。
また、抵抗切替部7の抵抗R1〜R7は、第1の基準電圧Vref1と、点P0での電圧(以下、「電圧VP0」という)との差電圧[Vref1−VP0]を7等分する。ここで、第1の基準電圧Vref1は固定電圧であるのに対して、電圧VP0は、重ね合わせの定理により、可変である外部制御電圧VC及び可変であるオフセット電流Ioffにより決定されることから可変電圧となる。
また、抵抗R1〜R7の抵抗値Rとし、抵抗R1〜R7の合成抵抗値を7R、入力抵抗RINの抵抗値をRinとすると、第1の基準電圧Vref1から外部制御電圧VCに引き込む、もしくは掃き出される電流の電流値は((Vref1−VC)/(7R+Rin))となる。
抵抗R1〜R7のうち、n個の抵抗が傾き信号SL1〜SL3により選択されていると想定すると、点P7−n(以下、電圧VP(7n)という)における電圧(第1の電圧)は、下記式1で与えられる。
(Vref1+n×R×(VC−Vref1)/(6R+Rin))・・(式1)
また、第1の基準電圧Vref1を基準としたときの電圧VP(7−n)におけるオフセット電圧Voff(第2の電圧)は、n個の抵抗の合計抵抗値(n×R)と電流供給回路6からの定電流であるオフセット電流Ioffの電流値との乗算によって、下記式2で与えられる。
(−n×R×Ioff)・・(式2)
また、抵抗切替部7の抵抗R1〜R7は、第1の基準電圧Vref1と、点P0での電圧(以下、「電圧VP0」という)との差電圧[Vref1−VP0]を7等分する。ここで、第1の基準電圧Vref1は固定電圧であるのに対して、電圧VP0は、重ね合わせの定理により、可変である外部制御電圧VC及び可変であるオフセット電流Ioffにより決定されることから可変電圧となる。
また、抵抗R1〜R7の抵抗値Rとし、抵抗R1〜R7の合成抵抗値を7R、入力抵抗RINの抵抗値をRinとすると、第1の基準電圧Vref1から外部制御電圧VCに引き込む、もしくは掃き出される電流の電流値は((Vref1−VC)/(7R+Rin))となる。
抵抗R1〜R7のうち、n個の抵抗が傾き信号SL1〜SL3により選択されていると想定すると、点P7−n(以下、電圧VP(7n)という)における電圧(第1の電圧)は、下記式1で与えられる。
(Vref1+n×R×(VC−Vref1)/(6R+Rin))・・(式1)
また、第1の基準電圧Vref1を基準としたときの電圧VP(7−n)におけるオフセット電圧Voff(第2の電圧)は、n個の抵抗の合計抵抗値(n×R)と電流供給回路6からの定電流であるオフセット電流Ioffの電流値との乗算によって、下記式2で与えられる。
(−n×R×Ioff)・・(式2)
なお、式2では電流供給回路6によって第1の基準電圧Vref1から電流を引き込むことからマイナス記号が付されている。
この結果、電圧VP(7−n)は、第1の電圧と第2の電圧をそれぞれ加算した電圧となる。
さらに、上記したように傾き信号SL1=「1」、傾き信号SL2=「0」、傾き信号SL3=「1」であり、抵抗R1〜R7のうち、抵抗R3〜R7が選択されているとすると、抵抗切替部7は第3の電圧として、
(Vref1+5×R×(VC−Vref1)/(7R+Rin))+(Vref1+(−5×R×Ioff))を制御電圧VAFCとして出力端子t24から出力する。
この結果、電圧VP(7−n)は、第1の電圧と第2の電圧をそれぞれ加算した電圧となる。
さらに、上記したように傾き信号SL1=「1」、傾き信号SL2=「0」、傾き信号SL3=「1」であり、抵抗R1〜R7のうち、抵抗R3〜R7が選択されているとすると、抵抗切替部7は第3の電圧として、
(Vref1+5×R×(VC−Vref1)/(7R+Rin))+(Vref1+(−5×R×Ioff))を制御電圧VAFCとして出力端子t24から出力する。
以上の説明からわかるように、電圧生成回路3は、入力される外部制御電圧VCと出力する制御電圧VAFCとの関係を、傾き信号SL1、SL2、SL3と、オフセット信号D0、D1とにより変えることができる。即ち、傾き信号SL1、SL2、SL3により、抵抗R1〜R7のうち所望する抵抗を選択し、その結果、図3に示すように外部制御電圧VCと制御電圧VAFCとの関係における「傾き」を変えることができる。
また、オフセット信号D0、D1により、オフセット電流Ioffの大きさを変えることで、図4に示すように外部制御電圧VCと制御電圧VAFCとの関係におけるオフセット電圧Voffの大きさを変えることができる。つまり、電圧生成回路3は、傾き信号SL1、SL2、SL3、及びオフセット信号D0、D1を変えることで、外部制御電圧VCと制御電圧VAFCとの関係を図5に示すように変えることができる。
このように構成すれば、電圧生成回路3にオペアンプ等の能動素子を用いることなく、外部制御電圧VCと制御電圧VAFCとの関係における「傾き」及び「オフセット電圧」を変えることができるので、従来のような発振回路2の位相雑音特性の悪化を回避することができる。また比較的消費電力が大きいオペアンプが不要になるため低消費電力化を図ることが可能になる。さらにオペアンプ用のトランジスタ素子や位相補償用のキャパシタも不要になるので、ICチップの小型化を図ることが可能になる。
また、オフセット信号D0、D1により、オフセット電流Ioffの大きさを変えることで、図4に示すように外部制御電圧VCと制御電圧VAFCとの関係におけるオフセット電圧Voffの大きさを変えることができる。つまり、電圧生成回路3は、傾き信号SL1、SL2、SL3、及びオフセット信号D0、D1を変えることで、外部制御電圧VCと制御電圧VAFCとの関係を図5に示すように変えることができる。
このように構成すれば、電圧生成回路3にオペアンプ等の能動素子を用いることなく、外部制御電圧VCと制御電圧VAFCとの関係における「傾き」及び「オフセット電圧」を変えることができるので、従来のような発振回路2の位相雑音特性の悪化を回避することができる。また比較的消費電力が大きいオペアンプが不要になるため低消費電力化を図ることが可能になる。さらにオペアンプ用のトランジスタ素子や位相補償用のキャパシタも不要になるので、ICチップの小型化を図ることが可能になる。
図6は、本実施形態のVCXO1の抵抗切替部7に第1の基準電圧Vref1を入力したときのMOS型バラクタのC−V特性を示した図であり、縦軸に容量値(C)、横軸にゲート−バックゲート端子間電圧(以下、端子間電圧と称する)VGBの印加電圧値(V)が示されている。
端子間電圧VGBを直線的に変化させると、MOS型バラクタの容量値(CM)は図6に示すように変化する。すなわち、MOS型バラクタは、端子間電圧VGBが略0Vのときを境にマイナス電位になると、容量値(CM)が所定の電位から略一定の容量となり、電圧変化に対して容量変化がほとんど無くなる。一方、端子間電圧VGBが所定のプラス電位になると、電位の上昇と共に容量値(CM)が増加し、その後、端子間電圧VGBが所定の電位に達すると再び略一定の容量となり電圧変化に対して容量変化がほとんど無くなるC−V特性を有する。
ここで、容量値(CM)が直線的に変化(増加)するときのMOS型バラクタD1、D2の端子間電圧VGB(VGB1−VGB2)領域(直線領域E)内でMOS型バラクタD1、D2の端子間電圧VGBを制御すると、容量値(CM)が直線的に大きく変化するため、周波数変化を直線的に大きくすることができる。
そこで、本実施形態のVCXO1では、外部制御電圧VCのセンター電圧VcenにおけるMOS型バラクタの端子間電圧VGB0がバラクタD1、D2のC−V特性の直線領域Eの中心付近となるよう抵抗切替部7に入力する第1の基準電圧Vref1をVCXO1の基準電圧Vrefよりも、例えば、0.6V程度低くした。なお、外部制御電圧VCのセンター電圧Vcenとは、制御電圧VAFCの傾きを変えて外部制御電圧VCを変化させた場合に、必ず制御電圧VAFC=第1の基準電圧Vref1(例えば、1.2V)となるときの外部制御電圧である。オフセット電流Ioff=I0(0A)のときにはVcen=Vref1となり、オフセット電流Ioff=I3のときは、Vcen>Vref1となる。
端子間電圧VGBを直線的に変化させると、MOS型バラクタの容量値(CM)は図6に示すように変化する。すなわち、MOS型バラクタは、端子間電圧VGBが略0Vのときを境にマイナス電位になると、容量値(CM)が所定の電位から略一定の容量となり、電圧変化に対して容量変化がほとんど無くなる。一方、端子間電圧VGBが所定のプラス電位になると、電位の上昇と共に容量値(CM)が増加し、その後、端子間電圧VGBが所定の電位に達すると再び略一定の容量となり電圧変化に対して容量変化がほとんど無くなるC−V特性を有する。
ここで、容量値(CM)が直線的に変化(増加)するときのMOS型バラクタD1、D2の端子間電圧VGB(VGB1−VGB2)領域(直線領域E)内でMOS型バラクタD1、D2の端子間電圧VGBを制御すると、容量値(CM)が直線的に大きく変化するため、周波数変化を直線的に大きくすることができる。
そこで、本実施形態のVCXO1では、外部制御電圧VCのセンター電圧VcenにおけるMOS型バラクタの端子間電圧VGB0がバラクタD1、D2のC−V特性の直線領域Eの中心付近となるよう抵抗切替部7に入力する第1の基準電圧Vref1をVCXO1の基準電圧Vrefよりも、例えば、0.6V程度低くした。なお、外部制御電圧VCのセンター電圧Vcenとは、制御電圧VAFCの傾きを変えて外部制御電圧VCを変化させた場合に、必ず制御電圧VAFC=第1の基準電圧Vref1(例えば、1.2V)となるときの外部制御電圧である。オフセット電流Ioff=I0(0A)のときにはVcen=Vref1となり、オフセット電流Ioff=I3のときは、Vcen>Vref1となる。
図7は、本実施形態のVCXO1の抵抗切替部7に第1の基準電圧Vref1を入力したときの外部制御電圧VCと制御電圧VAFCとの関係を示した図である。
ここで、VCXO1の電源電圧VDD=2.5V、基準電圧Vref=1.8V、第1の基準電圧Vref1=1.2V、外部制御電圧VC=0〜2.5V、オフセット電流Ioff=I0(0A)、I3とした場合、抵抗切替部7からは、図7に示すよう制御電圧VAFCが出力され、制御電圧VAFCの電圧レベルは外部制御電圧VC=0〜2.5Vの範囲内において基準電圧Vref(1.8V)より低くなる。つまり、外部制御電圧VCを可変可能範囲(例えば、0V〜2.5V)において可変した場合でも、バラクタD1、D2の端子間電圧VGBが負の電圧になることがない。
従って、バラクタD1、D2の容量変化が直線となる直線領域Eの中心(例えば、0.6V)を基準にしてバラクタD1、D2の直線領域E内に収まり、MOSバラクタD1、D2の容量値が直線的に変化する領域を有効活用することが可能になる。
また、制御電圧VAFCは基準電圧Vrefより低い電圧になるので、例えば、基準電圧Vrefを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧VCの仕様とのマッチングが悪化するといったこともない。
ここで、VCXO1の電源電圧VDD=2.5V、基準電圧Vref=1.8V、第1の基準電圧Vref1=1.2V、外部制御電圧VC=0〜2.5V、オフセット電流Ioff=I0(0A)、I3とした場合、抵抗切替部7からは、図7に示すよう制御電圧VAFCが出力され、制御電圧VAFCの電圧レベルは外部制御電圧VC=0〜2.5Vの範囲内において基準電圧Vref(1.8V)より低くなる。つまり、外部制御電圧VCを可変可能範囲(例えば、0V〜2.5V)において可変した場合でも、バラクタD1、D2の端子間電圧VGBが負の電圧になることがない。
従って、バラクタD1、D2の容量変化が直線となる直線領域Eの中心(例えば、0.6V)を基準にしてバラクタD1、D2の直線領域E内に収まり、MOSバラクタD1、D2の容量値が直線的に変化する領域を有効活用することが可能になる。
また、制御電圧VAFCは基準電圧Vrefより低い電圧になるので、例えば、基準電圧Vrefを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧VCの仕様とのマッチングが悪化するといったこともない。
一方、本発明との比較例として、本実施形態のVCXO1の抵抗切替部7に基準電圧Vrefを入力したときの外部制御電圧VCと制御電圧CAFCとの関係を図9に示す。オフセット電流Ioff=I0(0A)の場合について言えば、外部制御電圧VCのセンター電圧Vcenと基準電圧Vrefはともに1.8Vと等しくなるため、図8に示すように、VCXO1の抵抗切替部7に基準電圧Vrefを入力した場合は、外部制御電圧VCのセンター電圧VcenにおけるMOS型バラクタの端子間電圧VGB0は略0V付近になる。
従って、外部制御電圧VCを可変可能範囲において可変した場合は、バラクタD1、D2の端子間電圧VGBが負の電圧になり、MOSバラクタD1、D2の容量値が直線的に変化する直線領域Eが有効活用できないことがわかる。
従って、外部制御電圧VCを可変可能範囲において可変した場合は、バラクタD1、D2の端子間電圧VGBが負の電圧になり、MOSバラクタD1、D2の容量値が直線的に変化する直線領域Eが有効活用できないことがわかる。
また本実施形態のVCXO1においては、抵抗切替部7に入力する第1の基準電圧Vref1を調整可能にするため、分圧抵抗回路9を可変可能な分圧抵抗VR1、VR2を直列に接続して構成するようにした。なお、分圧抵抗VR1、VR2は少なくとも何れか一方が可変可能な抵抗で有ればよい。
これは、例えば、VCXO1の主要な回路をICにより製造する際に、製造工程のばらつき等でMOSバラクタD1、D2の酸化膜の厚みが変動し、MOSバラクタD1、D2のしきい値電圧が変動した場合、例えば、図10に示すようにMOSバラクタD1、D2のC−V特性が電圧軸(横軸)方向にシフトするが、本実施形態のように分圧抵抗回路9を構成しておけば、分圧抵抗回路9の抵抗VR1または抵抗VR2の何れか一方又は両方を可変して、抵抗切替部7に入力する第1の基準電圧Vref1を変化させることができるので、図11に示すように、膜厚の変動による電圧シフト分を打ち消すようにVref1を調整することが可能になり、ICの製造工程におけるばらつきに起因するVCXOの周波数制御特性の直線性を容易に調整することができる。例えば、ICの酸化膜圧が厚めに仕上がって、しきい値電圧が高くなり、MOSバラクタのC−V特性が電圧軸方向に−0.1Vシフトした場合は、そのシフト分を消すようにVref1を+0.1V高めに設定すればよい。
これは、例えば、VCXO1の主要な回路をICにより製造する際に、製造工程のばらつき等でMOSバラクタD1、D2の酸化膜の厚みが変動し、MOSバラクタD1、D2のしきい値電圧が変動した場合、例えば、図10に示すようにMOSバラクタD1、D2のC−V特性が電圧軸(横軸)方向にシフトするが、本実施形態のように分圧抵抗回路9を構成しておけば、分圧抵抗回路9の抵抗VR1または抵抗VR2の何れか一方又は両方を可変して、抵抗切替部7に入力する第1の基準電圧Vref1を変化させることができるので、図11に示すように、膜厚の変動による電圧シフト分を打ち消すようにVref1を調整することが可能になり、ICの製造工程におけるばらつきに起因するVCXOの周波数制御特性の直線性を容易に調整することができる。例えば、ICの酸化膜圧が厚めに仕上がって、しきい値電圧が高くなり、MOSバラクタのC−V特性が電圧軸方向に−0.1Vシフトした場合は、そのシフト分を消すようにVref1を+0.1V高めに設定すればよい。
以下、本実施形態のVCXO1を具体的に説明する。
ここでは、分圧抵抗をVR1、VR2、基準電圧をVref、第1の基準電圧をVref1、外部制御電圧をVC、制御電圧をVAFC、複数の抵抗の抵抗値をR、入力抵抗の抵抗値をRin、複数の抵抗の数をm、複数のスイッチにより選択した複数の抵抗の選択数をn、定電流の設定値をIoff、ゲート−バックゲート間電圧(端子間電圧)をVGBとする。
この場合、第1の基準電圧Vref1は、下記の式3により求めることができる。
一方、制御電圧VAFCは、下記の式4により求めることができる。
ここで、VGB=Vref−VAFCであるから、VAFC=Vref−VGBを上記式4に代入して変形すると、
と表すことができる。
ここでは、分圧抵抗をVR1、VR2、基準電圧をVref、第1の基準電圧をVref1、外部制御電圧をVC、制御電圧をVAFC、複数の抵抗の抵抗値をR、入力抵抗の抵抗値をRin、複数の抵抗の数をm、複数のスイッチにより選択した複数の抵抗の選択数をn、定電流の設定値をIoff、ゲート−バックゲート間電圧(端子間電圧)をVGBとする。
この場合、第1の基準電圧Vref1は、下記の式3により求めることができる。
一方、制御電圧VAFCは、下記の式4により求めることができる。
ここで、VGB=Vref−VAFCであるから、VAFC=Vref−VGBを上記式4に代入して変形すると、
と表すことができる。
なお、バラクタD1、D2の容量変化の直線領域Eの中心における端子間電圧VGBをVGB0とすると、Vref1=Vref−VGB0となるのが好ましい。すなわち、上記式6におけるVref−Vref1は、バラクタD1、D2の容量変化の直線領域Eの中心のバイアス点VGB0を表している。
一例として、Vdd=2.5V、Vref=1.8V、VR1=60kΩ、VR2=120kΩ、第1の基準電圧Vref1=1.2V、VC=0〜2.5V、抵抗切り替えビット数を3ビットとして抵抗Rの総数m=6、抵抗R1〜R7の抵抗値R=30kΩ、Ioff=0Aとした場合を考える。
この場合、VCXO1の外部制御電圧VCに対する各部の特性は図12に示すようになる。すなわち、外部制御電圧VCに対する外部入力電流I_VCは図12(a)、外部制御電圧VCに対する制御電圧VAFCは図12(b)、外部制御電圧VCに対する端子間電圧VGBは図12(c)に示すようになる。
この場合、VCXO1の外部制御電圧VCに対する各部の特性は図12に示すようになる。すなわち、外部制御電圧VCに対する外部入力電流I_VCは図12(a)、外部制御電圧VCに対する制御電圧VAFCは図12(b)、外部制御電圧VCに対する端子間電圧VGBは図12(c)に示すようになる。
また、mR=180kΩであり、選択抵抗の数nが最大になったときはn=6でnR=180kΩとなる。
上記式6を用いて外部入力制御電圧VC=0Vの時のバラクタD1、D2の端子間電圧VGBは、下記式9のように計算できる。
また、上記式6を用いて外部入力制御電圧VC=2.5Vの時のバラクタD1、D2の端子間電圧VGBは、下記式10のように計算できる。
上記式6を用いて外部入力制御電圧VC=0Vの時のバラクタD1、D2の端子間電圧VGBは、下記式9のように計算できる。
また、上記式6を用いて外部入力制御電圧VC=2.5Vの時のバラクタD1、D2の端子間電圧VGBは、下記式10のように計算できる。
このように本実施形態のVCXO1は、水晶振動子Xと、この水晶振動子Xを励振させるための発振用増幅器4と、ゲートが発振用増幅器4の入力側または出力側の少なくともいずれかに接続され且つバックゲートがコンデンサCB3を介して接地されたバラクタD1、D2を有する可変容量回路とを有する発振回路2を備える。また基準電圧Vrefが入力される入力端子t2と、外部制御電圧VCが印加される入力端子t3と、入力端子t2と入力端子t3との間に直列接続された複数の抵抗R1〜R7及び入力抵抗RINと、複数の抵抗R1〜R7の直列回路の一つの接続点を選択し制御電圧VAFCを出力させるために複数のスイッチから構成されたスイッチ回路網と、を有する抵抗切替部7と、入力端子t3に入力される基準電圧Vrefを分圧して抵抗切替部7に第1の基準電圧Vref1を入力する分圧抵抗回路8と、複数の抵抗R1〜R7に電流を供給する電流供給部6と、を有する電圧生成回路3を備える。そして、バラクタD1、D2のゲートに基準電圧Vrefを印加すると共に、バラクタD1、D2のバックゲートに抵抗切替部7の出力電圧を印加するように構成されている。
そのうえで、バラクタD1、D2は、端子間電圧VBGが略0Vのときを境にして端子間電圧VBGの変化に対して容量値が略一定値である領域と、容量値が変化する領域とを有するC−V特性を有すると共に、第1の基準電圧をVref1が上記式8を満たすようにした。
そのうえで、バラクタD1、D2は、端子間電圧VBGが略0Vのときを境にして端子間電圧VBGの変化に対して容量値が略一定値である領域と、容量値が変化する領域とを有するC−V特性を有すると共に、第1の基準電圧をVref1が上記式8を満たすようにした。
このように構成すれば、外部制御電圧VCを可変した場合でもバラクタD1、D2の端子間電圧VBGが負の電圧になることがないので、バラクタD1、D2の容量変化が直線となる領域の中心を基準にして直線的に変化する範囲内に収まるので、バラクタD1、D2の容量値が直線的に変化する領域を有効活用することが可能になる。
また、制御電圧VAFCと基準電圧Vrefとが等しくなることがないので、基準電圧Vrefを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧VCの仕様とのマッチングが悪化することもない。
また、制御電圧VAFCと基準電圧Vrefとが等しくなることがないので、基準電圧Vrefを通常より高めに設定する必要が無い。従って、従来のように、電源電圧と外部制御電圧VCのセンター電圧とのバランスが悪くなり、発振器が搭載されるセット側の外部制御電圧VCの仕様とのマッチングが悪化することもない。
また、VCXO1においては、抵抗切替部7に入力する第1の基準電圧Vref1を任意に調整可能であるため、分圧抵抗回路8を可変可能な分圧抵抗VR1、VR2により構成したことで、バラクタD1、D2の製造工程における特性のばらつきを容易に調整することができる。さらに、VCXO1においては、基準電圧Vrefから第1の基準電圧Vref1を生成する分圧抵抗回路9を備えたことで、基準電圧を供給する電源が一つで済むという利点がある。
なお、本実施形態では、基準電圧Vrefを分圧抵抗VR1、VR2により分圧して第1の基準電圧Vref1を生成するようにしているが、これはあくまでも一例であり、第1の基準電圧Vref1は外部から入力するように構成してもよい。
また、これまで説明した本実施形態では発振回路2としてCMOS発振回路を例に挙げて説明したが、これはあくまでも一例であり、発振回路2は以下のように構成することも可能である。
図13は、本実施形態の圧電発振器に適用可能な発振回路の他の回路構成を示した図であり、(a)はコルピッツ型の発振回路、(b)はピアース型の発振回路の回路構成を示した図である。なお、図1と同一部品には同一符号を付して説明は省略する。
図13(a)に示すコルピッツ型の発振回路は、発振用増幅器であるトランジスタQ11のベースに水晶振動子Xの一端子が接続されていると共に、抵抗R11、R12から成るベースバイアス回路が接続され、更にベースと接地との間に負荷容量の一部を担うコンデンサC11、C12との直列回路が接続されている。そして、この直列回路の接続中点がトランジスタQ11のエミッタと抵抗R13との接続点に接続される。またトランジスタQ11のコレクタがコレクタ抵抗R14を介して電源Vccに接続する。
水晶振動子Xの他端子には、基準電圧Vrefを印加する。可変容量回路はバラクタD1により構成されており、バラクタD1のゲートG1は水晶振動子Xを介してトランジスタQ11の入力側(ベース)に接続される。バラクタD1のバックゲートB1はキャパシタCB3を介して接地電位GNDに接続する。またバラクタD1のバックゲートB1には、第1の制御電圧VAFCを入力する。
図13は、本実施形態の圧電発振器に適用可能な発振回路の他の回路構成を示した図であり、(a)はコルピッツ型の発振回路、(b)はピアース型の発振回路の回路構成を示した図である。なお、図1と同一部品には同一符号を付して説明は省略する。
図13(a)に示すコルピッツ型の発振回路は、発振用増幅器であるトランジスタQ11のベースに水晶振動子Xの一端子が接続されていると共に、抵抗R11、R12から成るベースバイアス回路が接続され、更にベースと接地との間に負荷容量の一部を担うコンデンサC11、C12との直列回路が接続されている。そして、この直列回路の接続中点がトランジスタQ11のエミッタと抵抗R13との接続点に接続される。またトランジスタQ11のコレクタがコレクタ抵抗R14を介して電源Vccに接続する。
水晶振動子Xの他端子には、基準電圧Vrefを印加する。可変容量回路はバラクタD1により構成されており、バラクタD1のゲートG1は水晶振動子Xを介してトランジスタQ11の入力側(ベース)に接続される。バラクタD1のバックゲートB1はキャパシタCB3を介して接地電位GNDに接続する。またバラクタD1のバックゲートB1には、第1の制御電圧VAFCを入力する。
図13(b)に示すピアース型の発振回路は、発振用増幅器であるトランジスタQ11のベースに水晶振動子Xの一端子が接続されていると共に、抵抗R11、R12から成るベースバイアス回路が接続され、更にベースと接地との間に負荷容量の一部を担うコンデンサC14が接続されている。またトランジスタQ11のコレクタがコレクタ抵抗R14を介して電源Vccに接続する。さらに、水晶振動子Xの他端子とトランジスタQ11のコレクタとの間にコンデンサC14を接続する。そして、バラクタD1のゲートG1は水晶振動子Xを介してトランジスタQ11の入力側(ベース)に接続されると共にコンデンサC14を介してトランジスタQ11の出力側(コレクタ)に接続される。なお、水晶振動子Xの他端子側の他の構成は、上記図13(a)と同様であるのでここでは説明を省略する。
尚、図13に示す実施形態において、可変容量回路としてバラクタD1と並列に第2のバラクタを接続した構成を適用しても良い。
尚、図13に示す実施形態において、可変容量回路としてバラクタD1と並列に第2のバラクタを接続した構成を適用しても良い。
1 VCXO、2 発振回路、3 電圧生成回路、4 発振用増幅器、5 出力バッファ、6 電流供給部、7 抵抗切替部、8 電流源、9 分圧抵抗回路、VR1、VR2 分圧抵抗、R1〜R7 抵抗、RIN 入力抵抗、SWA0〜SWA7、SWB0〜SWB3、SWC0、SWC1 スイッチ、IN1、IN2、INA、INB、INC、IND インバータ
Claims (5)
- 発振回路と、電圧生成回路とを備え、
前記発振回路が、圧電振動子と、該圧電振動子を励振させるための発振用増幅器と、MOS型の第1の可変容量素子を有する可変容量回路と、前記可変容量素子の一方の端子に基準電圧を印加した構成と、前記第1可変容量素子のゲートが前記発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが第1の容量素子を介して接地された構成、を備え、
前記電圧生成回路が、前記基準電圧より低電圧である第1の基準電圧が入力される第1の端子と、前記外部制御電圧が印加される第2の端子と、前記第1の端子と前記第2の端子との間に直列接続された複数の抵抗及び入力抵抗と、前記複数の抵抗の直列回路の一つの接続点を選択し制御電圧を出力させるために複数のスイッチから構成されたスイッチ回路網とを有する抵抗切替部を備え、
前記第1の可変容量素子は、前記ゲート−バックゲート間電圧が略0Vのときを境にして前記ゲート−バックゲート間電圧の変化に対して容量値が略一定値である領域と、容量値が変化する領域とを有するC−V特性を有すると共に、
基準電圧をVref、第1の基準電圧をVref1、前記外部制御電圧をVC、前記複数の抵抗の抵抗値をR、前記入力抵抗の抵抗値をRin、前記複数の抵抗の数をm、前記複数のスイッチにより選択した前記複数の抵抗の選択数をn、前記定電流の設定値をIoffとしたとき、
前記第1の基準電圧が、
を満たすことを特徴とする圧電発振器。 - 前記可変容量回路は、ゲートが前記発振用増幅器の入力側または出力側の少なくともいずれかに接続され且つバックゲートが前記第1の容量素子を介して接地された第2の可変容量素子を備え、該第2の可変容量素子のゲートに前記基準電圧を印加すると共に、前記第2の可変容量素子のバックゲートに前記制御電圧を印加することを特徴とする請求項1に記載の圧電発振器。
- 前記基準電圧から前記第1の基準電圧を生成する分圧抵抗回路を備えたことを特徴とする請求項1又は2に記載の圧電発振器。
- 前記分圧抵抗回路は抵抗値が可変可能に構成されることを特徴とする請求項3に記載の圧電発振器。
- 前記発振回路が該発振器回路の外部から入力される電圧制御により周波数制御される電圧制御圧電発振器であり、前記制御電圧が前記外部制御電圧に基づく電圧であることを特徴とする請求項1乃至4のいずれか1項に記載の圧電発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007313136A JP2009141459A (ja) | 2007-12-04 | 2007-12-04 | 圧電発振器 |
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CN111726083A (zh) * | 2019-03-20 | 2020-09-29 | 精工爱普生株式会社 | 电路装置、振荡器、电子设备以及移动体 |
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-
2007
- 2007-12-04 JP JP2007313136A patent/JP2009141459A/ja not_active Withdrawn
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CN111726083B (zh) * | 2019-03-20 | 2023-06-02 | 精工爱普生株式会社 | 电路装置、振荡器、电子设备以及移动体 |
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