JP5237685B2

JP5237685B2 - センサ装置

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Publication number: JP5237685B2
Application number: JP2008123760A
Authority: JP
Inventors: 稔熊原
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2008-05-09
Filing date: 2008-05-09
Publication date: 2013-07-17
Anticipated expiration: 2028-05-09
Also published as: JP2009273037A

Description

本発明は、物理量あるいは化学量を検出して電圧信号を出力するセンサ装置に関するものである。

従来から、物理量あるいは化学量を電気量に変換するセンサ部と、センサ部の出力を検出する検出回路とを備えたセンサ装置が知られている。

この種のセンサ装置に用いられるセンサ部としては、前記電気量の変化に応じた電流値の変化を出力する所謂電流検出型のものと、前記電気量の変化に応じた電圧値の変化を出力する所謂電圧検出型のものとがある。

電流検出型のセンサ部と共に用いられる検出回路は、センサ部から出力される電荷を蓄積するコンデンサを具備し、所定の信号読出期間に充電される前記コンデンサの両端電圧を出力電圧として出力するものが一般的である。

一方、電圧検出型のセンサ部と共に用いられる検出回路においても、電流検出型の場合と同様の構成の検出回路を用いることが考えられる。ただし、実際には電圧検出型のセンサ部は内部抵抗を有しているため、コンデンサと内部抵抗とで決まる時定数が影響し、信号読出期間においてセンサ出力の変化をコンデンサの両端電圧が追従できない場合がある。この場合、信号読出期間の終了時点でのコンデンサの両端電圧の大きさはセンサ部の内部抵抗の抵抗値に依存するため、内部抵抗の抵抗値のばらつきに起因して、センサ出力とセンサ装置から取り出される出力電圧との間に誤差を生じ、センサ出力の検出精度が低下する可能性がある。

これに対し、本出願人は、電圧検出型のセンサ部と共に用いられる検出回路の入力段に、入力電圧の大きさに相当する電流を出力する電圧電流変換器を用いることで、上記問題を解決することを提案している。すなわち、センサ部の出力する電圧を電圧電流変換器の入力とし、電圧電流変換器から出力される電流によってコンデンサを充電する構成とすることにより、コンデンサの両端間に、センサ部の出力に応じた出力電圧を生じさせることができる。この構成では、電圧電流変換器は、電圧を入力とするものであって高い入力インピーダンスを有しているから、センサ部の出力でコンデンサを直接充電する場合のようにセンサ装置から取り出される出力電圧の大きさがセンサ部の内部抵抗の抵抗値に依存することはなく、センサ出力を精度よく検出することが可能である。

さらに、コンデンサの両端に発生するアナログの電圧信号を、量子化器によって量子化し、デジタル値として取り出すことも考えられる（たとえば特許文献１，２参照）。
特許３０４８２６３号公報特開平６−３１８８７３号公報

ところで、入力段に電圧電流変換器を用いた検出回路では、コンデンサが充電される信号読出期間を長くすることでＳＮ比の向上を図ることが可能であるが、コンデンサは電圧電流変換器の電源電圧によって充電されるものであるから、前記信号読出期間を長くすると、コンデンサの両端電圧が前記電源電圧で飽和して、実際のセンサ出力とコンデンサの両端電圧との間にずれが生じる可能性がある。すなわち、コンデンサの両端電圧のダイナミックレンジは電圧電流変換器の電源電圧によって制限されることとなり、この制限があるために、センサ装置から取り出される出力のダイナミックレンジを向上させることができないという問題がある。

本発明は上記事由に鑑みて為されたものであって、ダイナミックレンジを向上させることができるセンサ装置を提供することを目的とする。

請求項１の発明は、物理量あるいは化学量を電圧値に変換する電圧検出型のセンサ部の出力を、所定の信号読出期間に読み出して増幅する検出回路を備え、検出回路が、流入電荷量と流出電荷量との差分に応じた電圧を出力する積分器と、センサ部の出力に相当する電流を積分器に出力する第１の電圧電流変換器と、積分器の出力電圧を量子化するとともに積分器の出力電圧が既定値を超えるとキャリーフラグを立てる量子化器と、量子化器のキャリーフラグを受けて電流を流すことで積分器から電荷を引き抜く第２の電圧電流変換器と、量子化器の出力に信号読出期間内に第２の電圧電流変換器により引き抜かれた電荷量に相当する量子化器の出力を加算して出力信号とする信号処理部とを有し、前記積分器は両端電圧が出力電圧として取り出されるコンデンサを有し、前記第１の電圧電流変換器は、所定のバイアス電流を供給するバイアス電流源と、バイアス電流源に接続され前記コンデンサに充電電流を流すカレントミラーとを有し、前記第２の電圧電流変換器は、所定のバイアス電流を供給するバイアス電流源と、バイアス電流源に接続され前記コンデンサの放電電流を流すカレントミラーとを有し、前記第１の電圧電流変換器の前記カレントミラーと前記第２の電圧電流変換器の前記カレントミラーとは共用されていることを特徴とする。

この構成によれば、積分器の出力電圧が既定値を超えると量子化器においてキャリーフラグが発生し、当該キャリーフラグを受けた第２の電圧電流変換器が積分器から電荷を引き抜くことで積分器の出力電圧が引き下げられるので、積分器の出力が飽和することを回避できる。また、信号処理部は、量子化器の出力に信号読出期間内に第２の電圧電流変換器により引き抜かれた電荷量に相当する量子化器の出力を加算して出力信号とするので、第２の電圧電流変換器によって積分器の出力電圧が引き下げられても、信号処理部からは前記引き下げ分を加味した出力信号を取り出すことができる。したがって、センサ装置から取り出される出力信号のダイナミックレンジを向上させることができる。

また、この構成によれば、カレントミラーを用いた比較的簡単な回路構成で、ダイナミックレンジの向上を図ることができる。

さらに、この構成によれば、カレントミラーを共用したことにより部品点数の削減を図ることができ、小型化につながるという利点がある。

請求項２の発明は、請求項１の発明において、前記第１の電圧電流変換器の前記バイアス電流源と前記第２の電圧電流変換器の前記バイアス電流源とが共用されていることを特徴とする。

この構成によれば、バイアス電流源を共用したことにより部品点数の削減を図ることができ、小型化につながるという利点がある。また、第１の電圧電流変換器と第２の電圧電流変換器との間で、バイアス電流のばらつきが生じることを回避できるという利点もある。

本発明は、センサ装置から取り出される出力信号のダイナミックレンジを向上させることができるという利点がある。

（実施形態１）
本実施形態のセンサ装置１は、図１に示すように物理量あるいは化学量を電気量に変換するセンサ部２と、センサ部２の出力を所定の信号読出期間Ｔｓに読出して増幅し出力する検出回路３とを具備している。本実施形態ではセンサ部２の一例として、赤外線を吸収することによる温度上昇に応じて電気量を変化させる赤外線センサであって、焦電素子やサーモパイルのように、前記電気量の変化に応じた電圧値の変化を出力する所謂電圧検出型のものを用いる。

ここで、センサ部２の出力にはセット信号φＳ（図３参照）にて駆動されるスイッチング素子（図示せず）が挿入されており、当該スイッチング素子がオンのときのみセンサ部２の出力（以下、センサ出力という）を取り出すことができる。つまり、セット信号φＳのパルス幅が信号読出期間Ｔｓの長さに相当する。

検出回路３は、図１に示すようにセンサ部２のセンサ出力の大きさに応じた電流Ｉｏを出力する第１の電圧電流変換器４と、電圧電流変換器４の出力を積分する積分器５と、積分器５の出力を量子化しデジタル値として出力するＡＤ変換器（量子化器）６と、ＡＤ変換器６の出力を処理しセンサ装置１としての出力信号を生成する信号処理部７とを有する。さらに検出回路３は、ＡＤ変換器６の出力と積分器５の入力端との間に、デジタル信号をアナログ信号に変換するＤＡ変換器８と、ＤＡ変換器８の出力の大きさに応じた電流Ｉｆｂを出力する第２の電圧電流変換器９とを有し、ＡＤ変換器６の出力がフィードバックされる構成を採用している。電圧電流変換器４としては、一般的にｇｍ素子あるいはＯＴＡ（ＯｐｅｒａｔｉｏｎａｌＴｒａｎｓｃｏｎｄｕｃｔａｎｃｅＡｍｐｌｉｆｉｅｒ）と呼ばれるものを用いる。

積分器５は、図２に示すように、電圧電流変換器４の出力端と基準電位点（たとえば回路グランド）との間に接続されたコンデンサＣ１を具備している。ここで、コンデンサＣ１の両端電圧Ｖｃが積分器５の出力として取り出される。なお、コンデンサＣ１と並列に図示しないスイッチング素子が設けられ、信号読出期間Ｔｓが経過するごとに当該スイッチング素子がオンすることでコンデンサＣ１の両端電圧Ｖｃを初期値Ｖｃｏｍにリセットするように構成される。

第１の電圧電流変換器４は、図２に示すように、センサ部２の出力に接続される第１の入力端Ｔ４１と、基準電圧が印加される第２の入力端Ｔ４２とを具備し、第１および第２の両入力端Ｔ４１，Ｔ４２間に生じた電圧差に相当する大きさの電流を出力端Ｔ４３から出力する。

具体的には、第１入力端Ｔ４１と第２入力端Ｔ４２には、ＰチャネルＭＯＳＦＥＴからなるトランジスタＱ４１，Ｑ４２の各ゲートがそれぞれ接続される。両トランジスタＱ４１，Ｑ４２には直流電圧Ｖ_ＤＤが印加されており、両トランジスタＱ４１，Ｑ４２はソース電位が等しくなるようにそれぞれのソースを共通のバイアス用トランジスタＱ４０に接続している。バイアス用トランジスタＱ４０は、ゲートに印加されるバイアス電圧Ｖｂの大きさに従ってバイアス電流を流すバイアス電流源として機能する。これにより、各トランジスタＱ４１，Ｑ４２に流れるドレイン電流は、それぞれのゲート電圧の大きさ、つまりセンサ部２から入力端Ｔ４１への入力の大きさ、入力端Ｔ４２に印加される基準電圧Ｖｒｅｆの大きさに従って決定され、バイアス用トランジスタＱ４０を通して供給される電流が第１および第２の入力端Ｔ４１，Ｔ４２への入力の比に応じて各トランジスタＱ４１，Ｑ４２に分配されることになる。

トランジスタＱ４１のドレインは、第１のカレントミラーＭ４１の入力側となるトランジスタＱ４３を通して接地され、トランジスタＱ４２のドレインは、第２のカレントミラーＭ４２の入力側となるトランジスタＱ４４を通して接地される。具体的には、各トランジスタＱ４３，Ｑ４４はいずれもＮチャネルＭＯＳＦＥＴからなり、ドレインおよびゲートを各トランジスタＱ４１，Ｑ４２のドレインにそれぞれ接続する形で、トランジスタＱ４１，Ｑ４２のソース−ドレインと直列にドレイン−ソースを接続している。これにより、各トランジスタＱ４１，Ｑ４２に流れるドレイン電流はそれぞれ各トランジスタＱ４３，Ｑ４４のドレイン電流となる。

トランジスタＱ４３を入力側とした第１のカレントミラーＭ４１の出力側のトランジスタＱ４５は、ＮチャネルＭＯＳＦＥＴからなり、ゲートおよびソースがトランジスタＱ４３のゲートおよびソースにそれぞれ接続され、トランジスタＱ４４を入力側とした第２のカレントミラーＭ４２の出力側のトランジスタＱ４６は、ＮチャネルＭＯＳＦＥＴからなり、ゲートおよびソースがトランジスタＱ４４のゲートおよびソースにそれぞれ接続されている。これにより、各トランジスタＱ４３，Ｑ４４のドレイン電流と同じ大きさのドレイン電流がそれぞれ対応する各トランジスタＱ４５，Ｑ４６に流れることになる。

トランジスタＱ４５のドレインはトランジスタＱ４７に接続されている。また、トランジスタＱ４６のドレインはトランジスタＱ４８に接続されている。トランジスタＱ４７，Ｑ４８はそれぞれＰチャネルＭＯＳＦＥＴからなり、トランジスタＱ４７を入力側、トランジスタＱ４８を出力側とする第３のカレントミラーＭ４３を形成している。すなわち、トランジスタＱ４７のゲートおよびソースはトランジスタＱ４８のゲートおよびソースにそれぞれ接続されている。各トランジスタＱ４７，Ｑ４８は、ドレインがそれぞれトランジスタＱ４５，Ｑ４６のドレインに接続される。ここで、トランジスタＱ４７は、ドレインおよびゲートをトランジスタＱ４５のドレインに接続しており、トランジスタＱ４７のソース−ドレインとトランジスタＱ４５のドレイン−ソースとの直列回路、およびトランジスタＱ４８のソース−ドレインとトランジスタＱ４６のドレイン−ソースとの直列回路には、それぞれ直流電圧Ｖ_ＤＤが印加される。

そして、上記構成の電圧電流変換器４は、トランジスタＱ４８とトランジスタＱ４６との間に、コンデンサＣ１に接続される出力端Ｔ４３を設定している。

上述した構成によれば、トランジスタＱ４１のドレイン電流は、第１および第３のカレントミラーＭ４１，Ｍ４３によって、トランジスタＱ４８のドレイン電流の大きさを決定し、トランジスタＱ４２のドレイン電流は、第２のカレントミラーＭ４２によってトランジスタＱ４６のドレイン電流の大きさを決定する。これにより、トランジスタＱ４８は、第１の入力端Ｔ４１への入力電圧に応じた大きさの電流を出力端Ｔ４３に流し、トランジスタＱ４６は、第２の入力端Ｔ４２への入力電圧に応じた大きさの電流を出力端Ｔ４３から引き抜くように機能する。すなわち、電圧電流変換器４は、第１の入力端Ｔ４１への入力電圧（つまりセンサ部２のセンサ出力）と第２の入力端Ｔ４２への入力電圧（つまり基準電圧）との差分を電流に変換し、この電流を出力端Ｔ４３から出力する。

第２の電圧電流変換器９においても、第１の電圧電流変換器４と同様の構成を採用しており、第２の電圧電流変換器９の各入力端Ｔ９１，Ｔ９２、出力端Ｔ９３、各トランジスタＱ９０〜Ｑ９８は、それぞれ第１の電圧電流変換器４の各入力端Ｔ４１，Ｔ４２、出力端Ｔ４３、各トランジスタＱ４０〜Ｑ４８に相当する。ここで、第２の電圧電流変換器９における第２の入力端Ｔ９２はＤＡ変換器８の出力に接続され、第１の入力端Ｔ９１には基準電圧が印加される。

電圧電流変換器４の出力端Ｔ４３並びに電圧電流変換器９の出力端Ｔ９３は、いずれもコンデンサＣ１に接続される。しかして、電圧電流変換器４においてセンサ部２の出力電圧に応じて発生した電流Ｉｏは、出力端Ｔ４３からコンデンサＣ１に流入してコンデンサＣ１を充電し、コンデンサＣ１の両端電圧Ｖｃを増加させる。一方、電圧電流変換器９においてＤＡ変換器８の出力電圧に応じて発生した電流Ｉｆｂは、出力端Ｔ９３を通してコンデンサＣ１から引き抜かれることとなる。要するに、各出力端Ｔ４３，Ｔ９３とコンデンサＣ１との間を接続する経路は、第１の電圧電流変換器４の出力電流Ｉｏから第２の電圧電流変換器９の出力電流Ｉｏを減算することによりコンデンサＣ１に蓄積された電荷を引き抜く減算器１０として機能する。

ここにおいて、基準電圧は赤外線を受光していない状態でのセンサ部２の出力と同じ大きさに設定される。つまり、センサ部２の出力と基準電圧との差分は、赤外線を受光したことによるセンサ部２の出力変化に相当し、言い換えればセンサ部２での赤外線受光量に相当する。したがって、コンデンサＣ１の両端電圧Ｖｃにおける初期値Ｖｃｏｍからの上昇分は、信号読出期間Ｔｓにおけるセンサ部２のセンサ出力の積分値を反映することとなり、言い換えれば信号読出期間Ｔｓにおけるセンサ部２での赤外線受光量の累積値に相当する。

ところで、ＡＤ変換器６は、外部から与えられるリファレンス電圧Ｖｒｅｆの大きさに応じてアナログ信号の入力範囲（ここでは「Ｖｒｅｆ−」〜「Ｖｒｅｆ＋」とする）を規定しており、前記入力範囲外の振幅を持つアナログ信号が入力されるとデジタル出力が飽和する。本実施形態では、前記入力範囲の上限（Ｖｒｅｆ＋）が電圧電流変換器４の電源電圧である直流電圧Ｖ_ＤＤに比べて小さく設定される。さらに、このＡＤ変換器６においては、前記入力範囲外のアナログ信号が入力されてデジタル出力が飽和した場合、キャリーフラグが立つ構成を採用している。

ＡＤ変換器６がアナログ信号（ここではコンデンサＣ１の両端電圧Ｖｃ）のサンプリングを行うサンプリング周期は、少なくとも前記アナログ信号の周波数よりも高く設定されている。つまり、ＡＤ変換器６は、１回の信号読出期間Ｔｓ内に複数回サンプリングを行うこととなる。このＡＤ変換器６は、サンプリングしたアナログ信号を既定の閾値と比較することにより量子化（ここでは１０ビット精度とする）を行い、その結果をデジタル値として出力する。

信号処理部７は、ＡＤ変換器６から出力される前記キャリーフラグに相当する信号を積分するデジタル積分器７ａと、ＡＤ変換器６から出力されるデジタル値に前記デジタル積分器７ａの出力を合成するデジタル加算器７ｂとを具備している。デジタル積分器７ａは、キャリーフラグを受けた回数に相当する２ビットのデジタル値を出力するものであって、信号読出期間Ｔｓが経過するごとに出力がリセットされる。デジタル加算器７ｂは、ＡＤ変換器６から得られた１０ビットのデジタル値を下位１０ビットとし、デジタル積分器７ａから得られた２ビットのデジタル値を上位２ビットとするビット合成（論理和演算）を行い、１２ビットのデジタル値を出力する。

ＤＡ変換器８は、キャリーフラグの値に応じたアナログ信号（電圧信号）を出力するものであって、ここでは、キャリーフラグを受けたときに、コンデンサＣ１の両端電圧Ｖｃを「Ｖｒｅｆ＋」から「Ｖｒｅｆ−」に引き下げる為の電荷量をコンデンサＣ１から引き抜くことができる大きさの出力電流Ｉｏが第２の電圧電流変換器９で生じるように、アナログ出力の大きさが設定されている。

次に、以上説明した構成のセンサ装置の動作について、図３のタイミングチャートを参照して説明する。なお、図３では、信号読出期間Ｔｓにおいてセンサ部２から一定のセンサ出力があるものとし、本実施形態の構成を採用した場合におけるコンデンサＣ１の両端電圧Ｖｃの他、比較のために、本実施形態の構成から上記ＤＡ変換器８および第２の電圧電流変換器９を省略した比較例を採用した場合のコンデンサＣ１の両端電圧Ｖｃ’を示す。

まず、比較例においては、信号読出期間Ｔｓにセンサ出力を受けた電圧電流変換器４からの電流により、コンデンサＣ１が充電されコンデンサＣ１の両端電圧Ｖｃ’は初期値Ｖｃｏｍから時間経過に伴って上昇する。ここで、センサ出力が一定であるから、コンデンサＣ１の両端電圧Ｖｃ’は本来なら図３に２点鎖線で示すように信号読出期間Ｔｓの終了時点まで上昇し続けるはずであるが、実際には、コンデンサＣ１の両端電圧Ｖｃ’は電圧電流変換器４の電源電圧である直流電圧Ｖ_ＤＤに達した時点で飽和することとなる。したがって、この比較例では、信号読出期間Ｔｓの終了時点でのコンデンサＣ１の両端電圧Ｖｃ’はセンサ出力を正確に反映しておらず、ＡＤ変換器６から出力されるデジタル信号もセンサ出力を正確に反映していないものとなる。

これに対して、本実施形態の構成によれば、信号読出期間Ｔｓにセンサ出力を受けた電圧電流変換器４からの電流により、コンデンサＣ１が充電されコンデンサＣ１の両端電圧Ｖｃは初期値Ｖｃｏｍから時間経過に伴って上昇する。ここで、ＡＤ変換器６の入力範囲の上限（Ｖｒｅｆ＋）は電圧電流変換器４の電源電圧である直流電圧Ｖ_ＤＤより小さく設定されているから、コンデンサＣ１の両端電圧Ｖｃは、直流電圧Ｖ_ＤＤより先にＡＤ変換器６の入力範囲の上限（Ｖｒｅｆ＋）に達する。

コンデンサＣ１の両端電圧Ｖｃが、ＡＤ変換器６の入力範囲の上限（Ｖｒｅｆ＋）に達すると、ＡＤ変換器６からキャリーフラグが出力され、当該キャリーフラグを受けたＤＡ変換器８の出力により電圧電流変換器９が動作して、減算器１０によりコンデンサＣ１から電荷の引き抜きが行われる。その結果、コンデンサＣ１の両端電圧Ｖｃが図３のようにＡＤ変換器６の入力範囲の下限（Ｖｒｅｆ−）にまで引き下げられることとなる。その後、センサ出力を受けた電圧電流変換器４からの電流により、コンデンサＣ１の両端電圧Ｖｃは再び時間経過に伴って上昇する。しかして、コンデンサＣ１の両端電圧Ｖｃは、電圧電流変換器４の電源電圧（直流電圧Ｖ_ＤＤ）に達して飽和することはなく、結果的に、信号読出期間Ｔｓの終了時点までコンデンサＣ１の両端電圧Ｖｃにはセンサ出力が反映されることとなる。

また、キャリーフラグが出力された回数はデジタル積分器７ａでカウントされ、デジタル加算器７ｂにおいてＡＤ変換器６の出力にデジタル積分器７ａの出力が合成されるので、信号処理部７の出力としては、ＡＤ変換器６の出力の上位に前記キャリーフラグが出力された回数を付加した１２ビットのデジタル値を取り出すことができる。すなわち、キャリーフラグが出力されると電圧電流変換器９の出力電流ＩｆｂによりコンデンサＣ１の両端電圧Ｖｃが引き下げられるものの、信号処理部７の出力においては、桁上がりの処理が為されることとなるから、出力電流ＩｆｂによるコンデンサＣ１の両端電圧Ｖｃの引き下げの前後で連続的に変化する（図３の例では時間経過に伴い線形的に増加する）こととなる。言い換えれば、信号処理部７では、ＡＤ変換器６の出力に、信号読出期間Ｔｓ内に減算器１０により引き抜かれた電荷量に相当するＡＤ変換器６の出力を加算したものを出力信号とする。

以上説明したように、本実施形態の構成では、コンデンサＣ１の両端電圧Ｖｃは飽和する前に電圧電流変換器９の出力電流Ｉｏによって引き下げられ、その都度、信号処理部７の出力において桁上がりの処理が為されるから、コンデンサＣ１の両端電圧Ｖｃのダイナミックレンジに関わらず、センサ装置１から取り出される出力（信号処理部７の出力）のダイナミックレンジを向上させることができる。なお、ここではデジタル積分器７ａの出力を２ビットとしてあるから、１回の信号読出期間Ｔｓにおいて最大４回までコンデンサＣ１の両端電圧Ｖｃの引き下げを行うことができる。

また、本実施形態では、上述のようにコンデンサＣ１の両端電圧Ｖｃが飽和することがないため、信号読出期間Ｔｓを十分に長くしてセンサ装置１のＳＮ比の向上を図ることができる。すなわち、信号読出期間Ｔｓが長くなるほど、センサ出力に相当する電圧電流変換器４の出力電流ＩｏによってコンデンサＣ１を充電する時間が長くなるため、コンデンサＣ１の両端電圧Ｖｃに含まれる信号成分（センサ出力）の比率が高くなる。

なお、電圧電流変換器４，９の具体構成としては、図２に示すものに限らず、たとえば出力段をカスコード化したカスコード形オペアンプ（たとえば図４に示すフォールデッドカスコード形オペアンプや、図５に示すテレスコピックカスコード形オペアンプなど）を採用することができる。これらのカスコード形オペアンプを採用すれば、電圧電流変換器４，９の出力インピーダンスを高くすることができる。ここに、図４や図５では、第１の電圧電流変換器４を例示しているが、第２の電圧電流変換器９においても同構成を適用可能である。

（実施形態２）
本実施形態のセンサ装置１は、図６に示すように第１の電圧電流変換器４に設けられているトランジスタＱ４７，Ｑ４８からなる第３のカレントミラーＭ４３を、第２の電圧電流変換器９の第３のカレントミラーに兼用した点が実施形態１における図２の構成と相違する。

すなわち、本実施形態では、第２の電圧電流変換器９におけるトランジスタＱ９７，Ｑ９８を省略し、トランジスタＱ４７，Ｑ４８に対してトランジスタＱ９５，Ｑ９６をそれぞれ直列接続してある。ここで、各トランジスタＱ９５，Ｑ９６はトランジスタＱ４５，Ｑ４６とそれぞれ並列に接続され、トランジスタＱ４６，Ｑ９６の並列回路とトランジスタＱ４８との接続点に出力端Ｔ４３が設定される。この出力端Ｔ４３は、第１および第２の両電圧電流変換器４，９の出力端並びに減算器１０としての機能を兼ねるものであり、当該出力端Ｔ４３からは、電圧電流変換器４の出力電流Ｉｏから電圧電流変換器９の出力電流Ｉｆｂを減算した電流が出力されることとなる。

以上説明した構成によれば、検出回路３の部品点数の削減を図ることができ、回路規模を縮小できるという利点がある。また、積分器５から電圧電流変換器４，９を見たときのインピーダンス（つまり電圧電流変換器４，９の出力インピーダンス）は、図２の構成ではトランジスタＱ４６，Ｑ４８，Ｑ９６，Ｑ９８の合成インピーダンスで決まるのに対して、図６の構成ではトランジスタＱ４６，Ｑ４８，Ｑ９６の合成インピーダンスで決まるので、図２の構成に比較して電圧電流変換器４，９の出力インピーダンスが高くなり、電圧電流変換器４，９の出力インピーダンスと積分器５の容量成分とで決まる時定数を大きくでき、電圧電流変換器４のカットオフ周波数を低周波側にシフトしやすくなる。電圧電流変換器４のカットオフ周波数を低周波側にシフトすれば、電圧電流変換器４を通過する高周波ノイズを低減することができるので、結果的に、熱雑音やフリッカノイズの低減につながる。

その他の構成および機能は実施形態１と同様である。

（実施形態３）
本実施形態のセンサ装置１は、図７に示すように第１の電圧電流変換器４に設けられているトランジスタＱ４３，Ｑ４５からなる第１のカレントミラーＭ４１、およびトランジスタＱ４４，Ｑ４６からなる第２のカレントミラーＭ４２を、第２の電圧電流変換器９の第１および第２のカレントミラーに兼用した点が実施形態２における図２の構成と相違する。

すなわち、本実施形態では、第２の電圧電流変換器９におけるトランジスタＱ９３〜Ｑ９６を省略し、トランジスタＱ４３，Ｑ４４に対してトランジスタＱ９１，Ｑ９２をそれぞれ直列接続してある。ここで、トランジスタＱ４６とトランジスタＱ４８との接続点に出力端Ｔ４３が設定される。

この構成によれば、検出回路３の部品点数の更なる削減を図ることができ、回路規模を縮小できるという利点がある。また、電圧電流変換器４，９の出力インピーダンスは、図６の構成ではトランジスタＱ４６，Ｑ４８，Ｑ９６の合成インピーダンスで決まるのに対して、図７の構成ではトランジスタＱ４６，Ｑ４８の合成インピーダンスで決まるので、図６の構成に比較して電圧電流変換器４，９の出力インピーダンスがさらに高くなる。そのため、熱雑音やフリッカノイズの更なる低減を図ることができる。

また、本実施形態の他の構成例として、図８に示すように第１の電圧電流変換器４と第２の電圧電流変換器９とで、バイアス電流源として機能するバイアス用トランジスタＱ４０を共用することも考えられる。すなわち、図８の例では、第２の電圧電流変換器９におけるトランジスタＱ９０を省略し、トランジスタＱ４０に対してトランジスタＱ９１，Ｑ９２をそれぞれ直列接続してある。ここで、各トランジスタＱ９１，Ｑ９２はトランジスタＱ４１，Ｑ４２とそれぞれ並列に接続される。

この構成では、部品の共用により検出回路３の部品点数の削減を図るとともに、バイアス電流源を共用したことで第１の電圧電流変換器４と第２の電圧電流変換器９との間で、バイアス電流にばらつきが生じることを回避できるという利点がある。

その他の構成および機能は実施形態２と同様である。

（実施形態４）
本実施形態のセンサ装置１は、第２の電圧電流変換器の構成が実施形態１のセンサ装置１と相違するものである。

本実施形態では、第２の電圧電流変換器９’は、図９に示すようにＡＤ変換器６のキャリーフラグを受けて動作する第１および第２のスイッチング素子ＳＷ１，ＳＷ２を具備しており、前記キャリーフラグが出力されている間に第１のスイッチング素子ＳＷ１がオンし、前記キャリーフラグが出力されていない間に第２のスイッチング素子ＳＷ２がオフするように構成されている。ここに、両スイッチング素子ＳＷ１，ＳＷ２が同時にオンすることがないように、第１のスイッチング素子ＳＷ１に対してはインバータ９ａを介してＡＤ変換器６の出力（キャリーフラグ出力）が接続される。

そして、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２との直列回路は、一対の定電流源９ｂ、９ｃと共に電源電圧Ｖ_ＤＤ−回路グランド間に接続される。ここで、両スイッチング素子ＳＷ１，ＳＷ２の接続点は、第１の電圧電流変換器４と積分器５との接続点に接続され、第１のスイッチング素子ＳＷ１がオンの期間には、定電流源９ｂを流れる出力電流Ｉｆｂが積分器５に流れ込み、一方、第２のスイッチング素子ＳＷ２がオンの期間には、定電流源９ｃを流れる出力電流Ｉｆｂが積分器５から引き抜かれることとなる。なお、図９では、信号処理部は、ＡＤ変換器６から得られた信号を積分もしくは平滑化するデジタルフィルタ７’を含むものとする。

以上説明した構成のセンサ装置１は、図１０に示すように、実施形態２で説明した図６の構成において、トランジスタＱ９１を第１のスイッチング素子ＳＷ１に置き換え、トランジスタＱ９２を第２のスイッチング素子ＳＷ２に置き換えることで実現することができる。

しかして、ＡＤ変換器６からキャリーフラグが出力されていない状態では、第１のスイッチング素子ＳＷ１がオン、第２のスイッチング素子ＳＷ２がオフすることで、積分器５には第１の電圧電流変換器４の出力電流Ｉｏに第２の電圧電流変換器９’の出力電流Ｉｆｂを加算した電流が流れ込み、一方、ＡＤ変換器６からキャリーフラグが出力されると、第１のスイッチング素子ＳＷ１がオフ、第２のスイッチング素子ＳＷ２がオンすることで、積分器５からは第１の電圧電流変換器４の出力電流Ｉｏと第２の電圧電流変換器９’の出力電流Ｉｆｂとの差分に相当する電流が引き抜かれることとなる。

上記構成によれば、ＡＤ変換器６の出力するデジタル値をアナログ値へ変換する処理を省略できるので、ＤＡ変換器８が不要に成り、ＤＡ変換器８に起因する雑音や利得ばらつき等の影響をなくすことができる。また、電圧電流変換器９’の入力段を構成するとトランジスタＱ９１，Ｑ９２をスイッチング素子ＳＷ１，ＳＷ２に置き換えることで、トランジスタＱ９１，Ｑ９２のレイアウト上のミスマッチにより生じる電圧電流変換器９’の利得ばらつきを無視することができる。

その他の構成および機能は実施形態１と同様である。

（参考例１）
本参考例のセンサ装置１は、ΔΣ（デルタシグマ）型ＡＤ変換器を用いている点が実施形態１のセンサ装置１と相違する。

ΔΣ型ＡＤ変換器３ｂは、本参考例の比較例を示す図１１に示すように積分器５’とＡＤ変換器６と信号処理部（デジタルフィルタ７’）とを備え、さらにＡＤ変換器６の出力がＤＡ変換器８と電圧電流変換器９とで負帰還されるように構成されている。ここに、ＡＤ変換器６のサンプリング周波数は、信号読出期間Ｔｓの長さを決定するセット信号φＳの周波数の１０倍以上に設定されており、したがって、１回の信号読出期間において少なくとも１０回のサンプリング（オーバーサンプリング）が行われる。

また、ＡＤ変換器６は１ビット精度のデジタル出力を生じるものであって、たとえばコンパレータを用いることができる。信号処理部は、ＡＤ変換器６から得られた信号を積分もしくは平滑化するデジタルフィルタ７’を含むものである。しかして、ＡＤ変換器６からは１ビットのデジタル信号がシリアル出力され、後段の信号処理部（デジタルフィルタ７’）にて積分されることとなる。

ＤＡ変換器８は、ＡＤ変換器６からのシリアル出力をアナログ値に変換するものであって、前記アナログ値が信号処理部（デジタルフィルタ７’）の出力が飽和するような値となったときに、コンデンサＣ１の両端電圧Ｖｃを引き下げる為の電荷量をコンデンサＣ１から引き抜くことができる大きさの出力電流Ｉｏが第２の電圧電流変換器９で生じるように、アナログ出力の大きさが設定されている。

一方、第１の電圧電流変換器４はコンデンサＣ１を有した積分器５と共に、検出回路３の信号生成部３ａを構成する。この信号生成部３ａは、センサ部２のセンサ出力の大きさに応じた電圧をコンデンサＣ１の両端電圧Ｖｃとして出力する。すなわち、検出回路３には、信号生成部３ａと、当該信号生成部３ａの出力をデジタル値に変換するΔΣ型ＡＤ変換器３ｂとが含まれることとなる。

ここで、本参考例では、図１２に示すように、信号生成部３ａの積分器５をΔΣ型ＡＤ変換器３ｂの積分器５’で兼用することにより、部品点数の削減を図った点が図１１の比較例と相違する。

本参考例のセンサ装置１の動作について、図１３のタイミングチャートを参照して説明する。なお、図１３では、信号読出期間Ｔｓにおいてセンサ部２から一定のセンサ出力があるものとし、本参考例の構成を採用した場合におけるコンデンサＣ１の両端電圧Ｖｃの他、比較のために、本参考例の構成から上記ＤＡ変換器８および第２の電圧電流変換器９を省略した比較例を採用した場合のコンデンサＣ１の両端電圧Ｖｃ’を示す。また、図１３中の「Ｓ」はサンプリングのタイミングを表している。

まず、比較例においては、信号読出期間Ｔｓにセンサ出力を受けた電圧電流変換器４からの電流により、コンデンサＣ１が充電されコンデンサＣ１の両端電圧Ｖｃ’は時間経過に伴って上昇する。ここで、センサ出力が一定であるから、コンデンサＣ１の両端電圧Ｖｃ’は本来なら図１３に２点鎖線で示すように信号読出期間Ｔｓの終了時点まで上昇し続けるはずであるが、実際には、コンデンサＣ１の両端電圧Ｖｃ’は電圧電流変換器４の電源電圧である直流電圧Ｖ_ＤＤに達した時点で飽和することとなる。したがって、この比較例では、信号読出期間Ｔｓの終了時点でのコンデンサＣ１の両端電圧Ｖｃ’はセンサ出力を正確に反映しておらず、ＡＤ変換器６から出力されるデジタル信号もセンサ出力を正確に反映していないものとなる。

これに対して、本参考例の構成によれば、サンプリングのタイミングにおいて、コンデンサＣ１の両端電圧ＶｃがＡＤ変換器６にて閾値と比較され、両端電圧Ｖｃが閾値より大きければＡＤ変換器６の出力がＨレベルとなり、両端電圧Ｖｃが閾値より小さければＡＤ変換器６の出力がＬレベルとなる。ＡＤ変換器６の出力がＨレベルの期間には、ＤＡ変換器８および電圧電流変換器９によりコンデンサＣ１から電荷が引き抜かれることで、コンデンサＣ１の両端電圧Ｖｃは低下する。すなわち、ＡＤ変換器６の出力がＤＡ変換器８と電圧電流変換器９とで負帰還されるように構成されているので、コンデンサＣ１の両端電圧Ｖｃは図１３のように電圧電流変換器４の電源電圧（直流電圧Ｖ_ＤＤ）に達して飽和することはなく、結果的に、信号読出期間Ｔｓの終了時点までコンデンサＣ１の両端電圧Ｖｃにはセンサ出力が反映されることとなる。

また、ＡＤ変換器６からのシリアル出力が信号処理部の出力を飽和させるような値となると、第２の電圧電流変換器９によってコンデンサＣ１の両端電圧Ｖｃを引き下げることができ、信号処理部の出力が飽和することも回避できる。

以上説明した構成によれば、ΔΣ型ＡＤ変換器３ｂがオーバーサンプリングを行うことにより、実施形態１の構成に比べて量子化誤差を小さくできるという利点がある。また、ΔΣ型ＡＤ変換器３ｂの積分器５’を積分器５に兼用したことで、部品点数を削減し、検出回路３全体としての小型化を図ることができるという利点もある。

その他の構成および機能は実施形態１と同様である。

本発明の実施形態１の構成を示す概略回路図である。同上の要部の構成を示す概略回路図である。同上の動作例を示すタイミングチャートである。同上の要部の他の構成を示す概略回路図である。同上の要部のさらに他の構成を示す概略回路図である。本発明の実施形態２の構成を示す概略回路図である。本発明の実施形態３の構成を示す概略回路図である。同上の要部の他の構成を示す概略回路図である。本発明の実施形態４の構成を示す概略回路図である。同上の要部の構成を示す概略回路図である。本発明の参考例１の比較例を示す概略回路図である。同上の構成を示す概略回路図である。同上の動作例を示すタイミングチャートである。

符号の説明

１センサ装置
２センサ部
３検出回路
４第１の電圧電流変換器
５積分器
６ＡＤ変換器（量子化器）
７信号処理部
８ＤＡ変換器
９第２の電圧電流変換器
Ｍ４１〜Ｍ４３，Ｍ９１〜Ｍ９３カレントミラー
Ｃ１コンデンサ
ＳＷ１，ＳＷ２スイッチング素子
Ｔｓ信号読出期間

Claims

物理量あるいは化学量を電圧値に変換する電圧検出型のセンサ部の出力を、所定の信号読出期間に読み出して増幅する検出回路を備え、
検出回路は、流入電荷量と流出電荷量との差分に応じた電圧を出力する積分器と、センサ部の出力に相当する電流を積分器に出力する第１の電圧電流変換器と、積分器の出力電圧を量子化するとともに積分器の出力電圧が既定値を超えるとキャリーフラグを立てる量子化器と、量子化器のキャリーフラグを受けて電流を流すことで積分器から電荷を引き抜く第２の電圧電流変換器と、量子化器の出力に信号読出期間内に第２の電圧電流変換器により引き抜かれた電荷量に相当する量子化器の出力を加算して出力信号とする信号処理部とを有し、
前記積分器は両端電圧が出力電圧として取り出されるコンデンサを有し、
前記第１の電圧電流変換器は、所定のバイアス電流を供給するバイアス電流源と、バイアス電流源に接続され前記コンデンサに充電電流を流すカレントミラーとを有し、
前記第２の電圧電流変換器は、所定のバイアス電流を供給するバイアス電流源と、バイアス電流源に接続され前記コンデンサの放電電流を流すカレントミラーとを有し、
前記第１の電圧電流変換器の前記カレントミラーと前記第２の電圧電流変換器の前記カレントミラーとは共用されている
ことを特徴とするセンサ装置。
前記第１の電圧電流変換器の前記バイアス電流源と前記第２の電圧電流変換器の前記バイアス電流源とは共用されていることを特徴とする請求項１記載のセンサ装置。