JP2009216419A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】外部からの入出力データを揃えることでテストを容易にする半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、外部から入力されるテストパターンの入力データの遅延量を調整する第1の遅延調整回路14と、この第1の遅延回路14から出力されるテストパターンの入力データを記憶する第1のメモリ15と、この第1のメモリ15からパラレルに出力されるテストパターンの入力データを処理して出力期待値を出力する被試験デバイス1と、この被試験デバイス1からパラレルに出力される出力期待値データを記憶する第2のメモリ25と、この第2のメモリ25から出力されるデータの遅延量を調整する第2の遅延調整回路24と、この第2の遅延調整回路24からの出力を期待値として外部へ出力する。
【選択図】図1
【解決手段】半導体集積回路装置は、外部から入力されるテストパターンの入力データの遅延量を調整する第1の遅延調整回路14と、この第1の遅延回路14から出力されるテストパターンの入力データを記憶する第1のメモリ15と、この第1のメモリ15からパラレルに出力されるテストパターンの入力データを処理して出力期待値を出力する被試験デバイス1と、この被試験デバイス1からパラレルに出力される出力期待値データを記憶する第2のメモリ25と、この第2のメモリ25から出力されるデータの遅延量を調整する第2の遅延調整回路24と、この第2の遅延調整回路24からの出力を期待値として外部へ出力する。
【選択図】図1
Description
この発明は、半導体集積回路のテストを行うテスト回路を備えた半導体集積回路装置に関するものである。
従来から半導体集積回路のテストが図4に示すようなシステムにより行われている。図4に示すように、被測定対象である被試験デバイス(DUT:Devuce undertest)100の入力側はバッファ102を介して入力端子103に接続され、出力側はバッファ4を介して出力端子104に接続されている。
試験用LSIテスタ106は、テストパターンをインタフェース107を介して入力端子103に入力する。このテストパターンは入力端子103からバッファ102を介して被測定対象LSIの被試験デバイス(DUT:Devuce undertest)100の入力側に入力されて処理され、その結果である出力期待値が被試験デバイス100の出力側からバッファ104を介して出力端子105に出力される。
出力期待値はインタフェース108を介してLSIテスタ106に入力され、出力期待値と前記テストパターンが比較されて、テスト結果が判明する。
ところで、図4に示すようなシステムにより、LSIの高速テストを行なうためには、高性能の高速LSIテスタを必要とする。しかしながら、高速LSIテスタは非常に高価であり、この高速LSIテスタを用意するだけで多額の費用が掛かってしまうという問題がある。また、実際の測定は、高速LSIテスタの上にテストボード(図示せず)を載せ、更にその上にソケット(図示せず)を載せ、このソケットに被測定対象のLSIを接続して行なうため、テストパターンの高速伝送を実現する為のテストボード(インターフェース107、108に相当)や、LSIをウェハ状態でテストする時に必要なプローブカード(図示せず)等の特性(ノイズ、反射特性等)を高速伝送に適したものにしなくてはならず、満足する性能を有する測定治具の開発費用・開発時間・調整等に多大な費用と膨大な時間が必要になる。
そこで、高価な高速LSIテスタや測定治具を用いず且つ、短時間の準備で安価にLSIの高速テストを実施することができるLSIの高速テストシステムとして、テストを行う内部回路の入力側に第1の記憶手段を出力側に第2の記憶手段を設け、外部から入力される低速のテストパターンを低速のクロックにより低速で第1の記憶手段へ記憶し、記憶したテストパターンを前記発振回路で発生される高速のクロックにより高速で読み出して内部回路に入力させる。そして、前記内部回路から出力される高速の出力期待値を高速のクロックにより高速で第2の記憶手段に記憶し、記憶した出力期待値を低速のクロックにより低速で読み出すものが提案されている(特許文献1参照)。
ところで、パラレルデータの入出力を必要とする回路のテストを行う場合、テスト用外部端子を通常動作用外部端子として兼用する場合がある。図4に、テスト用外部端子を通常動作用外部端子として兼用する場合の回路例を示す。図4に示すように、被測定対象である被試験デバイス(DUT:Devuce undertest)100の入力側はバッファ102、セレクタ111を介して入力端子103に接続され、出力側はセレクタ112、バッファ4を介して出力端子104に接続されている。図示はしないが、入力端子103と出力端子104との間に、図4と同様に試験用LSIテスタが接続される。
そして、セレクタ112は制御回路110aにより、テストモード切替信号が与えられ、入力端子102がテスト用と通常動作用とに切り替えられる。また、セレクタ112は、制御回路制御回路110bにより、テストモード切替信号が与えられ、出力端子105がテスト用と通常動作用とに切り替えられる。従来ではパラレルデータの入出力用に外部入出力端子103、105を通常動作用と兼用すると外部入出力端子103、105の位置により配線遅延が生じる。さらに、入出力端子103の被試験デバイス100までに色々な遅延回路120が存在する。図4においては、遅延回路120をバッファの個数で現している。図4に示すように、入力端子103の位置により、バッファの個数が異なり、遅延量が相違する。この結果、動作が高速になると同一クロックで取り込むことが難しくなっていた。
特開2003−4809号公報
パラレルデータの入出力を必要とする回路のテストを行う場合、図4に示すように、テスト用の外部端子を通常動作用外部端子と兼用していると、テスト対象回路への入力データの遅延がそろわず、また出力されるデータのスキューがそろわず期待値を揃えることが困難となる。また、パラレルデータの入出力を行う場合、テスト用外部端子が多く必要となる。また、上記した特許文献1のものにおいては、テスト対象回路への入力データの遅延を解消することについては考慮されていない。
この発明は、上記した従来の問題点に鑑みなされたものにして、外部からの入出力データを揃えることでテストを容易にする半導体集積回路装置を提供することを課題とする。また、この発明は、テスト用外部入出力端子(兼用端子含む)を削減することを課題とする。
この発明の半導体集積回路装置は、外部から入力されるテストパターンの入力データの遅延量を調整する第1の遅延調整回路と、この第1の遅延回路から出力されるテストパターンの入力データを記憶する第1の記憶手段と、この第1の記憶手段からパラレルに出力されるテストパターンの入力データを処理して出力期待値を出力する内部回路と、この内部回路からパラレルに出力される出力期待値データを記憶する第2の記憶手段と、この第2の記憶手段から出力されるデータの遅延量を調整する第2の遅延調整回路と、この第2の遅延調整回路からの出力を期待値として外部へ出力することを特徴とする。
また、前記第1の遅延回路にテストパターンの入力データがパラレルに与えられ、この第1の遅延回路から第1の記憶手段にテストパターンの入力データがパラレルに与えられ、前記第2の記憶手段から第2の遅延調整回路に出力期待値がパラレルに出力され、前記第2の遅延調整回路から期待値をパラレルに出力するように構成すればよい。
また、前記第1及び第2遅延調整回路は、フリップフロップを複数段持つように構成できる。
また、この発明は、前記第1の遅延回路にテストパターンの入力データがシリアルに与えられ、前記第1の記憶手段にデータを格納後内部回路にパラレルに出力すると共に、前記第2の記憶手段から前記第2の遅延回路に出力期待値をシリアルに出力し、パラレルデータをデータ幅よりも少ない外部入出力端子数でデータの入出力を行うように構成できる。
この発明は、入力データをクロックに同期した第1の遅延調整回路で受け取ることにより、タイミングの調整を容易にすることができる。また、同様に出力側のクロックに同期した第2の遅延調整回路にて外部出力パラレルデータのスキュー調整を容易にすることができる。
また、遅延調整回路フリップフロップを複数段挿入して構成することで、長い配線距離に対しても調整が可能となる。
また、第1の記憶手段にシリアルで入力し、第2の記憶手段からシリアルで出力することで、パラレルデータの入出力を1本の外部入出力端子で行うことができ、テスト用外部入出力端子を削減することができ、チップサイズの小さくすることができる。
この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。
図1は、この発明の第1の実施形態の構成を示す回路図である。
図1に示すように、内部回路である被測定対象である被試験デバイス(DUT:Devuce undertest)1の入力側はバッファ12、セレクタ13を介して入力端子11に接続される。また、出力側はセレクタ23、バッファ22を介して出力端子21に接続されている。セレクタ13は入力データの第1の遅延調整回路14と接続される。この遅延調整回路14は、外部からの入力データを受け取り、第1のメモリ15にデータを出力する。遅延調整回路14は、フリップフロップを多段に接続したようなクロックに同期した回路で構成され、各入力端子11間の遅延量を調整してセレクタ14から与えられる入力テストパターンのデータをメモリ15に与える。メモリ15に格納された入力テストパターンのデータが被試験デバイス1に入力される。
セレクタ13、メモリ15は制御回路16により制御される。制御回路16は、通常動作時とテスト時の外部入力端子11の切り替えやメモリ15のリード/ライトの切り換え制御を行う。
メモリ15から被試験デバイス1に入力され、被試験デバイス1で処理された出力期待値のデータが第2のメモリ25に格納される。メモリ25に格納されたデータは、第2の遅延調整回路24に与えられ、セレクタ23からバッファ22を介して出力端子21に出力される。遅延調整回路24は、フリップフロップを多段に接続したようなクロックに同期した回路で構成され、各出力端子21間の遅延量を調整してメモリ25から読み出されたデータをセレクタ23、バッファ21を介して出力端子21に与える。
セレクタ23、メモリ25は制御回路26により制御される。制御回路26は、通常動作時とテスト時の外部出力端子21の切り替えやメモリ25のリード/ライトの切り換え制御を行う。
なお、制御回路16、制御回路26および遅延調整回路14、24には、制御用のクロックが与えられている。
図示はしないが、入力端子13と出力端子21との間に、図4と同様に試験用LSIテスタが接続される。LSIテスタからテストパターンが入力端子11に与えられる。このテストパターンは入力端子11からバッファ12、セレクタ13、遅延調整回路14を介してメモリ15に格納される。メモリ15から被測定対象LSIの被試験デバイス1の入力側に入力されて処理され、その結果である出力期待値が被試験デバイス1の出力側からメモリ25に格納し、格納が完了した後、遅延調整回路24、セレクタ23、バッファ22を介して出力端子21に出力される。出力端子21から出力された出力期待値はLSIテスタに入力され、出力期待値とテストパターンが比較されて、テストが行われる。
次に、被試験デバイス1のテストを行う際の動作を説明する。テスタから与えられる入力データが入力端子11に与えられ、バッファ12、セレクタ13を介して、メモリ15へデータを出力する遅延調整回路14で遅延を調整し、メモリ15へ入力テストパターンを格納する。このとき、制御回路16は、セレクタ13をテスト時の切り替え制御を行うと共にメモリ15をライト状態に制御している。
そして、メモリ15にデータが格納された後、制御回路16により、メモリ15をリードするための動作へ切り替えを行い、メモリ15のデータを被試験デバイス1へパラレルに入力させる。被試験デバイス1の出力期待値のパラレル出力は出力側メモリ25へ格納し、被試験デバイス1出力が完了後、制御回路26により出力側メモリ25をリードしていきフリップフロップのようなクロックに同期した遅延調整回路24を通して、セレクタ23、バッファ22を介して出力端子21へ出力する。
従来ではパラレルデータの入出力用に外部入出力端子を通常動作用と兼用すると、上述したように、外部入出力端子の位置により配線遅延がそれぞれ異なり、またテスト対象回路までのセレクタ等により遅延が付き、動作が高速になると同一クロックでとりこむことが難しくなっていた。
これに対し、この実施形態においては、図1に示す通り、入力データをフリップフロップのようなクロックに同期した遅延調整回路14で受け取ることにより、タイミングの調整を容易にすることができる。また、同様に出力側のフリップフロップのようなクロックに同期した遅延調整回路24は外部出力パラレルデータのスキュー調整を容易にすることができる。
そして、大規模回路の場合には、より配線が長くなり遅延調整が困難なる。そこで、図1に示すように、大規模回路のように遅延調整が困難な場合は、遅延調整回路14、24として、フリップフロップを複数段挿入して構成する。このように、フリップフロップを複数段挿入することにより、長い配線距離に対しても調整が可能となる。また、図1に示す回路構成を使用することにより、テスト時の入出力データのタイミングの調整を容易にし、入出力データをそろえることができるため、高速でのパラレルデータの入出力テストが可能となる。
図1に示すように、遅延調整回路14、24として、フリップフロップを複数段挿入した回路構成を使用することにより、大規模回路においても同様にテスト時の入出力データのタイミングの調整を容易にし、入出力データを揃えることができるため、高速でのパラレルデータの入出力テストが可能となる。
次に、この発明の第2の実施形態につき図2に従い説明する。図2に示す構成は、外部端子の削減を可能としたものである。図2に示すように、被試験デバイス1の入力側には、記憶装置としてのメモリ15aが接続され、このメモリ15aに蓄えられた外部からのテスト入力パターンをパラレルに被試験デバイス1に与える。メモリ15aには、入出力端子31からバッファ12a、セレクタ13a及び遅延調整回路14aを介して外部からのテスト入力をシリアルで入力し、メモリ15aに格納する。遅延調整回路14aは、フリップフロップを多段に接続したようなクロックに同期した回路で構成され、入出力端子31の遅延量を調整してセレクタ13aから与えられる入力テストパターンをシリアルデータとしてをメモリ15aに与える。
被測定対象である被試験デバイス1の出力側には、記憶装置としてのメモリ25aが接続され、メモリ15aから被測定対象LSIの被試験デバイス1の入力側に入力されて処理され、その結果である出力期待値が被試験デバイス1の出力側からメモリ25aにパラレルに出力され、メモリ25aに格納される。
メモリ25aからは出力期待値データがシリアルに読み出され、遅延調整回路24aで遅延調整され、セレクタ23a、バッファ22aを介して入出力端子31aに出力される。
セレクタ13a、23a、メモリ15a、25aは制御回路16により制御される。制御回路16は、通常動作時とテスト時の入出力端子11の切り替え、データの入力と出力の切り替えのためのセレクタ13a、23aの制御、メモリ15a、25aのリード/ライトの切り換え制御を行う。
図2に示すように、メモリ15aを持つことにより、入出力端子31から与えられる外部からのテスト入力をシリアルで入力し、メモリ15aで蓄え、パラレルで被試験デバイス1に出力することにより、外部の入出力端子31の削減が可能となる。同様に、外部へのテスト出力は被試験デバイス1からパラレルデータをメモリ25aへ蓄えた後、シリアルで外部へ出力することにより、外部の入出力端子31の削減が可能となる。
このように、図2に示す回路構成を使用することにより、被試験デバイス1にメモリ15a、25aを接続するため、パラレルデータの入出力を1本の外部入出力端子31でも可能となり、テスト用外部入出力端子を削減することができ、チップサイズの小さくすることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 被試験デバイス(DUT)、11 入力端子、12 バッファ、13 セレクタ、14 第1の遅延回路、15 第1のメモリ、16 制御回路、21 出力端子、22 バッファ、23 セレクタ、24 第2の遅延回路、25 第2のメモリ、26 制御回路。
Claims (4)
- 外部から入力されるテストパターンの入力データの遅延量を調整する第1の遅延調整回路と、この第1の遅延回路から出力されるテストパターンの入力データを記憶する第1の記憶手段と、この第1の記憶手段からパラレルに出力されるテストパターンの入力データを処理して出力期待値を出力する内部回路と、この内部回路からパラレルに出力される出力期待値データを記憶する第2の記憶手段と、この第2の記憶手段から出力されるデータの遅延量を調整する第2の遅延調整回路と、この第2の遅延調整回路からの出力を期待値として外部へ出力することを特徴とする半導体集積回路装置。
- 前記第1の遅延回路にテストパターンの入力データがパラレルに与えられ、この第1の遅延回路から第1の記憶手段にテストパターンの入力データがパラレルに与えられ、前記第2の記憶手段から第2の遅延調整回路に出力期待値がパラレルに出力され、前記第2の遅延調整回路から期待値をパラレルに出力することを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1及び第2遅延調整回路は、フリップフロップを複数段持つことを特徴とする請求項1又は2に記載の半導体集積回路装置。
- 前記第1の遅延回路にテストパターンの入力データがシリアルに与えられ、前記第1の記憶手段にデータを格納後内部回路にパラレルに出力すると共に、前記第2の記憶手段から前記第2の遅延回路に出力期待値をシリアルに出力し、パラレルデータをデータ幅よりも少ない外部入出力端子数でデータの入出力を行うことを特徴とする請求項1に記載の半導体集積回路装置。
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Cited By (1)
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JP2014072549A (ja) * | 2012-09-27 | 2014-04-21 | Anritsu Corp | データ通信装置及び方法 |
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2008
- 2008-03-07 JP JP2008057637A patent/JP2009216419A/ja not_active Withdrawn
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