JP2009212309A - 半導体パッケージ - Google Patents

Abstract

【課題】キャビティ電流を有効に抵抗体で消費させることができ、量産性の向上が図れる半導体パッケージを得ること。
【解決手段】キャビティは、封止蓋４とシールリング３と上部スルーホール群７と下部スルーホール群８とベースキャリア６とにより構成される。上部スルーホール群７と下部スルーホール群８との間には、抵抗体層９をキャビティの側壁上部であるシールリング３の全周に渡って装荷してある。キャビティの壁面を流れるキャビティ電流は、確実に抵抗体層９を通って下部スルーホール群８に流れる。つまりキャビティ電流を抵抗体層９に効率よく消費させることができる。また、シールリング実装パターン１４及び上部スルーホール群７は、表面グランドパターン１５などのグランドパターンとは接続されない構成であるので、誘電体多層基板２は穴あき異形基板とする必要がなく、量産性が向上する。
【選択図】 図１

Description

この発明は、半導体デバイス、特に、マイクロ波帯やミリ波帯などの高周波数帯で動作する高周波半導体デバイスを搭載する半導体パッケージに関するものである。

ミリ波レーダ用半導体デバイスなどの高周波半導体デバイスは、耐環境性、動作の安定性、低コスト化、小型化、などの観点から、気密でかつ電気的にシールドするキャビティ内に収容する形でパッケージ化されている。しかし、このキャビティでは、不要な共振が発生するという問題がある。

すなわち、パッケージ内のキャビティの一辺の長さが、キャビティを伝搬する電磁波の管内波長の概略１／２以上となると、その波長に対応する周波数帯において共振が発生し、キャビティ内に定在波を形成する場合がある。半導体デバイスは、誘電体基板に載置され、誘電体基板上の伝送線路とボンディングワイヤで電気的な接続されているが、キャビティに生じた定在波は、半導体デバイスやボンディングワイヤ端子間のキャビティ内アイソレーション（減衰量）を低下させる。その結果、半導体デバイスの動作や伝送線路の特性が不安定になる。

特に、ミリ波帯（３０ＧＨｚ〜３００ＧＨｚ）で動作する高周波半導体デバイスでは、当該デバイスの寸法と信号周波数に対応する伝搬波長の寸法とが近接してくるので、キャビティの大きさを信号周波数に対応する伝搬波長の１／２以下とすることは困難であり、高次の共振モードが発生しやすい。

そこで、例えば特許文献１では、キャビティの寸法による共振を抑圧する方策として、キャビティの壁面を流れる高周波電流（キャビティ電流）を抵抗体にて損失させる技術が提案されている。

すなわち、特許文献１では、誘電体多層基板に形成した凹状穴を半導体素子及び誘電体回路基板を搭載するキャビティとし、このキャビティの周囲に等価的な金属壁を形成するように設けられる第１の表裏導通スルーホール群（７ａ）と、上記誘電体多層基板内に配置され、上記第１の表裏導通スルーホール群（７ａ）に接続される抵抗体（９）と、上記第１の表裏導通スルーホール群（７ａ）と上記キャビティとの間に形成され、この抵抗体（９）を接地導体に接続する第２の表裏導通スルーホール群（７ｂ）とを備えた半導体パッケージが開示されている。

特開２００１−１９６５０２号公報

しかしながら、上記特許文献１に開示される構成では、抵抗体を迂回する短絡パスである第１の表裏導通スルーホール群の電気長に関する記載がなく、不明であるが、その電気長によっては、キャビティ電流が抵抗体で有効に消費されない場合が起こる。

また、上記特許文献１に開示される構成では、高周波デバイスを穴あきの誘電体多層基板の内部に搭載するので、穴あけという二次的な工程が必要となる。その結果、量産性が低下し、コストアップを招来する。

この発明は、上記に鑑みてなされたものであり、キャビティ電流を有効に抵抗体で消費させることができ、量産性の向上が図れる半導体パッケージを得ることを目的とする。

上述した目的を達成するために、この発明は、半導体デバイスを収容するキャビティが、前記半導体デバイスを表面に搭載する誘電体多層基板の表面外周側に前記半導体デバイスを囲んで配置されるシールリングと、前記シールリングの上端開口部を塞ぐ封止蓋と、前記シールリングの下端下方における前記誘電体多層基板の内部に等価的な金属壁を形成するように設けられるスルーホール群と、前記誘電体多層基板の裏面グランドパターンが接合されるベースキャリアとで構成される半導体パッケージであって、前記シールリングの下端を前記誘電体多層基板の表面上に接合する実装パターンは、前記半導体デバイスを囲む表面グランドパターンと分離して形成され、前記スルーホール群は、一端が前記シールドリングの下端に接続される上部スルーホール群と、一端が前記裏面グランドパターンに接続される下部スルーホール群とに分離して構成され、前記上部スルーホール群の他端と前記下部スルーホール群の他端との間は、抵抗導体層を介して接続されていることを特徴とする。

この発明によれば、キャビティ電流を有効に抵抗体で消費させることができ、穴あきの誘電体多層基板を用いないので、量産性の向上が図れるという効果を奏する。

以下に図面を参照して、この発明にかかる半導体パッケージの好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１による半導体パッケージの構成を示すブロック図である。図２は、図１に示す半導体パッケージのシールリング及び封止蓋を除いた表面の状態を示す平面図である。図３は、図１に示す誘電体多層基板の内層に配置する抵抗体層の一例を示す平面図である。

図１において、半導体パッケージ１の外形状は、直方体形状の誘電体多層基板２と、この誘電体多層基板２の表面側の外周囲に配置されるシールリング３と、このシールリング３の上端開口部を塞ぐ封止蓋４とによって規定される。

シールリング３は、銅板などの導電性板材を矩形リング状に形成したものである。このシールリング３は、下端が誘電体多層基板２の表面にハンダ等で固定配置され、上端開口部に封止蓋４が接着固定される。封止蓋４も、銅板などの導電性板材で形成されている。

誘電体多層基板２は、側端が半導体パッケージ１の図示しない側壁に密着し、裏面を被覆する裏面グランドパターン５が半導体パッケージ１の底面であるベースキャリア６にハンダ等で接合されることで、半導体パッケージ１内に固定されている。

そして、誘電体多層基板２内の外周囲であるシールリング３の下方内部に、等価的な金属壁を作る構成として、従来では、表裏面間を連通するスルーホール群を形成していた。

つまり、問題となる共振を起こすキャビティが、ベースキャリア５と、誘電体多層基板１内の外周囲に形成される等価的な金属壁と、シールリング３と、封止蓋４とによって形成される構造である。

この実施の形態１では、このキャビティ構造において、誘電体多層基板２内の外周囲に等価的な金属壁を形成するスルーホール群を、図１に示すように、誘電体多層基板２の内部において、表面側の上部スルーホール群７と、裏面側の下部スルーホール群８とに分離し、それらの分離端間に抵抗体層９を介在させる構成とした。

また、誘電体多層基板２の表面には、シールリング３の内側に、高周波半導体デバイスであるマイクロ波能動デバイス１０ａ，１０ｂと、それらがボンディングワイヤ１１を介して接続される伝送線路１２ａ，１２ｂ，１２ｃとが配置されている。シールリング３の外側には、伝送線路１２ａに対する入出力端子１３ａと、伝送線路１２ｃに対する入出力端子１３ｂとが配置されている。

この場合、誘電体多層基板２の表面には、シールリング３を実装するシールリング実装パターン１４と、表面グランドパターン１５とが形成され、表面グランドパターン１５上にマイクロ波能動デバイス１０ａ，１０ｂが搭載されている。そして、伝送線路１２ａ，１２ｂ，１２ｃが、表面グランドパターン１５の開口部に形成されている。この表面グランドパターン１５は、誘電体多層基板２の内層に設けられる内層グランドパターンと裏面グランドパターン５とに接続される。

従来では、この表面グランドパターンをシールリング３の実装パターンにも利用していた。そのため、従来では、特許文献１に示されるように、キャビティを形成するために誘電体多層基板を穴あき異形基板とする必要があった。

これに対して、この実施の形態１では、図２に示すように、シールリング実装パターン１４を、表面グランドパターン１５とは分離して設けてある。シールリング実装パターン１４における白抜きの○印は、上部スルーホール群７の上端との接合位置を表している。つまり、シールリング実装パターン１４と上部スルーホール群７は、誘電体多層基板２のグランドパターンに接続されない構成である。一方、下部スルーホール群８の下端は、裏面グランドパターン５に接続されている。

抵抗体層９は、誘電体多層基板２内の所定の内層に、例えば、図３に示すように、シールリング３の矩形リング形状と同じ形状をして形成される。なお、白抜きの○印は、図示例では、上部スルーホール群７の下方端との接合位置を表している（なお、下部スルーホール群８は、上部スルーホール群７と短絡しないように白抜きの○印の間に配置され、その上端は抵抗体層９に接合されている）。

なお、誘電体多層基板１の内部には、マイクロ波能動デバイス１０ａ，１０ｂの信号グランドを裏面グランドパターン５に接続するグランドスルーホール１６が設けられる。また、伝送線路１２ａと入出力端子１３ａとの間を接続する信号接続用スルーホール１７ａ，１７ｂ及び内層伝送線路１８ａが設けられる。同様に、伝送線路１２ｃと入出力端子１３ｂとの間を接続する信号接続用スルーホール１７ｃ，１７ｄ及び内層伝送線路１８ｂが設けられる。

次に、動作について説明する。外部から一方の入出力端子１３ａに入力するマイクロ波或いはミリ波の無線周波信号は、信号接続用スルーホール１７ａ、内層伝送線路１８ａ、信号接続用スルーホール１７ｂ、伝送線路１２ａ、ボンディングワイヤ１１を通ってマイクロ波能動デバイス９ａに入力し、マイクロ波能動デバイス９ａにて、例えば増幅処理が行われる。そして、増幅処理された無線周波信号は、ボンディングワイヤ１１、伝送線路１２ｂ、ボンディングワイヤ１１を通ってマイクロ波能動デバイス９ｂに入力し、マイクロ波能動デバイス９ｂにて、例えば変調処理（振幅変調や位相変調など）等の最終処理が行われる。最終処理が行われた無線周波信号は、ボンディングワイヤ１１、伝送線路１１ｃ、信号接続用スルーホール１７ｃ、内層伝送線路１８ｂ、信号接続用スルーホール１７ｄを通って他方の入出力端子１３から外部に送出される。

ここで、実施の形態１によるキャビティは、封止蓋４と、シールリング３と、上部スルーホール群７と、下部スルーホール群８と、ベースキャリア６とによって構成される。このキャビティの共振周波数が、扱う無線周波信号の周波数よりも低い場合は、キャビティ内に発生する共振によってマイクロ波能動デバイス９ａ，９ｂに不安定動作や特性不良が発生する可能性がある。

図４は、キャビティ共振時に発生する磁界とキャビティ電流との一例を示す図である。図４に示すように、キャビティ２０の共振時は、キャビティ２０の壁面には、共振磁界２１と直交する方向にキャビティ電流２２が流れている。

この実施の形態１では、キャビティ２０の側壁の下部は、上部スルーホール群７と、下部スルーホール群８とで構成されるが、上部スルーホール群７と、下部スルーホール群８との間には、抵抗体層９をキャビティ２０の側壁の上部であるシールリング３の全周に渡って装荷してある。

そして、シールリング実装パターン１４及び上部スルーホール群７は、表面グランドパターン１５などのグランドパターンとは接続されない構成であるので、製造時に、上部スルーホール群７と下部スルーホール群８とが短絡する虞はない。

したがって、キャビティ２０の壁面を流れるキャビティ電流２２は、確実に抵抗体層９を通って下部スルーホール群８に流れることになる。これによって、キャビティ電流２２に付随する共振エネルギーを抵抗体層９に効率よく消費させることができる。

このように、実施の形態１によれば、共振磁界２１のエネルギーが抵抗体層９に効率よく吸収され、消費されるので、キャビティ共振を確実に抑圧でき、マイクロ波能動デバイス９ａ，９ｂの動作特性が改善される。

また、シールリング実装パターン１４及び上部スルーホール群７は、表面グランドパターン１５などのグランドパターンとは接続されない構成であるので、誘電体多層基板２は穴あき異形基板とする必要がなく、量産性が向上する。加えて、誘電体多層基板２の内層を電源制御線の配線に有効に利用することができる。

なお、実施の形態１では、抵抗体層９は、シールリング３の全周に渡って装荷する場合を示したが、共振磁界の強い領域に離散的に装荷してもよい。この構成では、キャビティ電流２２の少なく抵抗層が装荷されない領域では、上部スルーホール群７と下部スルーホール群８とを導通させることになる。

実施の形態２．
図５は、この発明の実施の形態２による半導体パッケージの要部構成を示す平面図である。図５に示すように、この実施の形態２による半導体パッケージでは、上部スルーホール群７と下部スルーホール群８とは、抵抗体層９の配置面の面内（水平面内）においてずれた位置に配置される。

上部スルーホール群７の各上部スルーホールの下端と、下部スルーホール群８の各下部スルーホールの上端とには、それぞれ、スルーホール接続ランド２５，２６が設けられ、対応するスルーホール接続ランド２５とスルーホール接続ランド２６との間が、抵抗体層９の配置面の面内において、共振周波数の１／２波長を有する内層接続パターン２７によって接続されている。

そして、内層接続パターン２７の中央部とグランドスルーホール２９との間、つまり、対応する上部スルーホールの下端と下部スルーホールの上端とからそれぞれ１／４波長の点とグランドスルーホール２９との間に、終端抵抗体２８が装荷されている。

ここで、終端抵抗体２８の抵抗値Ｒｔは、Ｚを内層接続パターン２７の特性インピーダンス、Ｒを抵抗体層９の抵抗値として、Ｒｔ＝Ｚ^２／Ｒである。

この実施の形態２によれば、キャビティ電流の周波数において、ウイルキンソン分配回路で規定されているように、抵抗体層９を通る抵抗パスと内層接続パターン２７を通る導体パスとでキャビティ電流が等振幅逆位相となるので、対応する上部スルーホールの下端と下部スルーホールの上端との間のアイソレーションが増大し、キャビティ電流を効果的に低減できる。

また、上部スルーホール群７の各下端と、下部スルーホール群８の各上端とは、内層接続パターン２７によって直流的短絡されているので、封止蓋４を大電流によるシーム溶接によってシールリング３の上端開口部に融着することができる。

なお、実施の形態２では、上部スルーホール群７と下部スルーホール群８とは、抵抗体層９の配置面の面内（水平面内）おいてずれた位置に配置する場合を示したが、更に、積層方向である垂直面内においてもずれた位置に配置する構成とすることができる。

例えば、抵抗体層９が、第２層に配置されるとすれば、上部スルーホール群７を第１層から第２層までの間に設け、下部スルーホール群８を第４層から裏面グランドパターン５との間に設ける。

そして、抵抗パスを、対応する上部スルーホールと下部スルーホールのうち、上部スルーホールの下端と下部スルーホールの上端との間を抵抗充填スルーホールで接続することで形成する。

また、上記抵抗パスに対する迂回路である導体パスを、第２層から第４層の間をスルーホール及び内層接続パターンで接続することで形成し、この迂回路の全長をキャビティの共振周波数の１／２波長の長さに形成する。終端抵抗体は、第３層に設ける構成となる。

実施の形態３．
図６は、この発明の実施の形態３による半導体パッケージの要部構成を示す断面図である。図６に示すように、この実施の形態３による半導体パッケージでは、図１に示した抵抗体層９を設けずに、上部スルーホール群７と下部スルーホール群８とを連通したスルーホール群とし、その連通したスルーホール群を誘電体多層基板の表面から裏面グランドパターンまでの間に抵抗材を充填した抵抗充填スルーホール群３０とした。

なお、符号３１ａ，３１ｂは、伝送線路または入出力端子である。符号１７は、信号接続用スルーホールである。符号１８は、内層伝送線路である。

この実施の形態３によれば、抵抗値管理が一層容易になるという利点も得られる。

以上のように、この発明にかかる半導体パッケージは、キャビティ共振の抑圧と量産性の向上との両立を図るのに有用である。

この発明の実施の形態１による半導体パッケージの構成を示す断面図である。 図１に示す半導体パッケージのシールリング及び封止蓋を除いた表面の状態を示す平面図である。 図１に示す誘電体多層基板の内層に配置する抵抗体層の一例を示す平面図である。 キャビティ共振時に発生する磁界とキャビティ電流との一例を示す図である。 この発明の実施の形態２による半導体パッケージの要部構成を示す平面図である。 この発明の実施の形態３による半導体パッケージの要部構成を示す断面図である。

符号の説明

１ 半導体パッケージ
２ 誘電体多層基板
３ シールリング
４ 封止蓋
５ 裏面グランドパターン
６ ベースキャリア
７ 上部スルーホール群
８ 下部スルーホール群
９ 抵抗体層
１０ａ，１０ｂ 高周波半導体デバイス（マイクロ波能動デバイス）
１１ ボンディングワイヤ
１２ａ，１２ｂ，１２ｃ 伝送線路
１３ａ，１３ｂ 入出力端子
１４ シールリング実装パターン
１５ 表面グランドパターン
１６，２９ グランドスルーホール
１７，１７ａ，１７ｂ，１７ｃ，１７ｄ 信号接続用スルーホール
１８，１８ａ，１８ｂ 内層伝送線路
２０ キャビティ
２５，２６ スルーホール接続ランド
２７ 内層接続パターン
２８ 終端抵抗体
３０ 抵抗充填スルーホール群
３１ａ，３１ｂ 伝送線路または入出力端子

Claims (8)

1. 半導体デバイスを収容するキャビティが、前記半導体デバイスを表面に搭載する誘電体多層基板の表面外周側に前記半導体デバイスを囲んで配置されるシールリングと、前記シールリングの上端開口部を塞ぐ封止蓋と、前記シールリングの下端下方における前記誘電体多層基板の内部に等価的な金属壁を形成するように設けられるスルーホール群と、前記誘電体多層基板の裏面グランドパターンが接合されるベースキャリアとで構成される半導体パッケージであって、
   前記シールリングの下端を前記誘電体多層基板の表面上に接合する実装パターンは、前記半導体デバイスを搭載する表面グランドパターンと分離して形成され、
   前記スルーホール群は、一端が前記シールドリングの下端に接続される上部スルーホール群と、一端が前記裏面グランドパターンに接続される下部スルーホール群とに分離して構成され、
   前記上部スルーホール群の他端と前記下部スルーホール群の他端との間は、抵抗導体層を介して接続されている、
   ことを特徴とする半導体パッケージ。
2. 前記抵抗体層は、前記シールリングの全周囲に対応する下端下方の前記誘電体多層基板内に設けられていることを特徴とする請求項１に記載の半導体パッケージ。
3. 前記上部スルーホール群と前記下部スルーホール群とは、前記抵抗体層の配置面と同一の水平面内でずれて配置され、前記抵抗体層に接続される対応する上部スルーホールの他端と下部スルーホールの他端との間が、前記抵抗体層の配置層において、前記キャビティの共振周波数の１／２波長の長さを有する内層接続パターンで接続されている、
   ことを特徴とする請求項１に記載の半導体パッケージ。
4. 前記内層接続パターンの中央点は、終端抵抗体を介してグランドパターンに接続されている、ことを特徴とする請求項３に記載の半導体パッケージ。
5. 前記上部スルーホール群と前記下部スルーホール群とは、水平面内及び垂直面内でずれて配置され、
   対応する上部スルーホールの他端と対応する下部スルーホールの他端とが抵抗体層または抵抗充填スルーホールを介して接続され、
   当該対応する上部スルーホールの他端と下部スルーホールの他端との間を接続するスルーホール及び内層接続パターンの全長が、前記キャビティの共振周波数の１／２波長の長さを有している、
   ことを特徴とする請求項１に記載の半導体パッケージ。
6. 前記スルーホール及び内層導体パターンの全長の中央点は、終端抵抗体を介してグランドパターンに接続されている、ことを特徴とする請求項５に記載の半導体パッケージ。
7. 前記終端抵抗体の抵抗値Ｒｔは、Ｚを前記内層接続パターンの特性インピーダンス、Ｒを前記抵抗体層の抵抗値とするとき、Ｒｔ＝Ｚ^２／Ｒである、ことを特徴とする請求項４または６に記載の半導体パッケージ。
8. 表面に半導体デバイスを搭載する誘電体多層基板を収容するキャビティが、前記誘電体多層基板の表面外周側に前記半導体デバイスを囲んで配置されるシールリングと、前記シールリングの上端開口部を塞ぐ封止蓋と、前記シールリングの下端下方における前記誘電体多層基板の内部に等価的な金属壁を形成するように設けられるスルーホール群と、前記誘電体多層基板の裏面グランドパターンが接合されるベースキャリアとで構成される半導体パッケージであって、
   前記シールリングの下端を前記誘電体多層基板の表面上に接合する実装パターンは、前記半導体デバイスを囲む表面グランドパターンと分離して形成され、
   前記スルーホール群は、一端が前記シールドリングの下端に接続され、他端が前記裏面グランドパターンに接続される抵抗充填スルーホール群で形成されている、
   ことを特徴とする半導体パッケージ。

Images