JP2009201096A - スイッチ回路 - Google Patents
スイッチ回路 Download PDFInfo
- Publication number
- JP2009201096A JP2009201096A JP2008278439A JP2008278439A JP2009201096A JP 2009201096 A JP2009201096 A JP 2009201096A JP 2008278439 A JP2008278439 A JP 2008278439A JP 2008278439 A JP2008278439 A JP 2008278439A JP 2009201096 A JP2009201096 A JP 2009201096A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- fet
- input
- switch circuit
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
【課題】高周波用スイッチ回路としての歪み特性が悪くなってしまうという問題があった。
【解決手段】本発明のスイッチ回路は、入出力端子間に直列に接続されたトランジスタと、トランジスタの導通状態を制御する信号が入力される制御端子と、トランジスタの制御電極と制御端子間に接続された第1の抵抗と、制御端子とトランジスタの制御電極間に第1の抵抗と並列に接続された、ダイオードと第2の抵抗の直列回路を備えたことを特徴とする。
【選択図】図1
【解決手段】本発明のスイッチ回路は、入出力端子間に直列に接続されたトランジスタと、トランジスタの導通状態を制御する信号が入力される制御端子と、トランジスタの制御電極と制御端子間に接続された第1の抵抗と、制御端子とトランジスタの制御電極間に第1の抵抗と並列に接続された、ダイオードと第2の抵抗の直列回路を備えたことを特徴とする。
【選択図】図1
Description
本発明は高周波スイッチ回路に関するものであり、高入力電力特性を持つスイッチ回路を実現するものである。
近年、移動体通信機器の高性能化に伴い、端末機に用いられる高周波半導体装置の小型化および高性能化が強く求められている。また、特に、アンテナ切り替えを行う高周波スイッチ回路には、低挿入損失化、低歪化および高入力電力化を同時に達成することが要求されている。
また、複数の周波数に対応可能な機器では、アンテナ切り替えを行うスイッチとしては1対nの切り替えを行うスイッチ(以後、SPnTスイッチと称す)が多く用いられている。このアンテナ切り替えを行うスイッチには、GaAs基板上に形成された接合型FET(Junction Type Field Effect Transistor:以後、J−FETと称す)を用いるのが一般的である。
SPnTスイッチでは、複数の出力端子(あるいは入力端子)と、1つの入力端子(あるいは出力端子)間に、スイッチ素子としてのFET(Field Effect Transistor:以後、単にFETと称す)が単数あるいは複数接続され、FETの制御電極(ゲート電極)に対して、制御信号を入力することで、任意の入出力端子間を接続している。
このような、FETを用いたスイッチ素子では、ゲート容量などにより、制御信号に対しての応答時間が遅延してしまう。そのため、特許文献1に記載された技術では、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:以後、MOSFETと称す)のゲート電極とパルス発生器100の間に双方向のダイオード200を並列に接続してMOSFETのオン、オフの切り替え時間を短縮している(図12参照)。
実開平4−89623号公報
しかしながら、高周波用のスイッチ回路としては、J−FETのゲート電極と制御端子間に抵抗を接続し、オフ状態とする経路のJ−FETを確実にオフ状態とする必要がある。一方で、高周波回路に用いられるスイッチ回路のJ−FETのゲート電極に、特許文献1に示すMOSFETのように双方向ダイオードを直接接続して高速化を図った場合、高周波信号(RF信号)が入力された場合は、ダイオードがオン、オフ動作を繰り返し、スイッチ回路としての歪み特性が悪くなってしまうという問題があった。
スイッチ回路は、入出力端子間に直列に接続されたトランジスタと、トランジスタの導通状態を制御する信号が入力される制御端子と、トランジスタの制御電極と制御端子間に接続された第1の抵抗と,制御端子とトランジスタの制御電極間に第1の抵抗と並列に接続された、ダイオードと第2の抵抗の直列回路を備えたことを特徴とする。
上記のように構成したスイッチ回路では第2の抵抗により、入力信号の歪みを低減することが可能となる。
上記のように構成したスイッチ回路では第2の抵抗により、入力信号の歪みを低減することが可能となる。
歪み特性を悪化させずに、入力電力に対する優れた特性を有する高周波スイッチを提供することが可能となる。
以後、図面を参照して本発明について詳細に説明する。
実施の形態1
図1は、本発明の実施の形態1のスイッチ回路10を示す回路図である。図1に示すように実施の形態1の高周波用スイッチ回路10は、入出力端子(入出力端子2と区別するため、以後、入力端子としての動作を基本にして説明する)1、複数の入出力端子(入出力端子1と区別するため、以後、出力端子としての動作を基本にして説明する)2〜2n、複数のスイッチ素子3〜3n、複数の制御端子4〜4nを有している。つまり、本実施の形態におけるスイッチ回路10は、SPnTスイッチであり、例えば1本のアンテナに対し、1対nの接続を実施するためのスイッチ回路である。
図1は、本発明の実施の形態1のスイッチ回路10を示す回路図である。図1に示すように実施の形態1の高周波用スイッチ回路10は、入出力端子(入出力端子2と区別するため、以後、入力端子としての動作を基本にして説明する)1、複数の入出力端子(入出力端子1と区別するため、以後、出力端子としての動作を基本にして説明する)2〜2n、複数のスイッチ素子3〜3n、複数の制御端子4〜4nを有している。つまり、本実施の形態におけるスイッチ回路10は、SPnTスイッチであり、例えば1本のアンテナに対し、1対nの接続を実施するためのスイッチ回路である。
ここで、図1に示されるスイッチ回路10は、ギガヘルツ(Ghz)帯などの高周波の信号を入出力するためのスイッチ回路である。そのため、スイッチとなるトランジスタとしてはGaAs基板上に形成されたJ−FETが使用される。また、それぞれのスイッチ素子3〜3nは、複数の単位スイッチ素子(3−1〜3−3、3n−1〜3n−3)を有している。この複数の単位スイッチ素子3−1〜3−3、3n−1〜3n−3は、入力端子1と出力端子2〜2n間に直列に接続されている。各単位スイッチ素子の詳細な構成については、後述する。
また、図1では、図面の簡略化のため1つの入力端子1に対し、2つの出力端子2、2nのみ示されているが、上記したように本実施の形態のスイッチ回路10は、SPnTスイッチである。よって、出力端子2及び2n間に複数の出力端子2k(kは任意の自然数)を有することも可能である。また、図1では、入力端子1及び出力端子2〜2nの間には3つの単位スイッチ素子(3−1〜3−3、3n−1〜3n−3)が接続されている例を示しているが、入出力端子間に接続される単位スイッチ素子の数は任意であり単数であっても良い。ただし、高周波スイッチ回路としては周波数特性を向上させるために複数のJ−FETを用いたスイッチ素子であることが好ましい。
入力端子1は、高周波信号(RF信号)が入力される端子である。入力端子1は、アンテナなどに接続され、アンテナが受信したRF信号が入力される(出力端子として機能する場合は入出力端子2〜2nの任意の端子に入力された信号をアンテナに出力する)。出力端子2〜2nは、入力端子1に入力された信号を後段の回路へと出力するための出力端子である(入力端子として機能する場合は、入出力端子2〜2nの任意の端子に入力された信号を入出力端子1に入力する)。制御端子4〜4nは、入力端子1と任意の出力端子2〜2nを接続するための制御信号を入力する端子である。この制御端子4〜4nに入力される信号に基づいて、入力端子1と出力端子2〜2nのうちの任意の出力端子が接続される。スイッチ素子3〜3nは、制御端子4〜4nに入力される制御信号に基づいて、入力端子1と出力端子2〜2nの接続状態を決定する素子である。
ここで、本実施の形態では、スイッチ素子3〜3nに用いられる各単位スイッチ素子(3−1〜3−3、3n−1〜3n−3)の構成は同一であるため、単位スイッチ3−1に関して、その詳細な構成を説明する。他の単位スイッチ素子(3−2、3−3、3n−1〜3n−3)の構成についてはその詳細な説明を省略する。
単位スイッチ3−1は、第1の抵抗31、ダイオード32、33、第2の抵抗34、J−FET35、バイアス供給用抵抗36を有している。
第1の抵抗31は、制御端子4とJ−FET35の制御電極(ゲート電極)との間に直列に接続されている。ダイオード32、33は、制御端子4とJ−FET35のゲート電極との間に直列に接続されている。ダイオード32、33は、それぞれアノードが制御端子4側に、カソードがJ−FET35のゲート電極側に接続されている。第2の抵抗34はダイオード32、33とJ−FET35のゲート電極との間に直列に接続されている。これらのダイオード32、33及び第2の抵抗34は、第1の抵抗31に対して並列に接続されている。なお、ダイオード32、33に関しては任意の数のダイオードの数を設定することが可能であり、図1に示されたように2段接続のダイオードに限定されるものではない。
J−FET35は、入力端子1及び出力端子2の間に直列に接続される。本実施の形態ではスイッチ素子3は、スイッチであるJ−FETを3個直列につないだ構造とされるため、単位スイッチ素子3−1のJ−FET35のソース(ドレイン)は、単位スイッチ素子3−2のJ−FET35−2のソース(ドレイン)に接続される構成となっている。上記したように、入出力端子間の単位スイッチ素子の数は任意に設定できるため、J−FET35のソース(ドレイン)は、直接出力端子2に接続されても良い。J−FET35のゲート電極は、上記したように制御端子4に接続され、制御端子4に入力される制御信号によって、J−FET35の導通状態が決定される。
バイアス供給用抵抗36は、入出力端子間が接続されない場合の、入出力端子間のインピーダンスを調整するための抵抗素子である。バイアス供給用抵抗36は、J−FET35のソースードレイン間に、J−FET35に対して並列に接続される。
このように構成された本実施の形態のスイッチ回路10の動作について説明する。なお、以後の動作説明においても各単位スイッチ回路(3−1〜3−3、3n−1〜3n−3)の動作は、同様であるため、単位スイッチ回路3−1の動作についてのみ説明する。
制御端子4の電位がLowレベルからHighレベルへと立ち上がった場合、ダイオード32、33及び第2の抵抗34が接続されていなければ、J−FET35のゲート電位は第1の抵抗31を介する電流とJ−FET35のゲート容量によって決定される。
しかしながら、本実施の形態では、第1の抵抗31に対して並列にダイオード32、33及び第2の抵抗34が接続されている。そのため、J−FET35のゲート電位をVg、2段接続されたダイオード32、33のそれぞれのしきい値電圧をVF、第2の抵抗の抵抗値をR2、制御端子4からダイオード32、33、抵抗34を介してJ−FET35のゲート電極に対して流れる電流値をIgとした場合、
Vg>2・VF+R2・Ig ・・・(1)
となるまでは、ダイオード32、33及び第2の抵抗34を介した電流経路を通して、J−FET35のゲート電位が上昇する。Vgが上記した(1)式の電位に達した後は、J−FET35のゲート電位Vgは、第1の抵抗31を介した電流により上昇する。このように、本実施の形態では、J−FET35のゲート電極を充電する経路として、ダイオード32、33及び抵抗34を介した電流経路を設けることで、制御端子4の立ち上がりに対して、J−FET35がオン状態となるまでの時間の追従を早くすることが可能となる。この制御信号に対するゲート電位Vgの変化の様子を図2に示す。図2において、実線は制御端子4に入力される制御信号の変化を示し、破線は本実施の形態におけるゲート電位Vgの変化を示す。また、点線は、本実施の形態に示されたダイオード32.33、第2の抵抗34を介する電流経路を設けない場合のゲート電位Vgの変化を示している。
Vg>2・VF+R2・Ig ・・・(1)
となるまでは、ダイオード32、33及び第2の抵抗34を介した電流経路を通して、J−FET35のゲート電位が上昇する。Vgが上記した(1)式の電位に達した後は、J−FET35のゲート電位Vgは、第1の抵抗31を介した電流により上昇する。このように、本実施の形態では、J−FET35のゲート電極を充電する経路として、ダイオード32、33及び抵抗34を介した電流経路を設けることで、制御端子4の立ち上がりに対して、J−FET35がオン状態となるまでの時間の追従を早くすることが可能となる。この制御信号に対するゲート電位Vgの変化の様子を図2に示す。図2において、実線は制御端子4に入力される制御信号の変化を示し、破線は本実施の形態におけるゲート電位Vgの変化を示す。また、点線は、本実施の形態に示されたダイオード32.33、第2の抵抗34を介する電流経路を設けない場合のゲート電位Vgの変化を示している。
また、本実施の形態では、ダイオード33とJ−FET35のゲート電極間に第2の抵抗34を設けている。この第2の抵抗34により、入力端子1に大きな電圧振幅を有するRF信号が入力された場合でも、入力信号に対する歪みを小さくすることが可能となる。仮に図12に示すようにMOSFETのゲート電極に双方向ダイオードを直接接続した場合、SPnTスイッチにおいてオフ状態としたい経路(例えば入力端子1−出力端子2間)のJ−FET35のゲートには、入力信号に対応した大振幅の電圧が印加される。この振幅は、入力信号の電圧振幅をVRFとし、出力端子2に対する経路をオフ状態とする場合、単位スイッチ回路3−1のJ−FET35のゲート電極には5/6・VRFの振幅の電圧が印加されることとなる(スイッチ素子3のJ−FETを3段直列の構成としているため、ゲート−ソース間容量、ゲート−ドレイン間容量が全てのJ−FETで等しいとした場合、J−FET35のゲート電極には5/6・VRFの電圧振幅が与えられる)。
このような電圧振幅を有する電圧がダイオードに与えられた場合、ダイオードがオン・オフの動作を繰り返してしまう。その結果、オフ状態としたいパスにおける出力端での反射などの影響によって入力端子1に与えられる入力信号に対する歪みが大きくなる。そのため、本実施の形態では、ダイオード32、33とJ−FET35のゲート電極との間に第2の抵抗34を挿入し、電圧振幅を分圧している。このように、ダイオード32、33及び第2の抵抗34を用いて入力端子1に大きな電圧振幅を有する信号が入力された場合でも、その大きな電圧振幅がJ−FET35のゲート電位に与える影響を小さくすることが可能である。なお、入力される信号の電圧振幅の範囲などから適宜、ダイオードの接続段数、第2の抵抗の抵抗値を決定することによって入力端子1の分圧値は適宜調整することが可能である。このように構成することで本実施の形態によれば入力信号に対しての歪み特性の改善が可能となる。
つまり、J−FET35のゲート電極からみて、歪を発生するダイオード32、33との間に第2の抵抗34を設けている。ダイオード32、33で発生する歪の電圧成分をVDiとすれば、この電圧によりJ−FET35のゲート電極に現れる電圧VGnは、第2の抵抗34をR34とし、オフ状態のJ−FET35のゲート−ソース、ゲート−ドレイン間容量をCoffとして
(入力端子のインピーダンスを50ohmとした)
で表わされる。(2)式から分かるようにR34が大きい場合、J−FET35のゲート電極に現れるダイオード32、33で発生する歪の電圧成分による影響は小さくなる。
(入力端子のインピーダンスを50ohmとした)
で表わされる。(2)式から分かるようにR34が大きい場合、J−FET35のゲート電極に現れるダイオード32、33で発生する歪の電圧成分による影響は小さくなる。
仮に、この第2の抵抗34がダイオード32、33と制御端子4(5)との間に接続されていたとすると、上記(2)式は、
となり、J−FETのゲート電極にはダイオードで発生する歪の電圧成分による影響が直に現れる。
となり、J−FETのゲート電極にはダイオードで発生する歪の電圧成分による影響が直に現れる。
図3及び図4は、本実施の形態のスイッチ回路10に対して、入力端子1に入力されるRF信号の電力を大きくしていった場合の高調波特性を示す。図3は、入力信号に対する2倍波に対する高調波特性(f0−2f0)を示し、図4は、入力信号に対する3倍波に対する高調波特性(f0−3f0)を示している。図3、4では、比較のために本実施の形態のように第2の抵抗34を介さずに双方向ダイオードを接続した場合を点線で示し、本実施の形態に示した第2の抵抗34を挿入した場合を破線で示す。図3、4に示すように、本実施の形態のスイッチ回路10によればスイッチ回路の歪みを小さく抑えることが可能であるため、電力効率を悪化させることがない。
以上詳細に説明したように、本実施の形態によれば、制御信号の変化に対して高速に追従し、電力効率を悪化させることのない高調波用のスイッチ回路を提供することが可能となる。
実施の形態2
実施の形態1では制御端子4に与えられる信号がLowレベルからHighレベルに変わる際のスイッチ回路について説明している。本実施の形態では、制御端子4に与えられる信号がHighレベルからLowレベルに変わる際の実施の形態2のスイッチ回路20について説明する。図5は、実施の形態2におけるスイッチ回路20の回路を示す回路図である。図1において示したスイッチ回路3の構成以外は、実施の形態1と同様であるため、同一の要素に関しては、同一の符号を付し、その詳細な説明を省略する。本実施の形態におけるスイッチ回路20では、スイッチ素子23が実施の形態1と異なっている。特に各単位スイッチ素子23−1〜23−3、23n−1〜23n−3の構成が異なっている。実施の形態2における各単位スイッチ素子23−1〜23−3、23n−1〜23n−3の構成は同一であるため、以下、単位スイッチ素子23−1に関してその構成を説明する。
実施の形態1では制御端子4に与えられる信号がLowレベルからHighレベルに変わる際のスイッチ回路について説明している。本実施の形態では、制御端子4に与えられる信号がHighレベルからLowレベルに変わる際の実施の形態2のスイッチ回路20について説明する。図5は、実施の形態2におけるスイッチ回路20の回路を示す回路図である。図1において示したスイッチ回路3の構成以外は、実施の形態1と同様であるため、同一の要素に関しては、同一の符号を付し、その詳細な説明を省略する。本実施の形態におけるスイッチ回路20では、スイッチ素子23が実施の形態1と異なっている。特に各単位スイッチ素子23−1〜23−3、23n−1〜23n−3の構成が異なっている。実施の形態2における各単位スイッチ素子23−1〜23−3、23n−1〜23n−3の構成は同一であるため、以下、単位スイッチ素子23−1に関してその構成を説明する。
単位スイッチ23−1は、第1の抵抗231、ダイオード232、233、第2の抵抗234、J−FET235、バイアス供給用抵抗236を有している。
第1の抵抗231は、制御端子4とJ−FET235の制御電極(ゲート電極)との間に直列に接続されている。ダイオード232、233は、制御端子4とJ−FET235のゲート電極との間に直列に接続されている。ダイオード232、233は、それぞれアノードがJ−FET35のゲート電極側に、カソードが制御端子4側に接続されている。第2の抵抗234はダイオード232、233とJ−FET235のゲート電極との間に直列に接続されている。これらのダイオード232、233及び第2の抵抗234は、第1の抵抗231に対して並列に制御端子4とJ−FET35のゲート電極との間を接続している。なお、ダイオード232、233に関しては任意の数のダイオードの段数を設定することが可能であり、図5に示されたように2段接続のダイオードに限定されるものではない。
J−FET235は、入力端子1及び出力端子2の間に直列に接続される。本実施の形態ではスイッチ素子23は、J−FETを3個直列につないだ構造とされる。そのため、単位スイッチ素子23−1のJ−FET35のソース(ドレイン)は、単位スイッチ素子23−2のJ−FET235−2のソース(ドレイン)に接続される構成となっている。上記したように、入出力端子間の単位スイッチ素子の数は任意に設定できるため、J−FET235のソース(ドレイン)は、直接出力端子2に接続されても良い。
このように構成された実施の形態2において、制御信号がHighからLowに切り替わった際には、ゲート電極のゲート電位Vgは当初、ダイオード232、233及び抵抗234を介した電流で放電される。この点に関しては電流の方向が異なるのみで実施の形態1と同様である。その後、Vg<2・VF+R2・Igとなった場合には第1の抵抗231を介して放電される。
このように構成することで、制御信号がHighからLowに切り替わった場合でも、制御信号の変化に高速に追従することが可能である(図6参照)。図6では、図2に示した場合と同様に、実線は制御端子4に入力される制御信号の変化を示し、破線は本実施の形態におけるゲート電位Vgの変化を示す。また、点線は、本実施の形態に基づくダイオード232.233、第2の抵抗234を介する電流経路を設けない場合のゲート電位Vgの変化を示している。なお、第2の抵抗234がJ−FET235とダイオード232、233の間に介在することにより、スイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である点は、実施の形態1と同様である。
変形例1
図7は、実施の形態1及び2の変形例を示す回路図である。この変形例1は実施の形態1及び2で説明したスイッチ回路10、20を組み合わせたものである。そのため、実施の形態1および2と共通する要素については同一の符号を付しその詳細な説明を省略する。図7に示すように回路を構成することで、制御信号がLowからHigh及びHighからLowに変わった際のどちらの変化に対しても、J−FETの導通状態を高速に追従させることが可能である。図8は、図7に示すスイッチ回路における制御信号の変化に対するゲート電位の変化を示す。図2、図6と同様に、実線は制御端子4に入力される制御信号の変化を示し、破線は本実施の形態におけるゲート電位Vgの変化を示す。また、点線は、本実施の形態に基づくダイオード、第2の抵抗を介する電流経路を設けない場合のゲート電位Vgの変化を示している。なお、第2の抵抗34(234)がJ−FET35(235)とダイオードの間に介在することにより、スイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である点は、実施の形態1及び2と同様である。
図7は、実施の形態1及び2の変形例を示す回路図である。この変形例1は実施の形態1及び2で説明したスイッチ回路10、20を組み合わせたものである。そのため、実施の形態1および2と共通する要素については同一の符号を付しその詳細な説明を省略する。図7に示すように回路を構成することで、制御信号がLowからHigh及びHighからLowに変わった際のどちらの変化に対しても、J−FETの導通状態を高速に追従させることが可能である。図8は、図7に示すスイッチ回路における制御信号の変化に対するゲート電位の変化を示す。図2、図6と同様に、実線は制御端子4に入力される制御信号の変化を示し、破線は本実施の形態におけるゲート電位Vgの変化を示す。また、点線は、本実施の形態に基づくダイオード、第2の抵抗を介する電流経路を設けない場合のゲート電位Vgの変化を示している。なお、第2の抵抗34(234)がJ−FET35(235)とダイオードの間に介在することにより、スイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である点は、実施の形態1及び2と同様である。
実施の形態3
図9は、本発明の実施の形態3のスイッチ回路80を示す回路図である。スイッチ回路80は、入出力端子(以後、入力端子として説明する)81、複数の入出力端子(以後、出力端子として説明する)82〜82n、複数のスイッチ素子83〜83n、制御端子84〜84n、スイッチ素子制御部85を有している。本実施の形態におけるスイッチ回路80は、SPnTスイッチであり、1対nの接続を実施するためのスイッチ回路である。
図9は、本発明の実施の形態3のスイッチ回路80を示す回路図である。スイッチ回路80は、入出力端子(以後、入力端子として説明する)81、複数の入出力端子(以後、出力端子として説明する)82〜82n、複数のスイッチ素子83〜83n、制御端子84〜84n、スイッチ素子制御部85を有している。本実施の形態におけるスイッチ回路80は、SPnTスイッチであり、1対nの接続を実施するためのスイッチ回路である。
ここで、図9に示されるスイッチ素子83〜83nはギガヘルツ(Ghz)帯などの高周波の信号を入出力するためのスイッチ素子である。それぞれのスイッチ素子83〜83nは、複数の単位スイッチ素子(83−1〜83−3、83n−1〜83n−3)を有している。この複数の単位スイッチ素子83−1〜83n−3は、入力端子81と出力端子82〜82n間に直列に接続されている。単位スイッチ素子の詳細な構成については、後述する。
また、図9では、図面の簡略化のため1つの入力端子81に対し、2つの出力端子82、82nのみ示されているが、出力端子82及び82n間に複数の出力端子82k(kは任意の自然数)を有することも可能である。また、図9では、入力端子81及び出力端子82〜82nの間には3つの単位スイッチ素子(83−1〜83−3、83n−1〜83n−3)が接続されている例を示しているが、入出力端子間に接続される単位スイッチ素子の数は任意であり単数であっても良い。
入力端子81は、高周波信号(RF信号)が入力される端子である。入力端子81は、アンテナなどに接続され、アンテナが受信したRF信号が入力される。出力端子82〜82nは、入力端子81に入力された信号を後段の回路へと出力するための出力端子である。制御端子84〜84nは、入力端子81と任意の出力端子82〜82nを接続するための制御信号を入力する端子である。この制御端子84〜84nに入力される信号に基づいて、入力端子81と任意の出力端子82〜82nが接続される。スイッチ素子83〜83nは、制御端子84〜84nに入力される制御信号に基づいて、入力端子81と出力端子82〜82nの接続状態を決定する素子である。スイッチ素子制御部85は、制御端子84〜84nに入力される信号の変化に基づいて、単位スイッチ素子に含まれるJ−FETのゲート電位を制御するための回路である。
ここでスイッチ素子83〜83nに用いられる単位スイッチ素子(83−1〜83−3、83n−1〜83n−3)の構成は同一であるため、単位スイッチ83−1に関して、その詳細な構成を説明し、他の単位スイッチの構成についてはその詳細な説明を省略する。
単位スイッチ83−1は、第2の抵抗834(834−1)、J−FET835、バイアス供給用抵抗836を有している。
第2の抵抗834は、スイッチ素子制御部85とJ−FET835の制御電極(ゲート電極)との間に直列に接続されている。J−FET835は、入力端子81及び出力端子82の間に直列に接続される。本実施の形態ではスイッチ素子83は、J−FETを3個直列につないだ構造とされる。そのため、単位スイッチ素子83−1のJ−FET835のソース(ドレイン)は、単位スイッチ素子83−2のJ−FET835−2のソース(ドレイン)に接続される構成となっている。上記したように、入出力端子間の単位スイッチ素子の数は任意に設定できるため、J−FET835のソース(ドレイン)は、直接、出力端子82に接続されても良い。
バイアス供給用抵抗836は、入出力端子間が接続されない場合の、入出力端子間のインピーダンスを調整するための抵抗素子である。バイアス供給用抵抗836は、J−FET835のソース−ドレイン間に、J−FET835に対して並列に接続される。
スイッチ素子制御部85は、制御端子84に入力される制御信号に基づいて各単位スイッチ素子83−1〜83−3、83n−1〜83n−3のJ−FETのゲート電位を制御する回路である。スイッチ素子制御部は、第1の抵抗851、ダイオード852、853、第3の抵抗854を有している。
第1の抵抗851は、制御端子84とJ−FET835の制御電極(ゲート電極)との間に直列に接続されている。より詳細には、制御端子84と単位スイッチ素子の第2の抵抗(例えば抵抗834−1)の間に直列に接続されている。ダイオード852、853は、制御端子84とJ−FET835のゲート電極との間に直列に接続されている。より詳細には、制御端子84と単位スイッチ素子の第2の抵抗(例えば抵抗834−1)との間に直列に接続されている。ダイオード852、853は、それぞれアノードが制御端子84側に、カソードがJ−FET835のゲート電極側に接続されている。第3の抵抗854はダイオード852、853とJ−FET835のゲート電極との間に直列に接続されている。これらのダイオード852、853及び第3の抵抗854は、第1の抵抗851に対して並列に制御端子84とJ−FET835のゲート電極との間を接続している。なお、ダイオード852、853に関しては任意の数のダイオードの段数を設定することが可能であり、図9に示されたように2段接続のダイオードに限定されるものではない。
このように構成された実施の形態3におけるスイッチ回路80が、実施の形態1と相違する点について以下に説明する。
実施の形態1においては、各単位スイッチ回路3がダイオード及び第1、第2の抵抗を有していた。それに対し、本実施の形態では各単位スイッチ素子は、第2の抵抗及びJ−FET、バイアス供給用抵抗のみを有した構成とされている。各単位スイッチ素子の第2の抵抗の一端は共通接続され、スイッチ素子制御部85へと接続されている。そして、このスイッチ素子制御部85に第1の抵抗851およびダイオード852、853が設けられ、各単位スイッチ素子に共通接続されている。
このように構成された本実施形態のスイッチ回路80の動作について説明する。制御端子84の電位がLowレベルからHighレベルへと立ち上がった場合、第1の抵抗851に対して並列にダイオード852、853及び第3の抵抗854が接続されている。そのため、J−FET835のゲート電位をVg、2段接続されたダイオード852、853のそれぞれのしきい値電圧をVF、第2の抵抗834−1の抵抗値をR2、第3の抵抗854の抵抗値をR3、制御端子84からJ−FET835のゲート電極に対して流れる電流値をIgとした場合、
Vg>2・VF+(R2+R3)・Ig
となるまでは、ダイオード852、853及び第2、第3の抵抗834−1、854を介した電流経路を通して、J−FET835のゲート電位が上昇する。Vgが上記した電位に達した後は、J−FET835のゲート電位Vgは、第1の抵抗851、第2の抵抗834−1を介した電流によりゲート電位Vgは上昇する。このようにJ−FET835のゲート電極を充電する経路として、ダイオード852、853及び抵抗854、834を介した電流経路を設けた。これにより、制御端子84の上昇に対して、J−FET835がオン状態となるまでの追従を早くすることが可能となる。
Vg>2・VF+(R2+R3)・Ig
となるまでは、ダイオード852、853及び第2、第3の抵抗834−1、854を介した電流経路を通して、J−FET835のゲート電位が上昇する。Vgが上記した電位に達した後は、J−FET835のゲート電位Vgは、第1の抵抗851、第2の抵抗834−1を介した電流によりゲート電位Vgは上昇する。このようにJ−FET835のゲート電極を充電する経路として、ダイオード852、853及び抵抗854、834を介した電流経路を設けた。これにより、制御端子84の上昇に対して、J−FET835がオン状態となるまでの追従を早くすることが可能となる。
ここで、図9に示した回路で実施の形態1の図1に示した回路と、同等の特性を満たすためには、第2の抵抗の抵抗値(図1における第2の抵抗34と図9における第2の抵抗834(834−1〜834−3)がそれぞれ等しくなければならない。また、ダイオードを介した経路のみでない場合に電流を供給する経路の抵抗値も等しくする必要がある。つまり、実施の形態1における各単位スイッチ素子の第1の抵抗の合成抵抗値(3−1、3−2、3−3に含まれる第1の抵抗34の合成抵抗)と、実施の形態3におけるスイッチ素子制御部85の抵抗851と各単位スイッチ素子の第2の抵抗(834−1〜834−3)を併せた合成抵抗値とを等しくする必要がある。上記の通りに抵抗値を調整した場合はスイッチ素子制御部85に含まれる第3の抵抗854の抵抗値はゼロであることが好ましい。このように抵抗値を調整することにより、実施の形態1に用いられる回路よりもスイッチ回路に使用される素子数を削減することが可能となる。そのため、基板上でスイッチ回路を形成する面積の削減が可能となる。
また、第2の抵抗834がJ−FET835とダイオード852、853の間に介在する。これにより、実施の形態1と同様にスイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である。
実施の形態4
実施の形態3では制御端子84に与えられる信号がLowレベルからHighレベルに変わる際のスイッチ回路について説明している。本実施の形態では、制御端子84に与えられる信号がHighレベルからLowレベルに変わる際の実施の形態4のスイッチ回路90について説明する。図10は、実施の形態4におけるスイッチ回路90の回路を示す回路図である。スイッチ素子制御部95の構成以外は、実施の形態4と同様であるため、同一の符号を付し、その詳細な説明を省略する。本実施の形態におけるスイッチ回路90では、スイッチ素子制御部95が実施の形態3と異なっている。スイッチ素子制御部95は、第1の抵抗951、ダイオード952、953、第3の抵抗954を有している。
実施の形態3では制御端子84に与えられる信号がLowレベルからHighレベルに変わる際のスイッチ回路について説明している。本実施の形態では、制御端子84に与えられる信号がHighレベルからLowレベルに変わる際の実施の形態4のスイッチ回路90について説明する。図10は、実施の形態4におけるスイッチ回路90の回路を示す回路図である。スイッチ素子制御部95の構成以外は、実施の形態4と同様であるため、同一の符号を付し、その詳細な説明を省略する。本実施の形態におけるスイッチ回路90では、スイッチ素子制御部95が実施の形態3と異なっている。スイッチ素子制御部95は、第1の抵抗951、ダイオード952、953、第3の抵抗954を有している。
第1の抵抗951は、制御端子84とJ−FET835の制御電極(ゲート電極)との間に直列に接続されている。ダイオード952、953は、制御端子84とJ−FET835のゲート電極との間に直列に接続されている。ダイオード952、953は、それぞれアノードがJ−FET835のゲート電極側に、カソードが制御端子84側に接続されている。第3の抵抗954はダイオード951、952とJ−FET835のゲート電極との間に直列に接続されている。これらのダイオード952、953及び第3の抵抗954は、第1の抵抗951に対して並列に制御端子84とJ−FET835のゲート電極との間を接続している。
このように構成された実施の形態4において、制御信号がHighからLowに切り替わった際には、ゲート電位Vgは当初、ダイオード952、953及び第2、第3の抵抗834、951を介した電流で放電される。その後、Vg<2・VF+(R2+R3)・Igとなった場合には第1の抵抗951、第2の抵抗834を介して放電される。
このように構成することで、制御信号がHighからLowに切り替わった場合でも、制御信号の変化に高速に追従することが可能である。また、第2の抵抗がJ−FETとダイオードの間に介在することにより、実施の形態1と同様にスイッチ回路の歪みが大きくなることもなく電力効率を向上させることが可能である。また、実施の形態3と同様に、抵抗値を設定することにより、実施の形態2に示したスイッチ回路よりも使われる素子数を削減し、小面積化が可能である。
変形例2
図11は、実施の形態3及び4を用いた変形例2を示す回路図である。この変形例2は実施の形態3及び4で説明したスイッチ回路80、90を組み合わせたものであるため、実施の形態3および4と共通する要素については同一の符号を付しその詳細な説明を省略する。図11に示すように回路を構成することで、制御信号がLowからHigh及びHighからLowに変わった際のどちらの変化に対しても、J−FETの導通状態を制御信号の変化に高速に追従させることが可能である。
図11は、実施の形態3及び4を用いた変形例2を示す回路図である。この変形例2は実施の形態3及び4で説明したスイッチ回路80、90を組み合わせたものであるため、実施の形態3および4と共通する要素については同一の符号を付しその詳細な説明を省略する。図11に示すように回路を構成することで、制御信号がLowからHigh及びHighからLowに変わった際のどちらの変化に対しても、J−FETの導通状態を制御信号の変化に高速に追従させることが可能である。
以上、本発明の実施の形態に基づいて詳細に説明したが、本発明は以上説明した実施の形態に限定されるものではなく、当業者において適宜変更が可能である。
1、81 入出力端子(入力端子)
2、2n、82、82n 入出力端子(出力端子)
3、3n、23、23n、83、83n スイッチ素子
3−1〜3−3、3n−1〜3n−3、83−1〜83−3、83n−1〜83n−3 単位スイッチ素子
31、231、851、951 第1の抵抗
32、33、852、853、952、953 ダイオード
34、234、834 第2の抵抗
854、954 第3の抵抗
35、235、835 J−FET
36、236、836 バイアス供給用抵抗
85、95 スイッチ素子制御部
2、2n、82、82n 入出力端子(出力端子)
3、3n、23、23n、83、83n スイッチ素子
3−1〜3−3、3n−1〜3n−3、83−1〜83−3、83n−1〜83n−3 単位スイッチ素子
31、231、851、951 第1の抵抗
32、33、852、853、952、953 ダイオード
34、234、834 第2の抵抗
854、954 第3の抵抗
35、235、835 J−FET
36、236、836 バイアス供給用抵抗
85、95 スイッチ素子制御部
Claims (10)
- 入出力端子間に直列に接続されたトランジスタと、
前記トランジスタの導通状態を制御する信号が入力される制御端子と、
前記トランジスタの制御電極と前記制御端子間に接続された第1の抵抗と、
前記制御端子と前記トランジスタの制御電極間に前記第1の抵抗と並列に接続された、ダイオードと第2の抵抗の直列回路を備えたことを特徴とするスイッチ回路。 - 前記ダイオードが、直列に接続された複数のダイオードであることを特徴とする請求項1に記載のスイッチ回路。
- 前記ダイオードはアノードが前記制御端子側に接続され、カソードが前記制御電極側に
接続されていることを特徴とする請求項1あるいは2に記載のスイッチ回路。 - 前記ダイオードはアノードが前記制御電極側に接続され、カソードが前記制御端子側に
接続されていることを特徴とする請求項1あるいは2に記載のスイッチ回路。 - 前記直列回路が複数並列に接続され、
少なくとも1つの直列回路は、アノードが前記制御端子側に接続され、カソードが前記制御電極側に接続されたダイオードを備え、
さらに少なくとも1つの直列回路は、アノードが前記制御電極側に接続され、カソードが前記制御端子側に接続されたダイオードを備えたことを特徴とする請求項1あるいは2に記載のスイッチ回路。 - 前記入出力端子間に、前記トランジスタが複数直列に接続されたことを特徴とする請求
項1乃至5のいずれか1項に記載のスイッチ回路。 - 一端が前記トランジスタの制御電極に接続され、他端が前記第1の抵抗と前記直列回路に接続された第3の抵抗を備えることを特徴とする請求項1乃至6のいずれか1項に記載のスイッチ回路。
- 複数の前記トランジスタの制御電極に接続された複数の前記第3の抵抗の他端が共通接続され、前記第1の抵抗と前記直列回路は複数の前記トランジスタに共通に設けられたことを特徴とする請求項7に記載のスイッチ回路。
- 前記スイッチ回路は、前記トランジスタのソースとドレイン間を接続するバイアス供給
用抵抗を有することを特徴とする請求項1乃至7のいずれか1項に記載のスイッチ回路。 - 前記第2の抵抗は、前記ダイオードと前記トランジスタの制御電極との間に接続されることを特徴とする請求項1に記載のスイッチ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008278439A JP2009201096A (ja) | 2008-01-22 | 2008-10-29 | スイッチ回路 |
US12/318,019 US7893749B2 (en) | 2008-01-22 | 2008-12-19 | High frequency switch circuit having reduced input power distortion |
CN2009100099020A CN101494451B (zh) | 2008-01-22 | 2009-01-22 | 开关电路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008011188 | 2008-01-22 | ||
JP2008278439A JP2009201096A (ja) | 2008-01-22 | 2008-10-29 | スイッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009201096A true JP2009201096A (ja) | 2009-09-03 |
Family
ID=40875980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008278439A Pending JP2009201096A (ja) | 2008-01-22 | 2008-10-29 | スイッチ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7893749B2 (ja) |
JP (1) | JP2009201096A (ja) |
CN (1) | CN101494451B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013138306A (ja) * | 2011-12-28 | 2013-07-11 | Mitsubishi Electric Corp | スイッチ回路 |
KR20140067381A (ko) * | 2012-11-26 | 2014-06-05 | 삼성전기주식회사 | 고주파 스위치 |
KR101539909B1 (ko) * | 2015-03-03 | 2015-07-28 | 삼성전기주식회사 | 고주파 스위치 |
KR101901694B1 (ko) | 2014-05-09 | 2018-09-27 | 삼성전기 주식회사 | 고주파 스위치 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2931594B1 (fr) * | 2008-05-20 | 2010-08-13 | Schneider Electric Ind Sas | Dispositif de protection d'un circuit electrique contre les surtensions |
JP5481461B2 (ja) * | 2011-11-01 | 2014-04-23 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | スイッチ |
TWI623143B (zh) * | 2012-07-07 | 2018-05-01 | 西凱渥資訊處理科技公司 | 與基於射頻開關之絕緣體上矽相關之電路、裝置、方法及其組合 |
TW201411942A (zh) * | 2012-09-14 | 2014-03-16 | Maxtek Technology Co Ltd | 用於天線的切換電路 |
JP6325379B2 (ja) * | 2014-07-16 | 2018-05-16 | エイブリック株式会社 | スイッチ回路および半導体集積回路装置 |
US10396772B2 (en) * | 2016-12-12 | 2019-08-27 | Psemi Corporation | Methods and devices to improve switching time by bypassing gate resistor |
JP2018107494A (ja) * | 2016-12-22 | 2018-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置及びインバータシステム |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04347927A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | ドライブ回路 |
JPH08204528A (ja) * | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路及び複合スイツチ回路 |
JP2002009598A (ja) * | 2000-06-21 | 2002-01-11 | Mitsubishi Electric Corp | 電圧制御形スイッチング素子駆動回路 |
JP2002246599A (ja) * | 2001-02-16 | 2002-08-30 | Mitsubishi Electric Corp | 電界効果型半導体装置及びその製造方法 |
JP2002335679A (ja) * | 2001-05-09 | 2002-11-22 | Toyota Industries Corp | ドライブ回路 |
JP2004048692A (ja) * | 2002-05-17 | 2004-02-12 | Nec Corp | 高周波スイッチ回路 |
JP2005006072A (ja) * | 2003-06-12 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
JP2007184981A (ja) * | 2007-03-23 | 2007-07-19 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0489623A (ja) | 1990-07-26 | 1992-03-23 | Taiyo Yuden Co Ltd | 垂直磁気記録媒体の製造法 |
JP2007129571A (ja) * | 2005-11-04 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路及び半導体装置 |
-
2008
- 2008-10-29 JP JP2008278439A patent/JP2009201096A/ja active Pending
- 2008-12-19 US US12/318,019 patent/US7893749B2/en active Active
-
2009
- 2009-01-22 CN CN2009100099020A patent/CN101494451B/zh not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04347927A (ja) * | 1991-05-24 | 1992-12-03 | Nec Corp | ドライブ回路 |
JPH08204528A (ja) * | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路及び複合スイツチ回路 |
JP2002009598A (ja) * | 2000-06-21 | 2002-01-11 | Mitsubishi Electric Corp | 電圧制御形スイッチング素子駆動回路 |
JP2002246599A (ja) * | 2001-02-16 | 2002-08-30 | Mitsubishi Electric Corp | 電界効果型半導体装置及びその製造方法 |
JP2002335679A (ja) * | 2001-05-09 | 2002-11-22 | Toyota Industries Corp | ドライブ回路 |
JP2004048692A (ja) * | 2002-05-17 | 2004-02-12 | Nec Corp | 高周波スイッチ回路 |
JP2005006072A (ja) * | 2003-06-12 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
JP2007184981A (ja) * | 2007-03-23 | 2007-07-19 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013138306A (ja) * | 2011-12-28 | 2013-07-11 | Mitsubishi Electric Corp | スイッチ回路 |
US8653880B2 (en) | 2011-12-28 | 2014-02-18 | Mitsubishi Electric Corporation | Switch circuit having improved RF power characteristics |
KR20140067381A (ko) * | 2012-11-26 | 2014-06-05 | 삼성전기주식회사 | 고주파 스위치 |
US8829977B2 (en) | 2012-11-26 | 2014-09-09 | Samsung Electro-Mechanics Co., Ltd. | High frequency switch including diode-connected transistor connected to gate of transistor forming or blocking high frequency signal flow path |
KR101616597B1 (ko) | 2012-11-26 | 2016-04-28 | 삼성전기주식회사 | 고주파 스위치 |
KR101901694B1 (ko) | 2014-05-09 | 2018-09-27 | 삼성전기 주식회사 | 고주파 스위치 |
KR101539909B1 (ko) * | 2015-03-03 | 2015-07-28 | 삼성전기주식회사 | 고주파 스위치 |
Also Published As
Publication number | Publication date |
---|---|
US20090184747A1 (en) | 2009-07-23 |
CN101494451A (zh) | 2009-07-29 |
CN101494451B (zh) | 2012-09-05 |
US7893749B2 (en) | 2011-02-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009201096A (ja) | スイッチ回路 | |
US8054110B2 (en) | Driver circuit for gallium nitride (GaN) heterojunction field effect transistors (HFETs) | |
US8295784B2 (en) | Semiconductor switching device | |
US9154125B2 (en) | Method of controlling an IGBT and a gate driver | |
US8629709B2 (en) | High frequency switch circuit device | |
JP5733627B2 (ja) | ゲートドライブ回路 | |
US20100225378A1 (en) | Radio frequency switching circuit and semiconductor device | |
US20150372590A1 (en) | Charge pump, potential conversion circuit and switching circuit | |
JP2006304013A (ja) | スイッチ回路 | |
KR101952857B1 (ko) | 스위칭 회로 및 이를 포함하는 고주파 스위치 | |
EP2890009A1 (en) | Voltage regulator and resonant gate driver thereof | |
JP2013172482A (ja) | スイッチ制御回路、半導体装置および無線通信装置 | |
JP2012090012A (ja) | 高周波用スイッチ回路 | |
JP2007243410A (ja) | 高周波用スイッチ回路及びこれを用いた半導体装置 | |
JP5481461B2 (ja) | スイッチ | |
US10523197B2 (en) | Switch circuit, corresponding device and method | |
CN104094526A (zh) | 电平转换电路、和带电平转换功能的逻辑电路 | |
JP6835005B2 (ja) | フロントエンド回路 | |
JP2011234110A (ja) | 高周波回路 | |
CN216873068U (zh) | 一种易于集成的D-Mode氮化镓功率管的驱动及电流检测电路 | |
CN117240278B (zh) | 一种功率开关控制电路和电子设备 | |
CN113472330B (zh) | 抑制噪声的电路 | |
CN115865061B (zh) | 射频开关的辅助控制电路以及射频开关的逻辑转换电路 | |
JP2008283277A (ja) | 半導体スイッチ回路 | |
JP4780302B2 (ja) | 高周波スイッチ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120918 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130409 |