JP2009194189A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】複数の半導体チップを多段に積層した半導体装置において、ワイヤボンディング工程におけるチップクラックを防いで製造歩留まりを向上させることのできる技術を提供する。
【解決手段】下段チップ３Ｄのボンディングワイヤ１１が接続されない未接続パッド電極１０Ｎ上に、ダミーバンプ１６を形成する。これにより、下段チップ３Ｄの未接続パッド電極１０Ｎの上に位置する上段チップ３Ｕのパッド電極１０にボンディングワイヤ１１を接続する際、下段チップ３Ｄの未接続パッド電極１０Ｎ上に形成されたダミーバンプ１６が上段チップ３Ｕの支えとなって上段チップ３Ｕのたわみを低減し、上段チップ３Ｕのパッド電極１０に生じるクラックを防ぐことができる。
【選択図】図４

Description

本発明は、半導体装置およびその製造技術に関し、特に、複数の半導体チップが多段に積層された半導体装置およびその製造に適用して有効な技術に関するものである。

半導体チップを複数段重ねた積層構造の半導体装置が実用化されており、高い信頼性や機能性を有するための様々な構造や製造方法が提案されている。

例えば特開２００４−３１９８９２号公報（特許文献１）には、基板上に第１の半導体チップを搭載した後にプラズマ処理を施し、第１の半導体チップ上に第２の半導体チップを搭載した後に再度プラズマ処理を施すことにより、樹脂材料の剥離を防止する技術が記載されている。

また、特開２００６−１５６９０９号公報（特許文献２）には、搭載基板の表面上にスペーサを介して第１半導体メモリチップと第２半導体メモリチップとが搭載されており、その搭載基板表面部に、第１半導体メモリチップおよび第２半導体メモリチップの選択信号が供給されるボンディングパッドに対応して別々に設けられた電極と、選択信号を除いて同じ信号がそれぞれに供給される複数のボンディングパッドに対応して共通に設けられた複数の電極とを有するマルチチップモジュールが開示されている。
特開２００４−３１９８９２号公報 特開２００６−１５６９０９号公報

近年、メモリチップを複数段重ねた積層構造の大容量向けメモリパッケージが実用化されている。本発明者らは、スペーサを介してメモリチップを多段に積層した構造のメモリパッケージの開発を行っている。このメモリパッケージでは、各々のメモリチップの側縁部に複数のパッド電極を設けており、複数のパッド電極はボンディングワイヤによって配線基板の主面に設けられた複数のリード電極とそれぞれ電気的に接続されている。

しかしながら、本発明者らの検討によれば、上記メモリパッケージでは、以下に説明する種々の技術的課題が存在することが分かった。

本発明者らは、５０μｍ以上の厚さのメモリチップを４段（スペーサを含めると７段）重ねた積層構造のメモリパッケージを製造している。しかし、半導体装置の高集積化（高機能化または高性能化）に対応するため、さらに段数を増した積層構造のメモリパッケージへの要求が強まっている。そこで、本発明者らは、半導体装置の薄型化も考慮して、メモリチップの厚さをさらに薄くして２５μｍとし、メモリチップを８段（スペーサを含めると１５段）重ねた積層構造のメモリパッケージを検討した。

ところが、メモリチップの厚さを２５μｍとした場合、ボンディングワイヤが接続されるパッド電極にクラックが発生して、ボンディングワイヤとパッド電極との接続不良が生ずることが明らかとなった。また、パッド電極にクラックが発生すると、その後の製造工程等において、さらにクラックが広がり、パッド電極に隣接する配線が切断されて製品不良を引き起こしてしまう。例えば多段に積層された複数の半導体チップを樹脂封止体で封止するモールド工程において成型金型に熱硬化性絶縁樹脂を注入する際の圧力によってクラックは広がり、また、上記モールド工程における熱硬化性絶縁樹脂を硬化させる加熱処理または配線基板の裏面に半田バンプを接続する工程におけるリフロー処理による半導体チップの反りによってもクラックは広がってしまう（半導体装置の信頼性が低下する）。

上段チップと下段チップとの間にはスペーサが設けられているが、下段チップの主面の側縁部には複数のパッド電極が設けられているため、その部分にはスペーサが設けられない。すなわち、スペーサが設けられていない上段チップと下段チップとの間には空間（オーバーハング）が有り、その空間内で、ボンディングワイヤを下段チップのパッド電極へ接続し、そしてボンディングワイヤのループを形成している。上記クラックは、下段チップのパッド電極のうち、ボンディングワイヤが接続されていないパッド電極（以下、単に未接続パッド電極と記す）の上に位置する上段チップのパッド電極において発生しており、下段チップにボンディングワイヤが接続されたパッド電極の上に位置する上段チップ゜のパッド電極では発生していない。このことから、メモリチップの厚さが２５μｍと薄くなるとメモリチップの剛性が低下して、ワイヤボンディング時の荷重によって上段のメモリチップがたわみ、パッド電極にクラックが発生すると考えられる。

図１９（ａ）および（ｂ）は、上段チップがたわむ様子を説明する模式図を示している。図１９（ａ）は下段チップの片側の側縁部に設けられたパッド電極が全て未接続パッド電極の場合の側面から見た断面図であり、図１９（ｂ）は下段チップの片側の側縁部に設けられたパッド電極のうち１つが未接続パッド電極の場合の側面から見た模式図である。配線基板５１の主面上に下段チップ５２が搭載され、下段チップ５２の主面上にスペーサ５３が積層され、さらにスペーサ５３の主面上に上段チップ５４が積層されている。

図１９（ａ）に示すように、下段チップ５２の片側の側縁部に設けられたパッド電極が全て未接続パッド電極の場合は、上段チップ５４のオーバーハングの部分全体がたわむため、上段チップ５４の片側の側縁部に設けられたパッド電極の一部または全部にクラックが発生してしまう。また、図１９（ｂ）に示すように、下段チップ５２の片側の側縁部に未接続パッド電極が１つしかない場合であっても、未接続パッド電極の真上の上段チップ５４のパッド電極にボンディングワイヤ５５を接続する際には、その部分において上段チップ５４がたわむため、未接続パッド電極の真上の上段チップ５４のパッド電極にクラックが発生してしまう。

メモリチップの厚さが５０μｍ以上の場合は、半導体チップ自体に剛性があり、たわみ難いことから、上段チップのパッド電極にクラックは発生しないと考えられる。また、メモリチップの厚さが２５μｍの場合であっても、上段チップ゜のパッド電極の下に、下段チップのパッド電極に接続するボンディングワイヤが形成されていれば、その下段チップのパッド電極に接続するボンディングワイヤが支えとなって、上段チップがたわみ難くなり、上段チップのパッド電極にクラックは発生しないと考えられる。

また、現在、メモリチップは接着層、例えば１０μｍ程度の厚さのＤＡＦ（Die Attach Film）を介して配線基板上またはスペーサ上に搭載されているが、ＤＡＦの厚さを、例えば３０μｍ以上とすることにより、メモリチップの抗折強度を向上させることができる。しかし、複数のメモリチップを多段に積層する半導体装置では、ＤＡＦの厚さを厚くすると半導体装置の全体の厚さも厚くなり、半導体装置の薄型化に対応することが困難となる。

本発明の目的は、半導体装置の高集積化を実現することのできる技術を提供することにある。

また、本発明の他の目的は、半導体装置の薄型化を実現することのできる技術を提供することにある。

また、本発明の他の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。

また、本発明の他の目的は、複数の半導体チップを多段に積層した半導体装置において、ワイヤボンディング工程におけるチップクラックを防いで製造歩留まりを向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものを簡単に説明すれば、次のとおりである。

（１）複数の第１パッド電極が形成された主面を有し、配線基板の主面上に搭載された第１半導体チップと、第１半導体チップの主面上に積層されたスペーサと、複数の第２パッド電極が形成された主面を有し、スペーサ上に積層された第２半導体チップと、第１半導体チップの主面に形成された第１パッド電極と配線基板の主面に形成された電極とを電気的に接続する複数の第１ワイヤと、第２半導体チップの主面に形成された第２パッド電極と配線基板の主面に形成された電極とを電気的に接続する複数の第２ワイヤと、第１半導体チップ、スペーサ、第２半導体チップ、複数の第１ワイヤおよび複数の第２ワイヤを封止する封止体とを含む半導体装置である。複数の第１パッド電極は、第１ワイヤが電気的に接続されない未接続パッド電極を有しており、未接続パッド電極上には第２半導体チップを支えるダミーパターンが形成されている。もしくはスペーサにより、複数の第１パッド電極が形成された領域を除いた第１半導体チップの回路素子部を覆っている。

（２）配線基板上に、未接続パッド電極を有する複数の第１パッド電極が形成された主面を有する第１半導体チップを搭載する工程と、第１半導体チップの主面に形成された複数の第１パッド電極と配線基板の主面に形成された複数の電極とをそれぞれ複数の第１ワイヤで電気的に接続する工程と、未接続パッド電極上にダミーパターンを形成する工程と、第１半導体チップ上にスペーサを積層する工程と、スペーサ上に、複数の第２パッド電極が形成された主面を有する第２半導体チップを積層する工程と、第２半導体チップの主面に形成された複数の第２パッド電極と配線基板の主面に形成された複数の電極とをそれぞれ複数の第２ワイヤで電気的に接続する工程と、第１半導体チップ、スペーサ、第２半導体チップ、複数の第１ワイヤおよび複数の第２ワイヤを樹脂で封止する工程とを含む半導体装置の製造方法である。上記ダミーパターンは、複数の第１ワイヤが順次形成される一連のワイヤボンディングのなかで、複数の第１ワイヤと同一材料により形成される。また、上記ダミーパターンは、未接続パッド電極上にポッティング法により樹脂を塗布した後、熱処理を施すことにより形成される。また、上記ダミーパターンは、未接続パッド電極上にペースト材料を塗布した後、熱処理を施すことにより形成される。

（３）配線基板上に、未接続パッド電極を含む複数の第１パッド電極が形成された主面を有する第１半導体チップを搭載する工程と、第１半導体チップの主面に形成された複数の第１パッド電極と配線基板の主面に形成された複数の電極とをそれぞれ複数の第１ワイヤで電気的に接続する工程と、第１半導体チップ上に、凸形状部を有するスペーサを積層する工程と、スペーサ上に、複数の第２パッド電極が形成された主面を有する第２半導体チップを積層する工程と、第２半導体チップの主面に形成された複数の第２パッド電極と配線基板の主面に形成された複数の電極とをそれぞれ複数の第２ワイヤで電気的に接続する工程と、第１半導体チップ、スペーサ、第２半導体チップ、複数の第１ワイヤおよび複数の第２ワイヤを樹脂で封止する工程とを有する半導体装置の製造方法である。上記スペーサは、スペーサの凸形状部が未接続パッド電極を覆うように、第１半導体チップ上に積層されている。また、上記スペーサが、複数の第１パッド電極が形成された領域を除いて第１半導体チップの回路素子部を覆っている。

本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。

ワイヤボンディング工程におけるチップクラックを防ぐことにより、複数の半導体チップを多段に積層した半導体装置の製造歩留まりを向上させることができる。

本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。

また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１による複数の半導体チップを多段に積層した半導体装置について図１〜図３を用いて説明する。図１は半導体装置の構成を説明する要部断面図、図２は図１のＡ領域を拡大した要部断面図、図３（ａ）および（ｂ）はそれぞれ図１のＢ−Ｂ′線における要部平面図およびＣ−Ｃ′線における要部平面図である。

図１〜図３に示すように、半導体装置１Ａは、配線基板２の互いの反対側に位置する主面２ｘおよび裏面２ｙのうちの主面２ｘ側に８段のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈとコントローラチップ４を積層して搭載し、配線基板２の裏面２ｙ側に外部接続用端子としてボール状の半田バンプ５を複数配置したパッケージ構造となっている。上記８段のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのなかで上段に位置するメモリチップ（以下、単に上段チップと記載する場合もある）と下段に位置するメモリチップ（以下、単に下段チップと記載する場合もある）との間には、それぞれスペーサ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇが配置されている。なお、以下の説明では、単に上段チップまたは下段チップと記載している場合は、上記８段のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのなかで、１つのスペーサを挟んで上下に位置する２つのメモリチップのことを言う。

配線基板２の主面２ｘ上にはＤＡＦ７を介して１段目のメモリチップ３ａが搭載されている。その厚さ方向と交差する平面形状は四角形であり、その厚さは、例えば２５μｍである。ＤＡＦ７の厚さは、例えば１０μｍである。

メモリチップ３ａの主面上には、回路素子部と、この回路素子部とそれぞれ電気的に接続された複数のパッド電極（第１パッド電極）１０が形成されている。

メモリチップ３ａの主面上にはＤＡＦ８を介して１段目のスペーサ６ａが積層されている。その厚さ方向と交差する平面形状は四角形であり、その平面寸法は上記メモリチップ３ａの平面寸法よりも小さい。スペーサ６ａの厚さは、配線基板２の主面に配置されている電極（リード電極）９とメモリチップ３ａの主面（第1主面）に配置されたパッド電極（第1パッド電極）１０とを電気的に接続するボンディングワイヤ１１の高さによって決まるが、本実施の形態１では、例えば４０μｍとした。ＤＡＦ８の厚さは、例えば１０μｍである。また、スペーサ６ａは、例えば単結晶シリコンからなる。

さらに、スペーサ６ａの主面上にはＤＡＦ７を介して２段目のメモリチップ３ｂが積層されている。メモリチップ３ｂの平面形状、その厚さおよびパッド電極の配置等はメモリチップ３ａと同じである。また、メモリチップ３ｂの主面上には、メモリチップ３ａと同様に、回路素子部と、この回路素子部とそれぞれ電気的に接続された複数のパッド電極（第２パッド電極）１０が形成されている。

メモリチップ３ａの平面寸法よりもスペーサ６ａの平面寸法を小さくして、メモリチップ３ａの主面の側縁部にパッド電極１０を配置している。このため、２段目のメモリチップ３ｂの側縁部はオーバーハングとなっている。スペーサ６ａの端部からメモリチップ３ｂの端部までの距離、すなわちメモリチップ３ｂがオーバーハングとなる寸法（図２の符号Ｌ１で示す寸法）は３μｍ以上であり、スペーサ６ａの端部からメモリチップ３ｂの主面（第２主面）に配置されたパッド電極（第２パッド電極）１０までの寸法（図２の符号Ｌ２で示す寸法）は２μｍ以上である。

３段目〜８段目のメモリチップ３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの平面形状、その厚さおよびパッド電極の配置等は、上記１段目のメモリチップ３ａと同様であり、また２段目〜７段目のスペーサ６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇの平面形状および厚さ等は、上記１段目のスペーサ６ａと同様であるので、ここでの繰り返しの説明は省略する。８段目のメモリチップ３ｈの主面にはＤＡＦ７を介してコントローラチップ４が搭載されている。その厚さ方向と交差する平面形状は四角形であり、その平面寸法は、上記メモリチップ３ｈの平面寸法よりも小さい。コントローラチップ４の厚さは、例えば２５μｍである。

メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、ならびにコントローラチップ４は、これに限定されないが、主に単結晶シリコンからなる半導体基板と、この半導体基板の主面に形成された複数の半導体素子と、半導体基板の主面上において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成となっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム、タングステンまたは銅などを主成分とする金属膜で形成されている。表面保護膜は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。

メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの主面の側縁部には、一方向（図３に示すＸ方向）に沿って複数のパッド電極１０が配置されている。これらパッド電極１０は、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの多層配線層のうちの最上層の配線からなり、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの表面保護膜にそれぞれのパッド電極１０に対応して形成された開口部により露出している。これらパッド電極１０が配置された領域よりも内側のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆおよび３ｇの主面上にスペーサ６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇがそれぞれ搭載されている。パッド電極１０は、例えばその一辺の寸法を０．０７〜０．１μｍとする四角形である。

コントローラチップ４の主面の側縁部には、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの複数のパッド電極１０が沿う一方向と直交する他方向（図３に示すＹ方向）に沿って複数のパッド電極１３が配置されている。これらパッド電極１３は、コントローラチップ４の多層配線層のうちの最上層の配線からなり、コントローラチップ４の表面保護膜にそれぞれのパッド電極１３に対応して形成された開口部により露出している。パッド電極１３は、例えばその一辺の寸法を０．０７〜０．１μｍとする四角形である。

配線基板２は、その厚さ方向と交差する平面形状が四角形になっている。配線基板２は、これに限定されないが、主に、コア材と、このコア材の主面を覆うようにして形成された保護膜と、このコア材の主面と反対側に位置する裏面を覆うようにして形成された保護膜とを有する構成になっており、コア材は、例えばその主面、裏面および内部に配線を有する多層配線構造になっている。コア材の各絶縁層は、例えばガラス繊維にエポキシ系またはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成されている。コア材の各配線層は、例えば銅を主成分とする金属膜で形成されている。コア材の主面上の保護膜は、主にコア材の最上層に形成された配線を保護する目的で形成されている。

配線基板２の主面２ｘには、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、ならびにコントローラチップ４の端部から配線基板２の端部の間の領域において、配線基板２の各辺に沿って１列の複数のリード電極９が配置されている。これらリード電極９は、配線基板２のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上の保護膜にそれぞれのリード電極９に対応して形成された開口部により露出している。

配線基板２の裏面２ｙには、複数の裏面パッド電極１４が配置されている。これら裏面パッド電極１４は、配線基板２のコア材に形成された複数の最下層配線のそれぞれの一部分で構成され、コア材の裏面上の保護膜にそれぞれの裏面パッド電極１４に対応して形成された開口部により露出している。コア材に形成された複数の最上層配線と複数の最下層配線とは、コア材を貫通する複数の貫通孔の内部に形成される配線によってそれぞれ電気的に接続されている。

１段目のメモリチップ３ａの主面に配置された複数のパッド電極１０と、配線基板２の主面２ｘに配置された複数のリード電極９とが、複数のボンディングワイヤ１１によってそれぞれ電気的に接続されている。同様に、２段目〜８段目のメモリチップ３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈの主面に配置された複数のパッド電極１０と、配線基板２の主面２ｘに配置された複数のリード電極９とが、複数のボンディングワイヤ１１によってそれぞれ電気的に接続されている。さらに、コントローラチップ４の主面に配置された複数のパッド電極１３と、配線基板２の主面２ｘに配置された複数のリード電極９とが、複数のボンディングワイヤ１１によってそれぞれ電気的に接続されている。ボンディングワイヤ１１には、例えば１５〜２０μｍφの金線を用いる。ボンディングワイヤ１１は、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、ならびにコントローラチップ４の主面に配置されたパッド電極１０，１３に接続される。さらに配線基板２の主面２ｘに配置されたリード電極９に接続される。

メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、コントローラチップ４、ならびにボンディングワイヤ１１は、配線基板２の主面２ｘ上に形成された樹脂封止体１５によって封止されている。樹脂封止体１５は、低応力化を図る目的として、例えばフェノール系硬化剤、シリコーンゴムおよび多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体１５は、例えばトランスファモールド法により形成される。樹脂封止体１５によって封止された半導体装置１Ａの厚さ（図１の符号Ｌ３で示す寸法）は、例えば１．４ｍｍ程度である。

配線基板２の裏面２ｙに形成された複数の裏面パッド電極１４には、それぞれ複数の半田バンプ５が電気的にかつ機械的に接続されている。半田バンプ５としては、鉛を実質的に含まない鉛フリー半田組成の半田バンプ、例えばＳｎ−１［ｗｔ％］Ａｇ−０．５［ｗｔ％］Ｃｕ組成の半田バンプが用いられる。

ところで、上記図１〜図３を用いて説明したように、半導体装置１Ａでは１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのそれぞれの主面に配置された複数のパッド電極１０と、配線基板２の主面２ｘに配置された複数のリード電極９とが、複数のボンディングワイヤ１１によってそれぞれ電気的に接続されている。しかし、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのそれぞれの主面に配置された複数のパッド電極１０の中には、ボンディングワイヤ１１が接続されず、配線基板２の主面２ｘに配置されたリード電極１０と電気的に接続されない未接続パッド電極、例えばチップセレクトピン等がある。各メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈには、このボンディングワイヤ１１が接続されない未接続パッド電極が２〜３個程度ある。このため、前述したように、下段チップにボンディングワイヤ１１が接続されていない未接続パッド電極があると、その上に位置する上段チップのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわみ、上段チップのパッド電極１０さらにはそのパッド電極１０に隣接する配線層にクラックが発生するという問題が生じてしまう。そこで、本願発明では、ボンディングワイヤ１１が接続されない未接続パッド電極上に上段チップを支える手段を設けている。

次に、本実施の形態１による下段チップの主面に配置された未接続パッド電極上に設けられた上段チップを支えるダミーパターンについて説明する。図４（ａ）はボンディングワイヤを支えの手段とする上下段チップを拡大した要部断面図であり、図４（ｂ）はダミーバンプを支えの手段とする上下段チップを拡大した要部断面図である。

図４（ａ）に示すように、下段チップ３Ｄのパッド電極１０にボンディングワイヤ１１が接続されていると、そのボンディングワイヤ１１が支えとなって、上記パッド電極１０の上に位置する上段チップ３Ｕのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップ３Ｕがたわまないので、上段チップ３Ｕのパッド電極１０にはクラックが発生し難い。

また、図４（ｂ）に示すように、下段チップ３Ｄのボンディングワイヤ１１が接続されない未接続パッド電極１０Ｎには、上段チップ３Ｕを支えるダミーパターンとして、ダミーバンプ１６が配置されている。このダミーバンプ１６が支えとなって、上記未接続パッド電極１０Ｎの上に位置する上段チップ３Ｕのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップ３Ｕがたまわないので、上段チップ３Ｕのパッド電極１０にはクラックが発生し難い。ダミーバンプ１６の高さは、スペーサ６の厚さと、下段チップ３Ｄとスペーサ６との間にあるＤＡＦ８の厚さの合計の厚さと同じ、またはそれよりも低くしている。ダミーバンプ１６には、例えば金線を用いており、ボンディングワイヤ１１と同様に、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法によりダミーバンプ１６は未接続パッド電極１０Ｎ上に形成されるのみで、配線基板の電極（リード電極）９とは電気的に接続されないものである。

図５（ａ），（ｂ），（ｃ）および（ｄ）はそれぞれメモリチップが１段目から４段目まで順次積層された場合の半導体装置の一部を示す要部平面図と要部断面図である。

図５（ａ）に示すように、１段目のメモリチップ３ａの未接続パッド電極１０Ｎ、例えばチップセレクトピンには、ダミーバンプ１６が接続されている。ダミーバンプ１６の高さは、スペーサ６ａの厚さ（例えば２５μｍ）とＤＡＦ８の厚さ（例えば１０μｍ）の合計の厚さ（例えば３５μｍ）と同じか、またはそれよりも低くしている。

図５（ｂ）に示すように、スペーサ６ａを介して１段目のメモリチップ３ａの主面上に積層された２段目のメモリチップ３ｂのパッド電極１０であり、上記１段目のメモリチップ３ａの未接続パッド電極１０Ｎの真上に位置するパッド電極１０には、ボンディングワイヤ１１が接続されている。このボンディングワイヤ１１を接続する際は、１段目のメモリチップ３ａの未接続パッド電極１０Ｎに接続したダミーバンプ１６が支えとなって、２段目のメモリチップ３ｂのたわみを防ぐことができる。

図５（ｃ）に示すように、上記１段目のメモリチッ３ａの未接続パッド電極１０Ｎの真上に位置し、スペーサ６ｂを介して２段目のメモリチップ３ｂの主面上に積層された３段目のメモリチップ３ｃの未接続パッド電極１０Ｎ、例えばチップセレクトピンには、ダミーバンプ１６が接続されている。ダミーバンプ１６の高さは、スペーサ６ｂの厚さ（例えば２５μｍ）とＤＡＦ８の厚さ（例えば１０μｍ）の合計の厚さ（例えば３５μｍ）と同じか、またはそれよりも低くしている。このダミーバンプ１６を接続する際は、２段目のメモリチップ３ｂのパッド電極１０に接続したボンディングワイヤ１１のループ部分が支えとなって、３段目のメモリチップ３ｃのたわみを防ぐことができる。

図５（ｄ）に示すように、スペーサ６ｃを介して３段目のメモリチップ３ｃの主面上に積層された４段目のメモリチップ３ｄのパッド電極１０であり、上記１段目のメモリチップ３ａの未接続パッド電極１０Ｎおよび上記３段目のメモリチップ３ｃの未接続パッド電極１０Ｎの真上に位置するパッド電極１０には、ボンディングワイヤ１１が接続されている。このボンディングワイヤ１１を接続する際は、３段目のメモリチップ３ｃの未接続パッド電極１０Ｎに接続したダミーバンプ１６が支えとなって、４段目のメモリチップ３ｄのたわみを防ぐことができる。

前述の図５（ａ）〜（ｄ）に示したように、多段にメモリチップ３ａ，３ｂ，３ｃおよび３ｄが積層された場合は、ダミーバンプ１６またはボンディングワイヤ１１のループ部分が支えとなって、メモリチップ３ｂ，３ｃおよび３ｄのたわみをそれぞれ防ぐことができる。従って、未接続パッド電極１０Ｎがどのメモリチップ３ａ，３ｂ，３ｃおよび３ｄにあっても、また未接続パッド電極１０Ｎがそれぞれのメモリチップ３ａ，３ｂ，３ｃおよび３ｄのどの場所に配置されていても、メモリチップ３ｂ，３ｃおよび３ｄのたわみを防ぐことができる。

ダミーバンプ１６の構造としては、フラットバンプ、ノーマルバンプ（プルカットバンプ）、リバースバンプ（Ｔバンプ）、またはボール形状のバンプなどを用いることができる。図６（ａ）、（ｂ）および（ｃ）にそれぞれフラットバンプ、ノーマルバンプおよびリバースバンプの構造図を示す。

図６（ａ）に示すフラットバンプは、例えば以下のように形成することができる。まず、キャピラリの先端に形成されたワイヤ端のボールを、キャピラリの下降に伴いメモリチップの主面に配置されたパッド電極に押し付けて接続する。続いて、一旦、キャピラリを上昇させてクランプを閉じることでワイヤを切り離した後、フラットトップキャピラリでボールの登頂部を押してフラットにする。ボールの登頂部が平坦化されることから、ダミーバンプ１６の高さを揃えることができる。

図６（ｂ）に示すノーマルバンプは、例えば以下のように形成することができる。まず、フラットバンプと同様に、キャピラリの先端に形成されたワイヤ端のボールを、キャピラリの下降に伴いメモリチップの主面に配置されたパッド電極に押し付けて接続する。続いて、一旦、キャピラリを上昇させてクランプを閉じることでワイヤを切り離した後、同じキャピラリを下降させてボールの登頂部を押さえる。従って、１つのキャピラリでボールの形成とボールの登頂部の平坦化ができるので、上記フラットバンプよりもＴＡＴ（Turn Around Time）を短縮することができる。

図６（ｃ）に示すリバースバンプは、例えば以下のように形成することができる。まず、フラットバンプと同様に、キャピラリの先端に形成されたワイヤ端のボールを、キャピラリの下降に伴いメモリチップの主面に配置されたパッド電極に押し付けて接続する。続いて、キャピラリを上昇させてリバースさせた後、クランプを閉じることでワイヤを切り離し、その後、上記キャピラリを下降させてボールの登頂部を押さえる。従って、ダミーバンプ１６の高さを上記フラットバンプまたは上記ノーマルバンプよりも高くすることができるので、所望する高さのダミーバンプ１６を容易に形成することが可能となる。

また、図示は省略するが、ボール形状のバンプは、例えば以下のように形成することができる。まず、スパーク時間を長くしてキャピラリの先端に、例えば上記ノーマルバンプよりも大きいボールを形成した後、キャピラリの下降に伴いメモリチップの主面に配置されたパッド電極に押し付けて接続する。続いて、一旦、キャピラリを上昇させてクランプを閉じることでワイヤを切り離した後、同じキャピラリを下降させてボールの登頂部を押さえる。従って、ボール形状のバンプを形成することにより、上記ノーマルバンプよりも大きいダミーバンプ１６が形成できるので、メモリチップのたわみを支える力を強くすることができる。但し、ボール形状のバンプの径をパッド電極の平面寸法よりも小さくすることが好ましい。

ダミーバンプ１６の形状は、これらに限定されるものではないが、メモリチップのたわみを支えるための高さと大きさとがダミーバンプ１６には要求される。このため、ダミーバンプ１６を形成する際のワイヤ端のボールを形成するスパーク時間、ワイヤを融着する加熱温度、キャピラリをパッド電極に押し付ける際の押圧荷重、ワイヤの塑性変形を補助し、パッド電極の接合面との融着を促す超音波発振、荷重と超音波を加える時間等のワイヤボンディングのパラメータが最適化される。

次に、本実施の形態１による半導体装置１Ａの製造工程について図７〜図１４を用いて説明する。図７〜図１４は半導体装置１Ａの製造工程中の要部断面図である。

まず、図７に示すように、配線基板２、１段目のメモリチップ３ａおよび１段目のスペーサ６ａが準備される。配線基板２の主面２ｘのリード電極９は、配線基板２の図示しない貫通孔（およびその貫通孔に埋め込まれた金属材料などからなるプラグ、またはその貫通孔の側壁に形成された導体層）や配線基板２の内部の配線層などを介して、配線基板２の裏面２ｙの裏面パッド電極１４と電気的に接続されている。

メモリチップ３ａは、例えば単結晶シリコンなどからなる半導体ウエハの主面に、複数の半導体素子と、半導体ウエハの主面上において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを形成した後、必要に応じて半導体ウエハの裏面研削を行ってから、ダイシングなどにより半導体ウエハを各半導体チップに分離したものである。例えばメモリチップ３ａとしてＦＬＡＳＨメモリなどを用いることができる。メモリチップ３ａの主面には、メモリチップ３ａ内に形成された複数の半導体素子に電気的に接続された複数のパッド電極１０および複数の未接続パッド電極１０Ｎが表面保護膜から露出するように形成されている。

スペーサ６ａは、例えば単結晶シリコンからなり、半導体素子が形成されていない半導体ウエハを必要に応じて研削した後、半導体ウエハをダイシングなどにより所定の形状の半導体チップに分離したものを用いることができる。

次に、チップボンディング工程において、配線基板２の所定の位置に、ＤＡＦ７を介してメモリチップ３ａの裏面を接着（固定）する。メモリチップ３ａは、メモリチップ３ａの主面が上方を向き、裏面が下方を向くように搭載される。続いて、メモリチップ３ａの所定の位置に、ＤＡＦ８を介してスペーサ６ａを接着する。ＤＡＦ８は、熱硬化性絶縁樹脂であり（例えばエポキシ樹脂であり、フィラーなどを含んでいてもよい）、加熱により硬化して、メモリチップ３ａを配線基板２上に固着でき、スペーサ６ａをメモリチップ３ａ上に固着することができる。

次に、図８に示すように、ワイヤボンディング工程において、メモリチップ３ａの所定のパッド電極１０と配線基板２の所定のリード電極９とを、例えば金線などの金属細線からなるボンディングワイヤ１１を介して電気的に接続し、同時に、メモリチップ３ａの未接続パッド電極１０Ｎ上に、ボンディングワイヤ１１と同じ材料、すなわち金線などの金属細線からなるダミーバンプ１６を形成する。ダミーバンプ１６としては、前述したフラットバンプ、ノーマルバンプ、リバースバンプまたはボール形状バンプを例示することができる。これにより、メモリチップ３ａのパッド電極１０にボンディングワイヤ１１が接続され、未接続パッド電極１０Ｎにダミーバンプ１６が接続される。ボンディングワイヤ１１およびダミーバンプ１６は、ボンディングワイヤ１１群とダミーバンプ１６群とをそれぞれまとめて異なる工程で形成されるのではなく、１つのメモリチップにおける一連のワイヤボンディングのなかで、例えばボンディングワイヤ１１、ダミーバンプ１６、ボンディングワイヤ１１、ボンディングワイヤ１１というように連続して形成される。

次に、図９に示すように、２段目のメモリチップ３ｂおよび２段目のスペーサ６ｂが準備される。メモリチップ３ｂおよびスペーサ６ｂは、それぞれ１段目のメモリチップ３ａおよび１段目のスペーサ６ａと同様であるので、ここでの説明は省略する。

次に、チップボンディング工程において、スペーサ６ａの所定の位置に、ＤＡＦ７を介してメモリチップ３ｂの裏面を接着する。メモリチップ３ｂは、メモリチップ３ｂの主面が上方を向き、裏面が下方を向くように搭載される。続いて、メモリチップ３ｂの所定の位置に、ＤＡＦ８を介してスペーサ６ｂを接着する。

次に、ワイヤボンディング工程において、メモリチップ３ｂの所定のパッド電極１０と配線基板２の所定のリード電極９とを、例えば金線などの金属細線からなるボンディングワイヤ１１を介して電気的に接続し、同時に、メモリチップ３ｂの未接続パッド電極１０Ｎ上に、ボンディングワイヤ１１と同じ材料、すなわち金線などの金属細線からなるダミーバンプ１６を形成する。ダミーバンプ１６としては、前述したフラットバンプ、ノーマルバンプ、リバースバンプまたはボール形状バンプを例示することができる。これにより、メモリチップ３ｂのパッド電極１０にボンディングワイヤ１１が接続され、未接続パッド電極１０Ｎにダミーバンプ１６が接続される。

次に、図１０に示すように、３段目のメモリチップ３ｃおよび３段目のスペーサ６ｃが準備される。メモリチップ３ｃおよびスペーサ６ｃは、それぞれ１段目のメモリチップ３ａおよび１段目のスペーサ６ａと同様であるので、ここでの説明は省略する。

次に、チップボンディング工程において、スペーサ６ｂの所定の位置に、ＤＡＦ７を介してメモリチップ３ｃの裏面を接着する。メモリチップ３ｃは、メモリチップ３ｃの主面が上方を向き、裏面が下方を向くように搭載される。続いて、メモリチップ３ｃの所定の位置に、ＤＡＦ８を介してスペーサ６ｃを接着する。

次に、ワイヤボンディング工程において、メモリチップ３ｃの所定のパッド電極１０と配線基板２の所定のリード電極９とを、例えば金線などの金属細線からなるボンディングワイヤ１１を介して電気的に接続し、同時に、メモリチップ３ｃの未接続パッド電極１０Ｎ上に、ボンディングワイヤ１１と同じ材料、すなわち金線などの金属細線からなるダミーバンプ１６を形成する。ダミーバンプ１６としては、前述したフラットバンプ、ノーマルバンプ、リバースバンプまたはボール形状バンプを例示することができる。これにより、メモリチップ３ｃのパッド電極１０にボンディングワイヤ１１が接続され、未接続パッド電極１０Ｎにダミーバンプ１６が接続される。

その後、図１１に示すように、前述した１段目〜３段目のメモリチップ３ａ，３ｂ，３ｃと同様にして、４段目〜８段目のメモリチップ３ｄ，３ｅ，３ｆ，３ｇおよび３ｈを積層し、また、前述した１段目〜３段目のスペーサ６ａ，６ｂおよび６ｃと同様にして、４段目〜７段目のメモリチップ６ｄ，６ｅ，６ｆおよび６ｇを積層する。

次に、図１２に示すように、コントローラチップ４が準備される。コントローラチップ４は、例えば単結晶シリコンなどからなる半導体ウエハの主面に、複数の半導体素子と、半導体ウエハの主面上において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを形成した後、必要に応じて半導体ウエハの裏面研削を行ってから、ダイシングなどにより半導体ウエハを各半導体チップに分離したものである。コントローラチップ４の主面には、コントローラチップ４内に形成された複数の半導体素子に電気的に接続された複数のパッド電極が表面保護膜から露出するように形成されている。

次に、チップボンディング工程において、８段目のメモリチップ３ｈの所定の位置に、ＤＡＦ７を介してコントローラチップ４の裏面を接着する。コントローラチップ４は、コントローラチップ４の主面が上方を向き、裏面が下方を向くように搭載される。続いて、ワイヤボンディング工程において、コントローラチップ４の所定のパッド電極と配線基板２の所定のリード電極９とを、例えば金線などの金属細線からなるボンディングワイヤ１１を介して電気的に接続する。

次に、図１３に示すように、モールド工程において、配線基板２上に、１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、コントローラチップ４、１段目〜７段目のスペーサ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇ、ならびにボンディングワイヤ１１を覆うように、例えばエポキシ系の熱硬化性絶縁樹脂などからなる樹脂封止体１５を形成する。

１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、ならびにコントローラチップ４のワイヤボンディングが行われた配線基板２を、樹脂封止体形成用の成型金型の第１金型および第２金型で挟み、ゲートを介してキャビティ内に樹脂材料を注入し、加熱などにより樹脂を硬化させた後、第１金型および第２金型を離型し、樹脂封止体１５が形成された配線基板２をエジェクタピンにより第１金型から離型する。このようにして、樹脂封止体１５が形成される。

下金型である上記第２金型には、複数の真空吸引孔が設けられている。モールド工程に際し、真空吸引孔を介して配線基板２の裏面側を吸引吸着することにより、配線基板２をしっかり押さえ、第２金型の熱などに起因する配線基板２の反りや歪みなどを抑制することができる。

また、上金型である上記第１金型には、キャビティやゲートが設けられている。キャビティは、樹脂封止体形成用の樹脂注入領域であり、ここに注入された樹脂材料が硬化して樹脂封止体１５が形成される。キャビティは、配線基板２上に搭載された１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、コントローラチップ４、１段目〜７段目のスペーサ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇ、ならびにボンディングワイヤ１１を収容可能な形状を有している。ゲートは、樹脂封止体１５を形成するための溶融樹脂がキャビティ内に注入される注入口である。また、第１金型には、エジェクタピンがキャビティ内に突出可能に設けられており、モールド工程後に樹脂封止体１５が形成された配線基板２をエジェクタピンにより第１金型から離型できるように構成されている。

次に、図１４に示すように、配線基板２の裏面２ｙに半田バンプ５を形成する。例えば配線基板２の裏面２ｙを上方に向けた状態で、配線基板２の裏面２ｙに設けられた裏面パッド電極１４上に半田ボールを搭載し、例えば２４０℃程度の温度でリフロー処理を行って、配線基板２の裏面２ｙの裏面パッド電極１４に接合する半田バンプ５を形成する。

その後、必要に応じて配線基板２を所定の位置で切断して個片に切り離し、半導体装置１Ａが得られる。製造された半導体装置１Ａは、半田バンプ５によってマザーボードなどに搭載することができる。

また、他の形態として、モールド工程において、配線基板２上に搭載された複数の１段目〜８段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈ、コントローラチップ４、１段目〜７段目のスペーサ６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆおよび６ｇ、ならびにボンディングワイヤ１１の全体を熱硬化性絶縁樹脂などからなる樹脂封止体１５によって封止し、その後、樹脂封止体１５および配線基板２をダイシングして各個片に切断または分離し、半導体装置１Ａを製造することもできる。

このように、本実施の形態１によれば、メモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのパッド電極１０にはボンディングワイヤ１１が接続され、未接続パッド電極１０Ｎにはダミーバンプ１６が接続されているので、上段チップ゜のパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわみ、上段チップの電極パッド１０にクラックが発生するという問題を回避することができる。メモリチップ３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのパッド電極１０のクラックの発生を防ぐことができるので、メモリチップ３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのパッド電極１０とボンディングワイヤ１１との接続不良を防ぐことができ、さらに、その後の工程（例えば樹脂封止体１５を形成する工程や半田バンプ５を接続する工程など）でのクラックの広がりによるメモリチップ３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈのパッド電極１０に隣接する配線層の切断等を防ぐことができる。

（実施の形態２）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、複数の半導体チップを多段に積層した半導体装置であるが、下段チップの未接続パッド電極に設けられた上段チップを支えるダミーパターンが前述した実施の形態１と相違する。

すなわち、前述した実施の形態１では、下段チップの未接続パッド電極１０Ｎには、上段チップを支えるダミーパターンとして、ダミーバンプ１６が配置されている。このダミーバンプ１６が支えとなって、下段チップの未接続パッド電極１０Ｎの上に位置する上段チップのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップのパッド電極１０にクラックが生じ難くなる。これに対して、本実施の形態２では、ダミーバンプ１６に代えて安価な樹脂またはペースト材料からなる支えを下段チップの未接続パッド電極１０Ｎ上に形成する。

このような本実施の形態２による複数のメモリチップを多段に積層した半導体装置を図１５に示す半導体装置の要部断面図を用いて説明する。

図１５に示すように、半導体装置１Ｂを構成し、１段目〜７段目のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆおよび３ｇの未接続パッド電極１０Ｎに支えとして樹脂１７が配置されている。樹脂１７は、例えばポッティング法により形成される樹脂、例えば液性エポキシ系樹脂であり、未接続パッド電極１０Ｎ上にポッティング法により樹脂を塗布した後、熱処理を施して硬化させることにより形成することができる。樹脂１７に代えてペースト材料（例えば微細な金属粉末に有機樹脂成分などの添加剤を加えたペースト状のインキ）を用いてもよく、例えば未接続パッド電極１０Ｎ上にペースト材料を塗布した後、熱処理を施して樹脂成分を分解除去することにより形成することができる。

このように、本実施の形態２によれば、上段チップを支えるダミーパターンとして、安価な樹脂１７またはペースト材料を下段チップの未接続パッド電極１０Ｎ上に配置することができる。これにより、上段チップのたわみを防ぐことができ、さらに下段チップの未接続パッド電極１０Ｎ上に支えを置くことによる、その増加する材料費を安価に抑えることができる。

（実施の形態３）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、複数の半導体チップを多段に積層した半導体装置であるが、下段チップの未接続パッド電極に設けられた上段チップを支えるダミーパターンが前述した実施の形態１と相違する。

すなわち、前述した実施の形態１では、下段チップの未接続パッド電極１０Ｎには、上段チップを支えるダミーパターンとして、ダミーバンプ１６が配置されている。このダミーバンプ１６が支えとなって、下段チップの未接続パッド電極１０Ｎの上に位置する上段チップ゜のパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップ゜のパッド電極１０にクラックが生じ難くなる。これに対して、前述した実施の形態１では四角形としていた上段チップと下段チップとの間に置かれるスペーサの平面形状を、本実施の形態３では四角形に凸形状部を有する平面形状とし、下段チップの未接続パッド電極１０Ｎをスペーサの一部である上記凸形状部で覆い、上段チップの支えとする。

このような本実施の形態３による複数のメモリチップを多段に積層した半導体装置を図１６に示す半導体装置の要部平面図を用いて説明する。図１６では、半導体装置１Ｃの１段目のメモリチップ３ａと、２段目のメモリチップ３ｂと、１段目のメモリチップ３ａと２段目のメモリチップ３ｂとの間に設けられた１段目のスペーサ１８とを用いて、本実施の形態３を説明しているが、これに限定されるものではなく、他の段のメモリチップやスペーサにおいても、同様に適用することができる。

図１６に示すように、基本となる平面形状を四角形とし、メモリチップ３ａのボンディングワイヤ１１が接続されるパッド電極１０を露出させ、メモリチップ３ａのボンディングワイヤ１１が接続されない未接続パッド電極１０Ｎを覆うように凸形状部を有するスペーサ１８をメモリチップ３ａとメモリチップ３ｂとの間に設けている。スペーサ１８の凸形状部が支えとなって、メモリチップ３ａの未接続パッド電極１０Ｎの上に位置するメモリチップ３ｂのパッド電極１０にボンディングワイヤ１１を接続する際にメモリチップ３ｂがたわまないので、メモリチップ３ｂのパッド電極１０にクラックが生じ難くなる。

このように、本実施の形態３によれば、スペーサを加工する工程は増えるが、確実に上段チップのたわみを防ぐことができる。

（実施の形態４）
本実施の形態４による半導体装置は、前述した実施の形態１と同様であり、複数の半導体チップを多段に積層した半導体装置であるが、下段チップの未接続パッド電極上に設けられた上段チップを支えるダミーパターンが前述した実施の形態１と相違する。

すなわち、前述した実施の形態１では、下段チップの未接続パッド電極１０Ｎには、上段チップを支えるダミーパターンとして、ダミーバンプ１６が配置されている。このダミーバンプ１６が支えとなって、下段チップの未接続パッド電極１０Ｎの上に位置する上段チップ゜の主面に配置されたパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップの主面に配置されたパッド電極１０にクラックが生じ難くなる。これに対して、本実施の形態４では、前述した実施の形態１において使用したスペーサの平面寸法よりも大きい平面寸法のスペーサを使用して、上段チップのたわみを低減する。

スペーサは、前述した実施の形態１において説明したように、一般に、例えば単結晶シリコンからなり、半導体素子が形成されていない半導体ウエハを必要に応じて研削した後、半導体ウエハをダイシングなどにより所定の形状の半導体チップに分離したものを用いている。このため、半導体ウエハから取得されるスペーサの数を増やすためにスペーサは、比較的小さく形成している。前述した実施の形態１では、例えば前述の図２に示すように、スペーサ６ａの端部からメモリチップ３ｂの端部までの距離、すなわちメモリチップ３ｂがオーバーハングとなる寸法（Ｌ１）は３μｍ以上、スペーサ６ａの端部からメモリチップ３ｂのパッド電極１０までの寸法（Ｌ２）は２μｍ以上としている。

本実施の形態４では、スペーサの端部から下段チップの未接続パッド電極までの寸法を、例えば２μｍ未満とし、例えば下段チップに形成された回路素子部とパッド電極とを電気的に接続する配線上にスペーサの端部を配置する。これにより、上段チップのオーバーハングが低減するので、上段チップのたわみを低減することができる。

このような本実施の形態４による複数の半導体チップを多段に積層した半導体装置を図１７（ａ）および（ｂ）にそれぞれ示す半導体装置の要部平面図および要部断面図を用いて説明する。図１７では、半導体装置１Ｄの１段目のメモリチップ３ａと、２段目のメモリチップ３ｂと、１段目のメモリチップ３ａと２段目のメモリチップ３ｂとの間に設けられた１段目のスペーサ１９とを用いて、本実施の形態４を説明しているが、これに限定されるものではなく、他の段のメモリチップやスペーサにおいても、同様に適用することができる。

図１７に示すように、スペーサ１９の平面寸法を大きくすることにより、スペーサ１９の端部からメモリチップ３ａの未接続パッド電極１０Ｎまでの距離を、例えば２μｍ未満とする。これにより、スペーサ１９の端部はメモリチップ３ａのメモリマットから未接続パッド電極１０Ｎまでの間に位置し、例えばスペーサ１９によりメモリチップ３ａのメモリマット（半導体素子の形成領域）２０は完全に覆われる。

このように、本実施の形態４によれば、スペーサ１９の端部から下段チップの未接続パッド電極１０Ｎまでの距離を、例えば２μｍ未満と短くすることにより、上段チップのたわみを低減することができる。

（実施の形態５）
前述した実施の形態１〜４では、多段に積層した複数のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈを搭載した半導体装置１Ａ，１Ｂ，１Ｃおよび１Ｄについて説明したが、本実施の形態５では、機能が互いに異なり、また、チップサイズが互いに異なる上段チップと下段チップとをスペーサを介して積層した半導体装置を説明する。

すなわち、前述した実施の形態１では、チップサイズが全て同じであり、またパッド電極の位置も同じとした複数のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇおよび３ｈを多段に積層し、この中のメモリチップ３ａ，３ｂ，３ｃ，３ｄ，３ｅおよび３ｆの未接続パッド電極１０Ｎにダミーバンプ１６を配置している。従って、上段チップのパッド電極１０の真下に下段チップの未接続パッド電極１０Ｎが配置されており、ボンディングワイヤ１１を接続する際のキャピラリからの最も強い力が加わる位置の真下に、支えとなるダミーバンプ１６が形成されている。このダミーバンプ１６が支えとなって、下段チップの未接続パッド電極１０Ｎの真上に位置する上段チップのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップ゜のパッド電極１０にクラックが生じ難くなる。

これに対して、本実施の形態５は、上段チップのパッド電極１０の真下に下段チップの未接続パッド電極１０Ｎが配置されておらず、上段チップのパッド電極１０の真下からずれた位置に下段チップの未接続パッド電極１０Ｎが配置されている。このような場合であっても、下段チップの未接続パッド電極１０Ｎに上段チップを支える手段を設けることにより、上段チップのパッド電極１０にボンディングワイヤ１１を接続する際に上段チップがたわまないので、上段チップのパッド電極１０にクラックが生じ難くなる。

このような本実施の形態５による２つの半導体チップを積層した半導体装置を図１８を用いて説明する。図１８（ａ）は下段チップが搭載され、さらに下段チップ上にスペーサが積層された配線基板および上段チップの要部平面図、（ｂ）は（ａ）に示した下段チップおよびスペーサが搭載された実装基板にさらに上段チップを搭載した場合の要部平面図、（ｃ）は（ｂ）のＥ−Ｅ′線における要部断面図を示している。下段チップは、例えばマイコン系チップ、上段チップは、例えばメモリチップである。

図１８（ａ）に示すように、配線基板２２の主面上にＤＡＦを介して下段チップ（マイコン系チップ）２３が搭載されている。配線基板２２の主面には、下段チップ２３の端部から配線基板２２の端部の間の領域において、配線基板２２の各辺に沿って１列または２列の複数のリード電極２４が配置されている。これらリード電極２４は、配線基板２２のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上の保護膜にそれぞれのリード電極２４に対応して形成された開口部により露出している。また、下段チップ２２の主面には、側縁部に沿って１列の複数のパッド電極２５が配置されている。これらパッド電極２５は、下段チップ２２の多層配線層のうちの最上層の配線からなり、下段チップ２２の表面保護膜にそれぞれのパッド電極２５に対応して形成された開口部により露出している。これらパッド電極２５が配置された領域よりも内側の下段チップ２２の主面上にＤＡＦを介してスペーサ２６が搭載されている。

下段チップ２３の主面に配置された複数のパッド電極２５と、配線基板２２の主面に配置された複数のリード電極２４とが、複数のボンディングワイヤ２７によってそれぞれ電気的に接続されている。ボンディングワイヤ２７は、例えば１５〜２０μｍφの金線であり、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法により形成される。また、下段チップ２３の主面に配置された複数のパッド電極２５の中には、配線基板２２のリード電極２４と電気的に接続されない未接続パッド電極２５Ｎが含まれており、この未接続パッド電極２５Ｎには、ダミーバンプ２８が接続されている。

図１８（ｂ）および（ｃ）は、スペーサ２６上にＤＡＦを介して上段チップ（メモリチップ）２９を搭載した状態を示している。上段チップ２９の厚さ方向と交差する平面形状は四角形であるが、上段チップ２９の一方向（図１８に示すＸ方向）に沿った２辺の長さは上記一方向と交差する他方向（図１８に示すＹ方向）に沿った２辺の長さよりも短い形状であり、上段チップ２９の一方向（Ｘ方向）に沿った２辺の長さはスペーサ２６の一辺よりも短く、上段チップ２９の他方向（Ｙ方向）に沿った２辺の長さは下段チップ２３の一辺よりも長くなっている。

上段チップ２９の主面には、一方向（Ｘ方向）の側縁部に沿って１列の複数のパッド電極３０が配置されている。これらパッド電極３０は、上段チップ２９の多層配線層のうちの最上層の配線からなり、上段チップ２９の表面保護膜にそれぞれのパッド電極３０に対応して形成された開口部により露出している。上段チップ２９の主面に配置された複数のパッド電極３０と、配線基板２２の主面に配置された複数のリード電極２４とが、複数のボンディングワイヤ３１によってそれぞれ電気的に接続されている。ボンディングワイヤ３１は、例えば１５〜２０μｍφの金線であり、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング法により形成される。上段チップ２９の他方向（Ｙ方向）に沿った方向では、上段チップ２９の端部からスペーサ２６の端部までの距離（上段チップ２９のオーバーハング）がスペーサ２６の端部から下段チップ２３の端部までの距離よりも大きくなっている。このため、上段チップ２９のパッド電極３０にボンディングワイヤ３１を接続する際の上段チップ２９のたわみが、比較的大きくなると考えられる。しかし、上段チップ２９のパッド電極３０の真下に必ずしも位置するとは限らないが、下段チップ２３のパッド電極２５上にはボンディングワイヤ２７が形成され、未接続パッド電極２５Ｎにはダミーバンプ２８が形成されているので、これらボンディングワイヤ２７およびダミーバンプ２８が支えとなって、上段チップ２９のたわみを防ぐことができる。

なお、本実施の形態６では、下段チップ２３をマイコン系チップ、上段チップ２９をメモリチップとする半導体装置を例示したが、これに限定されるものではなく、互いの平面形状または平面寸法の異なる下段チップ２３および上段チップ２９に適用することができる。

また、本実施の形態６では、上段チップ２９を支える手段としてダミーバンプ２８を例示したが、これに限定されるものではなく、例えば前述した実施の形態２で説明した樹脂１７またはペースト材料を用いることができる。

このように、本実施の形態６によれば、互いに異なる機能を有する複数の半導体チップ（例えば下段チップ２３および上段チップ２９）をスペーサ２６を介して積層する場合であっても、下段チップ２３のパッド電極２５に接続されたボンディングワイヤ２７および未接続パッド電極２５Ｎに接続されたダミーバンプ２８によって上段チップ２９を支えることができるので、上段チップ２９のたわみを防ぐことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、配線基板上に複数の半導体チップを多段に積層し、各々の半導体チップの主面に配置された複数のパッド電極と配線基板の主面に配置された複数のリード電極とをボンディングワイヤで接続する半導体装置に適用することができる。

本実施の形態１による半導体装置の構成を説明する要部断面図である。 図１のＡ領域を拡大した要部断面図である。 （ａ）は図１のＢ−Ｂ′線における要部平面図、（ｂ）は図１のＣ−Ｃ′線における要部平面図である。 （ａ）は本実施の形態１によるボンディングワイヤを支えの手段とする上下段チップを拡大した要部断面図、（ｂ）は本実施の形態１によるダミーバンプを支えの手段とする上下段チップを拡大した要部断面図である。 （ａ），（ｂ），（ｃ）および（ｄ）はそれぞれ本実施の形態１によるメモリチップが１段目から４段目まで順次積層された場合の半導体装置の一部を示す要部平面図と要部断面図である。 （ａ），（ｂ）および（ｃ）はダミーバンプの様々な形状を説明するバンプの構造図である。 本実施の形態１による半導体装置の製造工程中における半導体装置の要部断面図である。 図７に続く半導体装置の製造工程中における半導体装置の要部断面図である。 図８に続く半導体装置の製造工程中における半導体装置の要部断面図である。 図９に続く半導体装置の製造工程中における半導体装置の要部断面図である。 図１０に続く半導体装置の製造工程中における半導体装置の要部断面図である。 図１１に続く半導体装置の製造工程中における半導体装置の要部断面図である。 図１２に続く半導体装置の製造工程中における半導体装置の要部断面図である。 図１３に続く半導体装置の製造工程中における半導体装置の要部断面図である。 本実施の形態２による半導体装置の要部断面図である。 本実施の形態３による半導体装置の要部平面図である。 （ａ）および（ｂ）はそれぞれ本実施の形態４による半導体装置の要部平面図および要部断面図である。 （ａ）は下段チップが搭載され、さらに下段チップ上にスペーサが積層された配線基板および上段チップの要部平面図、（ｂ）は（ａ）に示した下段チップおよびスペーサが搭載された実装基板にさらに上段チップを搭載した場合の要部平面図、（ｃ）は（ｂ）のＥ−Ｅ′線における要部断面図である。 本発明者らが検討した複数の半導体チップを多段に積層した半導体装置のワイヤボンディング工程における半導体チップのたわみを説明する模式図である。

符号の説明

１Ａ，１Ｂ，１Ｃ，１Ｄ 半導体装置
２ 配線基板
２ｘ 主面
２ｙ 裏面
３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ，３ｈ メモリチップ
３Ｄ 下段チップ
３Ｕ 上段チップ
４ コントローラチップ
５ 半田バンプ
６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ スペーサ
７，８ ＤＡＦ
９ リード電極
１０ パッド電極
１０Ｎ 未接続パッド電極
１１ ボンディングワイヤ
１３ パッド電極
１４ 裏面パッド電極
１５ 樹脂封止体
１６ ダミーバンプ
１７ 樹脂
１８，１９ スペーサ
２０ メモリマット
２２ 配線基板
２３ 下段チップ
２４ リード電極
２５ パッド電極
２５Ｎ 未接続パッド電極
２６ スペーサ
２７ ボンディングワイヤ
２８ ダミーバンプ
２９ 上段チップ
３０ パッド電極
３１ ボンディングワイヤ
５１ 実装配線
５２ 下段チップ
５３ スペーサ
５４ 上段チップ
５５ ボンディングワイヤ

Claims (37)

1. 複数の第１パッド電極が形成された主面を有し、配線基板の主面上に搭載された第１半導体チップと、
   前記第１半導体チップの主面上に積層されたスペーサと、
   複数の第２パッド電極が形成された主面を有し、前記スペーサ上に積層された第２半導体チップと、
   前記第１半導体チップの主面に形成された第１パッド電極と前記配線基板の主面に形成された電極とを電気的に接続する複数の第１ワイヤと、
   前記第２半導体チップの主面に形成された第２パッド電極と前記配線基板の主面に形成された電極とを電気的に接続する複数の第２ワイヤと、
   前記第１半導体チップ、前記スペーサ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを封止する封止体と、
   を含み、
   前記複数の第1パッド電極は、前記第１ワイヤが電気的に接続されない未接続パッド電極を有しており、
   前記未接続パッド電極上には、ダミーパターンが形成されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記ダミーパターンは、前記第１ワイヤと同一材料からなるダミーバンプであることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、前記ダミーバンプの登頂部は平坦化されていることを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、前記ダミーバンプの径が、前記未接続パッド電極の平面寸法よりも小さいことを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、前記ダミーパターンは、樹脂またはペースト材料からなることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、前記樹脂はエポキシ系の熱硬化性絶縁樹脂であることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、前記ダミーパターンは、前記未接続パッド電極を覆うように凸形状に加工された前記スペーサの一部分であることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、前記第１および第２半導体チップは、メモリチップであることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、前記未接続パッド電極は、チップセレクトピンであることを特徴とする半導体装置。
10. 回路素子部および前記回路素子部とそれぞれ電気的に接続された複数の第１パッド電極が形成された主面を有し、配線基板の主面上に搭載された第１半導体チップと、
    前記第１半導体チップの主面上に積層されたスペーサと、
    回路素子部および前記回路素子部とそれぞれ電気的に接続された複数の第２パッド電極が形成された主面を有し、前記スペーサ上に積層された第２半導体チップと、
    前記第１半導体チップの主面に形成された第１パッド電極と前記配線基板の主面に形成された電極とを電気的に接続する複数の第１ワイヤと、
    前記第２半導体チップの主面に形成された第２パッド電極と前記配線基板の主面に形成された電極とを電気的に接続する複数の第２ワイヤと、
    前記第１半導体チップ、前記スペーサ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを封止する封止体と、
    を含み、
    前記スペーサが、前記複数の第１パッド電極が形成された領域を除いて前記第１半導体チップの前記回路素子部を覆っていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、前記第１半導体チップはメモリチップであり、前記スペーサが前記メモリチップのメモリマットを覆っていることを特徴とする半導体装置。
12. 請求項１０記載の半導体装置において、前記第１半導体チップの端部が、前記メモリチップのメモリマットの端部と前記第１半導体チップの主面に形成された前記第１パッド電極の端部との間に位置することを特徴とする半導体装置。
13. 請求項１または１０記載の半導体装置において、前記第１および第２半導体チップの厚さは５０μｍ未満であることを特徴とする半導体装置。
14. 請求項１または１０記載の半導体装置において、前記未接続パッド電極の真上に、前記第２半導体チップの主面に形成された第２パッド電極が配置されていることを特徴とする半導体装置。
15. 請求項１または１０記載の半導体装置において、前記未接続パッド電極の真上に、前記第２半導体チップの主面に形成された第２パッド電極が配置されていないことを特徴とする半導体装置。
16. 請求項１または１０記載の半導体装置において、前記第１および第２半導体チップの平面形状は四角形であり、前記第１半導体チップの平面寸法と前記第２半導体チップの平面寸法が同じであることを特徴とする半導体装置。
17. 請求項１または１０記載の半導体装置において、前記第１および第２半導体チップの平面形状は四角形であり、前記第１半導体チップの平面寸法と前記第２半導体チップの平面寸法が異なることを特徴とする半導体装置。
18. （ａ）配線基板上に、未接続パッド電極を有する複数の第１パッド電極が形成された主面を有する第１半導体チップを搭載する工程と、
    （ｂ）前記第１半導体チップの主面に形成された複数の第１パッド電極と前記配線基板の主面に形成された複数の電極とをそれぞれ複数の第１ワイヤで電気的に接続する工程と、
    （ｃ）前記未接続パッド電極上にダミーパターンを形成する工程と、
    （ｄ）前記第１半導体チップ上に、スペーサを積層する工程と、
    （ｅ）前記スペーサ上に、複数の第２パッド電極が形成された主面を有する第２半導体チップを積層する工程と、
    （ｆ）前記第２半導体チップの主面に形成された複数の第２パッド電極と前記配線基板の主面に形成された複数の電極とをそれぞれ複数の第２ワイヤで電気的に接続する工程と、
    （ｇ）前記第１半導体チップ、前記スペーサ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを樹脂で封止する工程と、
    を含むことを特徴とする半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、前記（ｇ）工程では、キャビティを有する金型内に前記配線基板を配置し、前記キャビティ内に前記樹脂を充填し、前記金型に熱を加えることで前記樹脂を硬化させて封止体を形成することを特徴とする半導体装置の製造方法。
20. 請求項１８記載の半導体装置の製造方法において、前記ダミーパターンを形成する前記（ｃ）工程は前記（ｂ）工程に含まれ、前記複数の第１ワイヤが順次形成される一連のワイヤボンディングのなかで、前記ダミーパターンが前記複数の第１ワイヤと同一材料により形成されることを特徴とする半導体装置の製造方法。
21. 請求項２０記載の半導体装置の製造方法において、前記（ｃ）工程は、
    （ｃ１）ワイヤの先端部をボール形状に加工する工程と、
    （ｃ２）前記ワイヤの先端部を前記未接続パッド電極に接合する工程と、
    （ｃ３）前記ワイヤを切り離して、前記ダミーパターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。
22. 請求項２０記載の半導体装置の製造方法において、前記（ｃ）工程は、
    （ｃ１）ワイヤの先端部をボール形状に加工する工程と、
    （ｃ２）前記ワイヤの先端部を前記未接続パッド電極に接合した後、前記ワイヤをリバースさせる工程と、
    （ｃ３）前記ワイヤを切り離して、前記ダミーパターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。
23. 請求項２１または２２記載の半導体装置の製造方法において、前記（ｃ３）工程の後に、
    （ｃ４）前記ダミーパターンの登頂部を押さえて、前記登頂部を平坦化する工程と、
    をさらに含むことを特徴とする半導体装置の製造方法。
24. 請求項１８記載の半導体装置の製造方法において、前記ダミーパターンは、前記未接続パッド電極上にポッティング法により樹脂を塗布した後、熱処理を施すことにより形成されることを特徴とする半導体装置の製造方法。
25. 請求項２４記載の半導体装置の製造方法において、前記樹脂はエポキシ系の熱硬化性絶縁樹脂であることを特徴とする半導体装置の製造方法。
26. 請求項１８記載の半導体装置の製造方法において、前記ダミーパターンは、前記未接続パッド電極上にペースト材料を塗布した後、熱処理を施すことにより形成されることを特徴とする半導体装置の製造方法。
27. （ａ）配線基板上に、前記配線基板の主面に形成された電極と電気的に接続されない未接続パッド電極を含む複数の第１パッド電極が形成された主面を有する第１半導体チップを搭載する工程と、
    （ｂ）前記第１半導体チップの主面に形成された複数の第１パッド電極と前記配線基板の主面に形成された複数の電極とをそれぞれ複数の第１ワイヤで電気的に接続する工程と、
    （ｃ）前記第１半導体チップ上に、凸形状部を有するスペーサを積層する工程と、
    （ｄ）前記スペーサ上に、複数の第２パッド電極が形成された主面を有する第２半導体チップを積層する工程と、
    （ｅ）前記第２半導体チップの主面に形成された複数の第２パッド電極と前記配線基板の主面に形成された複数の電極とをそれぞれ複数の第２ワイヤで電気的に接続する工程と、
    （ｆ）前記第１半導体チップ、前記スペーサ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを樹脂で封止する工程とを有し、
    前記スペーサは、前記スペーサの前記凸形状部が前記未接続パッド電極を覆うように、前記第１半導体チップ上に積層されていることを特徴とする半導体装置の製造方法。
28. 請求項２７記載の半導体装置の製造方法において、前記（ｆ）工程では、キャビティを有する金型内に前記配線基板を配置し、前記キャビティ内に前記樹脂を充填し、前記金型に熱を加えることで前記樹脂を硬化させて封止体を形成することを特徴とする半導体装置の製造方法。
29. （ａ）配線基板上に、回路素子部および前記回路素子部とそれぞれ電気的に接続され、未接続パッド電極を有する複数の第１パッド電極が形成された主面を有する第１半導体チップを搭載する工程と、
    （ｂ）前記第１半導体チップの主面に形成された複数の第１パッド電極と前記配線基板の主面に形成された複数の電極とをそれぞれ複数の第１ワイヤで電気的に接続する工程と、
    （ｃ）前記第１半導体チップ上に、スペーサを積層する工程と、
    （ｄ）前記スペーサ上に、回路素子部および前記回路素子部とそれぞれ電気的に接続された複数の第２パッド電極が形成された主面を有する第２半導体チップを積層する工程と、
    （ｅ）前記第２半導体チップの主面に形成された複数の第２パッド電極と前記配線基板の主面に形成された複数の電極とをそれぞれ複数の第２ワイヤで電気的に接続する工程と、
    （ｆ）前記第１半導体チップ、前記スペーサ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを樹脂で封止する工程とを有し、
    前記スペーサが、前記複数の第１パッド電極が形成された領域を除いて前記第１半導体チップの前記回路素子部を覆っていることを特徴とする半導体装置の製造方法。
30. 請求項２９記載の半導体装置の製造方法において、前記（ｆ）工程では、キャビティを有する金型内に前記配線基板を配置し、前記キャビティ内に前記樹脂を充填し、前記金型に熱を加えることで前記樹脂を硬化させて封止体を形成することを特徴とする半導体装置の製造方法。
31. 請求項２９記載の半導体装置の製造方法において、前記第１半導体チップはメモリチップであり、前記スペーサが前記メモリチップのメモリマットを覆っていることを特徴とする半導体装置の製造方法。
32. 請求項２９記載の半導体装置の製造方法において、前記第１半導体チップの端部が、前記メモリチップのメモリマットの端部と前記第１半導体チップの主面に形成された前記第１パッド電極の端部との間に位置することを特徴とする半導体装置の製造方法。
33. 請求項１８、２７または２９のいずれか１項に記載の半導体装置の製造方法において、前記第１および第２半導体チップの厚さは５０μｍ未満であることを特徴とする半導体装置の製造方法。
34. 請求項１８、２７または２９のいずれか１項に記載の半導体装置の製造方法において、前記未接続パッド電極の真上に、前記第２半導体チップの主面に形成された第２パッド電極が配置されていることを特徴とする半導体装置の製造方法。
35. 請求項１８、２７または２９のいずれか１項に記載の半導体装置の製造方法において、前記未接続パッド電極の真上に、前記第２半導体チップの主面に形成された第２パッド電極が配置されていないことを特徴とする半導体装置の製造方法。
36. 請求項１８、２７または２９のいずれか１項に記載の半導体装置の製造方法において、前記第１および第２半導体チップの平面形状は四角形であり、前記第１半導体チップの平面寸法と前記第２半導体チップの平面寸法が同じであることを特徴とする半導体装置の製造方法。
37. 請求項１８、２７または２９のいずれか１項に記載の半導体装置の製造方法において、前記第１および第２半導体チップの平面形状は四角形であり、前記第１半導体チップの平面寸法と前記第２半導体チップの平面寸法が異なることを特徴とする半導体装置の製造方法。

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