JP2009182217A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】強度の低下を抑制しつつ、オン抵抗を低減することが可能な半導体装置およびその製造方法を提供する。
【解決手段】ＳＢＤ１は、ＳｉＣ基板１０と、ＳｉＣ基板１０の一方の主面１０Ａ上に形成されたｎ−ＳｉＣ層２０とを備えている。ＳｉＣ基板１０の、一方の主面１０Ａとは反対側の主面である他方の主面１０Ｂには複数の凹部１１が形成されている。そして、凹部１１には、ＳｉＣ基板１０を構成するＳｉＣよりも電気伝導率の高い高伝導率材料が充填されている。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、より特定的には、オン抵抗の低減が可能な半導体装置およびその製造方法に関する。

近年の自動車、家電製品等の性能向上にともない、これらに用いられるパワーエレクトロニクス分野の半導体装置であるパワーデバイスに対しては、省電力化、動作時の発熱抑制などの観点から、オン抵抗の低減が求められている。そして、パワーデバイスには、装置の耐圧等を考慮して、半導体装置の厚み方向（積層方向）に電流が流れる縦型パワーデバイスが多く採用されている。この縦型パワーデバイスにおけるオン抵抗の要素としては、ドリフト層の抵抗であるドリフト抵抗、電極を構成する金属と半導体との間の抵抗であるコンタクト抵抗および基板の抵抗である基板抵抗が挙げられる。このうち、コンタクト抵抗は、ドリフト抵抗および基板抵抗に比べて無視できる程度に小さいため、ドリフト抵抗および基板抵抗の抑制がパワーデバイスにおける課題となっている。

これに対し、ドリフト抵抗の抑制に寄与する技術として、従来の半導体装置の材料として広く用いられてきた珪素（Ｓｉ）に代えて、Ｓｉよりもバンドギャップの大きい半導体材料であるワイドバンドギャップ半導体を材料として採用することが提案されている（たとえば、非特許文献１参照）。また、基板抵抗の抑制に寄与する技術として、ドライエッチングにより基板の一部を除去することが提案されており（たとえば、特許文献１参照）、ドライエッチングの手法も種々提案されている（たとえば、非特許文献２参照）。
特開２００３−３０３９６６号公報 荒井和雄、吉田貞史 共編、「ＳｉＣ素子の基礎と応用」、オーム社、平成１５年３月２６日 Ｐ．Ｈ．ＹｉＨ ｅｔ．ａｌ、"Ａ Ｒｅｖｉｅｗ ｏｆ ＳｉＣ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ｉｎ Ｆｌｕｏｒｉｎａｔｅｄ Ｐｌａｓｍａｓ"、Ｐｈｙｓ．ｓｔａｔ．ｓｏｌ（ｂ）、１９９７年、ｖｏｌ．２０２，ｐ.６０５

上述のように、ワイドバンドギャップ半導体を素材として採用することにより、ドリフト抵抗を低減することが可能となる。しかし、たとえば半導体装置の素材としてワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）が採用された場合、耐圧が２ｋＶ以下となるような条件下においては、オン抵抗に及ぼす基板抵抗の影響が大きくなる。これに対し、基板の一部を除去する対策をとることにより、基板抵抗を抑制することができる。しかし、基板の一部を除去することにより基板の一部の厚みが薄くなると、当該部分の強度が低下して破損しやすくなるため、取り扱いに注意を要するという問題点が生じる。したがって、上記従来の対策は、必ずしも十分であるとはいえない。

そこで、本発明の目的は、強度の低下を抑制しつつ、オン抵抗を低減することが可能な半導体装置およびその製造方法を提供することである。

本発明に従った半導体装置は、半導体材料からなる基板と、基板の一方の主面上に形成された半導体層とを備えている。基板の、上記一方の主面とは反対側の主面である他方の主面には凹部が形成されている。そして、当該凹部は、基板を構成する半導体材料よりも電気伝導率の高い高伝導率材料により充填されている。

本発明の半導体装置においては、基板に凹部が形成されていることにより、基板抵抗が低減されている。そして、当該凹部は、高伝導率材料により充填されていることにより、基板抵抗が低減された状態を保ちつつ、半導体装置の強度の低下を抑制することができる。その結果、本発明の半導体装置によれば、強度の低下を抑制しつつ、オン抵抗を低減することが可能な半導体装置を提供することができる。

ここで、本発明の半導体装置においては、基板を構成する半導体材料として、珪素（Ｓｉ）が採用された場合、高伝導率材料としてマグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ダイヤモンドなどを採用することができる。また、半導体材料として、炭化珪素（ＳｉＣ）が採用された場合、高伝導率材料として、Ｃｕ、Ａｇ、ダイヤモンドなどを採用することができる。さらに、半導体材料として、窒化ガリウム（ＧａＮ）が採用された場合、高伝導率材料として、Ｍｇ、Ａｌ、Ａｕ、Ａｇ、Ｃｕ、ダイヤモンドなどを採用することができる。

上記半導体装置において好ましくは、高伝導率材料は、基板を構成する半導体材料よりも熱伝導率の高い材料である。これにより、半導体装置の放熱性が向上し、半導体の動作時における温度上昇が抑制される。

ここで、本発明の半導体装置においては、基板を構成する半導体材料として、Ｓｉが採用された場合、高伝導率材料としてＭｇ、Ａｌ、Ａｕ、Ａｇ、Ｃｕ、ダイヤモンドなどを採用することができる。また、半導体材料として、ＳｉＣが採用された場合、高伝導率材料として、Ｃｕ、Ａｇ、ダイヤモンドなどを採用することができる。さらに、半導体材料として、ＧａＮが採用された場合、高伝導率材料として、Ｍｇ、Ａｌ、Ａｕ、Ａｇ、Ｃｕ、ダイヤモンドなどを採用することができる。

上記半導体装置において好ましくは、凹部は、上記他方の主面に対向する側からみて、ストライプ状または格子状に形成されている。

これにより、半導体装置の製造時において、複数の半導体装置が平面的に接続された状態（ウェハ状）で製造工程を進め、適切な段階、たとえば凹部が形成される工程よりも後で、凹部に沿ってこれらを分離することにより、個々の半導体装置（チップ）に分離することが容易となる。また、基板と高伝導率材料との接触面積が増加するため、高伝導率材料として、基板を構成する半導体材料よりも熱伝導率の高い材料が高伝導率材料として採用された場合、放熱性が一層向上する。

上記半導体装置において好ましくは、凹部は、上記他方の主面に複数個分散して配置されている。

これにより、単一の大きな凹部を形成する場合に比べて、半導体装置の強度の低下を一層抑制することができる。また、基板と高伝導率材料との接触面積が増加するため、高伝導率材料として、基板を構成する半導体材料よりも熱伝導率の高い材料が高伝導率材料として採用された場合、放熱性が一層向上する。なお、複数個の凹部は、たとえばマトリックス状に等間隔に配置することができる。また、複数個の凹部が形成されることにより、基板は、たとえばハニカム状の形状を有してもよい。

上記半導体装置において好ましくは、上記凹部の底面に接触する領域には、基板とオーミック接触可能な材料からなるオーミック電極がさらに形成されている。これにより、半導体装置のオン抵抗を一層抑制することができる。ここで、上記オーミック電極を構成する材料としては、ｎ型領域ではニッケル（Ｎｉ）、ｐ型領域ではＴｉ−Ａｌ合金などを採用することができる。

上記半導体装置において好ましくは、上記他方の主面上には、高伝導率材料よりも密着性に優れた導電体からなる導電膜が配置されている。これにより、実装時において、半導体装置を強固に固定することができる。ここで、密着性に優れた導電体としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン(Ｔｉ)、タングステン(Ｗ)など、上記高伝導率材料よりも密着性に優れた材料を採用することができる。

上記半導体装置において好ましくは、基板を構成する半導体材料は、珪素（Ｓｉ）、窒化ガリウム（ＧａＮ）および炭化珪素（ＳｉＣ）からなる群から選択されるいずれかの材料である。これらの半導体材料は、上記半導体装置を高性能化するに際して好適である。

上記半導体装置は、ショットキーダイオード、ｐｎダイオード、ＭＯＳＦＥＴおよびＪＦＥＴからなる群から選択されるいずれかの半導体装置であることが好ましい。上記半導体装置は、ショットキーダイオード、ｐｎダイオード、ＭＯＳＦＥＴおよびＪＦＥＴに特に有利に適用することができる。

本発明に従った半導体装置の製造方法は、半導体材料からなる基板が準備される基板準備工程と、基板の一方の主面上に、半導体層が形成される半導体層形成工程と、基板の、当該一方の主面とは反対側の主面である他方の主面に凹部が形成される凹部形成工程と、凹部が、基板を構成する半導体材料よりも電気伝導率の高い高伝導率材料により充填される高伝導率材料配置工程とを備えている。

本発明の半導体装置の製造方法によれば、上述の優れた特性を有する本発明の半導体装置を容易に製造することができる。

本発明の半導体装置において好ましくは、凹部形成工程よりも後において、半導体層が形成された基板が分割される分割工程をさらに備えている。凹部形成工程では、凹部は、上記他方の主面に対向する側からみて、ストライプ状または格子状に形成される。そして、分割工程では、凹部において基板が分割される。

これにより、半導体装置の製造時において、複数の半導体装置が平面的に接続された状態（ウェハ状）で製造工程を進め、分割工程において、凹部に沿ってこれらを分離することにより、個々の半導体装置（チップ）に容易に分離することできる。その結果、上記本発明の半導体装置を効率よく製造することができる。

以上の説明から明らかなように、本発明の半導体装置によれば、強度の低下を抑制しつつ、オン抵抗を低減することが可能な半導体装置を提供することができる。また、本発明の半導体装置の製造方法によれば、上記本発明の半導体装置を容易に製造することができる。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
図１は本発明の一実施の形態である実施の形態１の半導体装置としてのショットキーダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ；ＳＢＤ）の構成を示す概略断面図である。図１を参照して、本発明の実施の形態１における半導体装置であるショットキーダイオードの構成を説明する。

図１を参照して、本発明の実施の形態１におけるＳＢＤ１は、半導体材料であるＳｉＣからなるＳｉＣ基板１０と、ＳｉＣ基板１０の一方の主面１０Ａ上に形成され、導電型がｎ型である不純物（ｎ型不純物）を含む半導体層としてのｎ−ＳｉＣ層２０とを備えている。ＳｉＣ基板１０の、一方の主面１０Ａとは反対側の主面である他方の主面１０Ｂには複数の凹部１１が形成されている。そして、凹部１１の底面１１Ａ上およびＳｉＣ基板１０の他方の主面１０Ｂ上に接触するように、ＳｉＣ基板とオーミック接触可能な材料であるニッケル（Ｎｉ）からなるオーミック電極５０が形成されている。さらに、凹部１１には、凹部１１を充填するように、ＳｉＣよりも電気伝導率の高い高伝導率材料、たとえばＣｕ、ダイヤモンド、Ａｇなどからなる凹部充填層３０が形成されている。すなわち、凹部１１には、ＳｉＣ基板１０を構成するＳｉＣよりも電気伝導率の高い高伝導率材料が充填され、かつ凹部１１の底面１１Ａに接触する領域には、ＳｉＣ基板１０とオーミック接触可能なＮｉからなるオーミック電極が形成されている。

また、他方の主面１０Ｂ上には、オーミック電極５０および凹部充填層３０に接触するように、導電膜４０が他方の主面１０Ｂ上全体に延在するように配置されている。導電膜４０の素材としては、たとえばＡｌ、Ｃｕ、Ａｕなどの密着性の高い金属を採用することができる。この導電膜４０が配置されていることにより、ＳＢＤ１が実装される際、ボンディングの強度を向上させることができる。また、ＳｉＣ基板１０の本体部分１０Ｃと導電膜４０との間、およびＳｉＣ基板１０の本体部分１０Ｃと凹部充填層３０との間は、オーミック電極５０が介在して接続されていることにより、オーミックコンタクトが保持されている。

さらに、ｎ−ＳｉＣ層２０のＳｉＣ基板１０側の面である第１の面２０Ａとは反対側の面である第２の面２０Ｂ上には、絶縁体からなる絶縁膜としての酸化膜６０が形成されている。また、酸化膜６０には窓部６１が形成されており、窓部６１においてｎ−ＳｉＣ層２０が露出している。さらに、導電体であるチタン（Ｔｉ）からなるアノード電極としてのＴｉ電極７１が、窓部６１全体を覆い、窓部６１以外の領域である酸化膜６０上にまで延在するように形成されている。そして、Ｔｉ電極７１は、窓部６１においてｎ−ＳｉＣ層２０と接触し、ショットキー接合を形成している。

次に、ＳＢＤ１の動作について説明する。図１を参照して、逆電圧が印加される場合（ＳＢＤ１がオフ状態の場合）、すなわちアノード電極側であるＴｉ電極７１側に負の電圧が印加される場合、ｎ−ＳｉＣ層２０とＴｉ電極７１との界面からｎ−ＳｉＣ層２０側に向けて、空乏層が形成される。その結果、ｎ−ＳｉＣ層２０には電流は流れず、所定の耐圧が確保される。一方、順電圧が印加される場合（ＳＢＤ１がオン状態の場合）、すなわちアノード電極側であるＴｉ電極７１側に正の電圧が印加される場合、ｎ−ＳｉＣ層２０には空乏層が広がらないので、ｎ−ＳｉＣ層２０を電流経路として電流が流れる。

このとき、ＳＢＤ１においては、ＳｉＣ基板１０に凹部１１が形成されていることにより、基板抵抗が低減されている。そして、当該凹部１１は、高伝導率材料からなるオーミック電極５０および凹部充填層３０により充填されていることにより、基板抵抗が低減された状態を保ちつつ、ＳＢＤ１の強度の低下を抑制することができる。その結果、本実施の形態の半導体装置としてのＳＢＤ１によれば、強度の低下を抑制しつつ、オン抵抗を低減することができる。

さらに、本実施の形態のＳＢＤ１においては、高伝導率材料からなる凹部充填層３０は、ＳｉＣ基板１０を構成するＳｉＣよりも熱伝導率の高い材料であることが好ましい。たとえば、凹部充填層３０は、ダイヤモンドからなることが好ましい。これにより、ＳＢＤ１の放熱性が向上し、ＳＢＤ１の動作時における温度上昇が抑制される。

次に、本実施の形態における凹部１１の構造の詳細について説明する。図２は、実施の形態１におけるＳｉＣ基板の概略平面図である。図２においては、ＳｉＣ基板１０を他方の主面１０Ｂ側からみた平面図が示されている。また、図３は、図２の線分ＩＩＩ−ＩＩＩに沿う概略断面図である。

図２および図３を参照して、本実施の形態におけるＳｉＣ基板１０には、凹部１１は、他方の主面１０Ｂに対向する側からみて、ストライプ状に形成されている。より具体的には、凹部１１は、他方の主面１０Ｂに、複数の平行な溝として形成されている。

これにより、ＳＢＤ１の製造時において、複数のＳＢＤ１が平面的に接続された状態（ウェハ状）で製造工程を進め、適切な段階、たとえば凹部１１が形成される工程よりも後で、凹部１１に沿ってこれらを分離することにより、ＳＢＤ１（チップ）に分離することが容易となる。また、ＳｉＣ基板１０と高伝導率材料との接触面積が増加するため、高伝導率材料として、ＳｉＣよりも熱伝導率の高い材料が高伝導率材料として採用された場合、放熱性が一層向上する。

次に、本実施の形態における凹部１１の構造の第１の変形例について説明する。図４は、実施の形態１の第１の変形例におけるＳｉＣ基板の概略平面図である。図４においては、ＳｉＣ基板１０を他方の主面１０Ｂ側からみた平面図が示されている。また、図５は、図４の線分Ｖ−Ｖに沿う概略断面図である。

図４および図５を参照して、第１の変形例におけるＳｉＣ基板１０には、凹部１１は、他方の主面１０Ｂに対向する側からみて、格子状に形成されている。より具体的には、凹部１１は、他方の主面１０Ｂに、互いに交差（直交）する複数の溝として形成されている。

これにより、ＳＢＤ１の製造時において、複数のＳＢＤ１が平面的に接続された状態（ウェハ状）で製造工程を進め、適切な段階、たとえば凹部１１が形成される工程よりも後で、凹部１１に沿ってこれらを分離することにより、ＳＢＤ１（チップ）に分離することが一層容易となる。また、ＳｉＣ基板１０と高伝導率材料との接触面積が増加するため、高伝導率材料として、ＳｉＣよりも熱伝導率の高い材料が高伝導率材料として採用された場合、放熱性が一層向上する。

なお、図２および図３に示すように、ＳｉＣ基板１０が２００μｍの厚みを有し、凹部１１が、たとえば１００μｍおきに幅１００μｍ、深さ１００μｍのストライプ状に形成されている場合、基板抵抗は０．２６ｍΩ・ｃｍ^２程度となる。これは、一般的なＳｉＣ基板（厚み４００μｍ）の基板抵抗約０．７ｍΩ・ｃｍ^２に対して約６３％、厚み２００μｍのＳｉＣ基板に対して約２６％の低減が実現されていることとなる。さらに、他方の主面１０Ｂが一般的な単一の平面となっている場合に比べて、表面積が２倍程度増加し、放熱量が２倍（熱抵抗が０．５倍）となっている。

また、図４および図５に示すように、ＳｉＣ基板１０に凹部１１が格子状に形成されている場合、基板抵抗は０．１４ｍΩ・ｃｍ^２となり、かつ表面積は１．７倍程度に増加して放熱量が１．７倍（熱抵抗が０．５８倍）となっている。

次に、本実施の形態における凹部１１の構造の第２の変形例について説明する。図６は、実施の形態１の第２の変形例におけるＳｉＣ基板の概略平面図である。図６においては、ＳｉＣ基板１０を他方の主面１０Ｂ側からみた平面図が示されている。また、図７は、図６の線分ＶＩＩ−ＶＩＩに沿う概略断面図である。

図６および図７を参照して、第２の変形例におけるＳｉＣ基板１０には、凹部１１は、他方の主面１０Ｂに複数個分散して配置されている。より具体的には、凹部１１は、他方の主面１０Ｂから一方の主面１０Ａ側に向けて延びるように、複数個分散して形成されている。この凹部１１の形状は、柱状であり、凹部１１の延びる方向に垂直な断面の形状は、図６および図７に示すように四角などの多角形でもよいし、円、楕円などの形状であってもよい。

これにより、単一の大きな凹部１１を形成する場合に比べて、ＳＢＤ１の強度の低下を一層抑制することができる。また、ＳｉＣ基板１０と高伝導率材料との接触面積が増加するため、高伝導率材料として、ＳｉＣよりも熱伝導率の高い材料が高伝導率材料として採用された場合、放熱性が一層向上する。

次に、本実施の形態における半導体装置としてのＳＢＤ１の製造方法について説明する。図８は、実施の形態１におけるＳＢＤの製造方法の概略を示す流れ図である。また、図９〜図１４は、実施の形態１におけるＳＢＤの製造方法を説明するための概略断面図である。図８〜図１４を参照して、実施の形態１におけるＳＢＤの製造方法を説明する。

図８を参照して、実施の形態１におけるＳＢＤの製造方法においては、まず、半導体材料からなる基板が準備される基板準備工程が実施される。具体的には、図９を参照して、半導体材料であるＳｉＣからなる、厚み２００μｍ以上１０００μｍ以下、たとえば４００μｍ、直径２インチ以上５インチ以下、たとえば２インチの形状を有し、ｎ型不純物を含むＳｉＣ基板１０が準備される。

次に、図８を参照して、基板の一方の主面上に、半導体層が形成される半導体層形成工程が実施される。具体的には、図９を参照して、ＳｉＣ基板１０の一方の主面１０Ａ上に、ｎ型不純物を含むＳｉＣからなるｎ−ＳｉＣ層２０が形成される。このｎ−ＳｉＣ層２０の形成は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長（ＣＶＤなど）により実施することができる。

次に、図８を参照して、基板の、前記一方の主面とは反対側の主面である他方の主面に凹部が形成される凹部形成工程が実施される。具体的には、図１０を参照して、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、他方の主面１０Ｂ側を、たとえば２００μｍ全面にわたってエッチングした後、エッチングされた表面（他方の主面１０Ｂ）の表面にマスク層が形成される。さらに、当該マスク層上にレジストが塗布され、フォトリソグラフィーにより凹部の形状に応じてパターニングされた後、これをマスクとしてマスク層がエッチングされる。さらに、このマスク層をマスクとして、たとえばＲＩＥにより凹部１１が形成される。

ここで、マスク層の素材としては、たとえばアルミニウム（Ａｌ）、Ｎｉシリサイド（珪化ニッケル；ＮｉＳｉ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、ＩＴＯ（インジウム酸化錫）を採用することができる。

また、凹部１１を形成するためのＲＩＥとしては、ＣＣＰ（Ｃａｐａｃｉｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ；容量結合型）−ＲＩＥを用い、エッチングガスにＣＦ_４（四フッ化炭素）、ＳＦ_６（六フッ化硫黄）、ＣＨＦ_３（三フッ化メタン）、ＮＦ_３（三フッ化窒素）の少なくとも１つにＯ_２（酸素）およびＮ_２（窒素）を混合したガスを採用する方法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ；電子サイクロトロン共鳴）−ＲＩＥを用い、エッチングガスにＣＦ_４およびＳＦ_６の少なくとも一方にＯ_２およびＡｒ（アルゴン）を混合したガスを採用する方法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ；誘導結合型）−ＲＩＥを用い、エッチングガスにＣＦ_４、ＳＦ_６、ＮＦ_３の少なくとも１つにＯ_２およびＡｒを混合したガスを採用する方法などを採ることができる。

この中で、特に好ましい方法として、ＩＣＰ−ＲＩＥを用い、エッチングガスとしてＣＦ_４にＯ_２を混合したガス（ＳＦ_６／Ｏ_２：５０／１０ｓｃｃｍ）を採用し、かつＳｉＣに対する選択比の大きいＮｉからなる厚み３μｍのマスク層を採用することができる。また、その際の圧力条件は、たとえば１Ｐａ、ＲＦ条件は、たとえば１０００Ｗ／１００Ｗとすることができる。

次に、図８を参照して、半導体層としてのｎ−ＳｉＣ層２０上に酸化膜を形成するとともに、半導体基板としてのＳｉＣ基板１０の他方の主面１０Ｂに隣接する領域に形成されたダメージ領域を除去する酸化膜形成工程が実施される。具体的には、図１１を参照して、ｎ−ＳｉＣ層２０が形成されたＳｉＣ基板１０が熱酸化されることにより、ｎ−ＳｉＣ層２０においてＳｉＣ基板１０に接触する面である第１の面２０Ａとは反対側の面である第２の面２０Ｂ上、およびＳｉＣ基板１０の他方の主面１０Ｂ上に、熱酸化膜９１が形成される。

次に、図８を参照して、凹部１１の底面１１Ａ上およびＳｉＣ基板１０の他方の主面１０Ｂ上に、ＳｉＣ基板１０を構成するＳｉＣとオーミックコンタクト可能な材料からなるオーミック電極を形成するオーミック電極形成工程が実施される。具体的には、まず、図１１および図１２を参照して、ｎ−ＳｉＣ層２０の第２の面２０Ｂ上に形成された熱酸化膜９１上にレジストを塗布した上で、エッチングによりＳｉＣ基板１０の他方の主面１０Ｂ上に形成された熱酸化膜９１が除去される。その後、図１２に示すように、凹部１１の底面１１Ａ上およびＳｉＣ基板１０の他方の主面１０Ｂ上に、ＳｉＣとオーミックコンタクト可能なＮｉが堆積される。そして、たとえば１０００℃に加熱することにより、オーミック電極５０が形成される。

次に、図８を参照して、凹部１１が、ＳｉＣ基板１０を構成するＳｉＣよりも電気伝導率の高い高伝導率材料により充填される高伝導率材料充填工程が実施される。具体的には、図１２を参照して、Ｃｕ（銅）、Ａｇ（銀）、ダイヤモンドなどがＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着、スパッタ成膜、メッキなどの方法により、凹部１１に充填されて、凹部充填層３０が形成される。

次に、図８を参照して、アノード電極を形成するアノード電極形成工程が実施される。具体的には、図１２および図１３を参照して、熱酸化膜９１上に形成されたレジストをフォトリソグラフィーにより所望の窓部６１の形状にパターニングし、これをマスクとして熱酸化膜９１エッチングすることにより、窓部６１を有する酸化膜６０が形成される。このとき、熱酸化膜９１のエッチングは、たとえば緩衝フッ酸（ＢＨＦ）を用い、５４ｎｍ／ｍｉｎ.程度のレートで行なうことができる。その後、図１４を参照して、たとえばスパッタリングにより、窓部６１全体を覆い、窓部６１以外の酸化膜６０上の領域にまで延在するように、Ｔｉ膜を形成することにより、アノード電極としてのＴｉ電極７１が形成される。ここで、Ｔｉ膜は、たとえば１５０ｎｍの厚みに形成することができる。このとき、Ｔｉ電極７１上に、さらにＡｌを２μｍ程度堆積させることにより、上部電極を形成してもよい。また、アノード電極の素材としては、Ｔｉ以外に、Ｎｉ、Ｃｕなどを採用することができる。

次に、図８を参照して、密着性に優れた金属などの素材からなり、導電性を有する導電膜を形成する導電膜形成工程が実施される。具体的には、図１を参照して、ＳｉＣ基板１０他方の主面１０Ｂ上に、たとえばＡｌ、Ｃｕなどの金属が蒸着されることにより、他方の主面１０Ｂ上全体に延在するように、導電膜４０が形成される。

次に、図８に示すように、ｎ−ＳｉＣ層２０が形成されたＳｉＣ基板１０が分割される分割工程が実施される。この分割工程では、ストライプ状または格子状に形成された凹部１１において、ＳｉＣ基板１０が分割される。具体的には、図１を参照して、平面的に接続された状態で製造工程が進められた複数のＳＢＤ１となるべきウェハ状のＳｉＣ基板１０が、たとえばダイシングにより、凹部１１において切断され、個々のＳＢＤ１に分割される。これにより、本実施の形態における半導体装置としてのＳＢＤ１は完成する。その後、ＳＢＤ１はボンディングにより固定されて実装される。

本実施の形態における半導体装置としてのＳＢＤの製造方法によれば、上述の優れた特性を有する本実施の形態のＳＢＤを容易に、かつ効率よく製造することができる。

（実施の形態２）
次に、本発明の実施の形態２における半導体装置であるＳＢＤについて説明する。図１５は本発明の一実施の形態である実施の形態２の半導体装置としてのＳＢＤの構成を示す概略断面図である。

図１５を参照して、実施の形態２におけるＳＢＤ１と、図１に基づいて説明した実施の形態１におけるＳＢＤ１とは基本的に同様の構成を有し、同様に動作する。しかし、導電膜４０の構成において、図１のＳＢＤ１とは異なっている。

すなわち、図１５を参照して、実施の形態２におけるＳＢＤ１におけるＳｉＣ基板１０の他方の主面１０Ｂ上に形成される導電膜４０の一部は、凹部１１に入り込み、高伝導率材料からなる凹部充填層３０に接触している。

これにより、実施の形態２における半導体装置としてのＳＢＤ１では、導電膜４０と高伝導材料からなる凹部充填層３０およびオーミック電極５０との接触面積が増加する。その結果、実装時において、ＳＢＤ１を強固に固定することができる。

次に、実施の形態２におけるＳＢＤ１の製造方法について説明する。実施の形態２におけるＳＢＤ１は、図１〜図１４を参照して説明した実施の形態１におけるＳＢＤ１と基本的には同様の方法により製造することができる。しかし、導電膜４０の構成において、実施の形態１におけるＳＢＤ１と異なっていることに起因して、その製造方法が一部異なっている。

すなわち、実施の形態２におけるＳＢＤ１の製造方法では、図８および図１５を参照して、高伝導率材料充填工程において、Ｎｉなどの高伝導率材料が凹部１１に充填される際、凹部１１が完全には満たされず当該工程が終了する。その後、導電膜形成工程において、Ａｌ、Ｃｕなどの密着性の高い金属が蒸着される際、その一部が、凹部１１に入り込み、高伝導率材料からなる凹部充填層３０に接触するように導電膜４０が形成される。

（実施の形態３）
次に、本発明の実施の形態３における半導体装置であるｐｎダイオードについて説明する。図１６は本発明の一実施の形態である実施の形態３の半導体装置としてのｐｎダイオードの構成を示す概略断面図である。

図１６を参照して、実施の形態３におけるｐｎダイオード２と、図１に基づいて説明した実施の形態１におけるＳＢＤ１とは基本的に同様の構成を有し、同様の作用効果を有しているが、その構成は、図１のＳＢＤ１とは一部異なっている。

すなわち、ｐｎダイオード２は、高濃度のｎ型不純物を含むＳｉＣからなるｎ^＋−ＳｉＣ基板１５と、ｎ^＋−ＳｉＣ基板１５の一方の主面１５Ａ上に形成され、ｎ^＋−ＳｉＣ基板１５よりも低濃度のｎ型不純物を含む半導体層としてのｎ⁻−ＳｉＣ層２５とを備えている。ｎ^＋−ＳｉＣ基板１５の、一方の主面１５Ａとは反対側の主面である他方の主面１５Ｂには複数の凹部１１が形成されている。そして、凹部１１の底面１１Ａ上、側壁１１Ｂ上、およびｎ^＋−ＳｉＣ基板１５の他方の主面１５Ｂ上に接触するように、ＳｉＣよりも電気伝導率の高い高伝導率材料であるＮｉからなるオーミック電極５０が形成されている。さらに、凹部１１には、凹部１１を充填するように、ＳｉＣよりも電気伝導率の高い高伝導率材料からなる凹部充填層３０が形成されている。また、導電膜４０、酸化膜６０およびＴｉ電極７１の構成は、基本的には実施の形態１のＳＢＤ１と同様である。

そして、ｎ⁻−ＳｉＣ層２５には、Ｔｉ電極７１と接触する領域全体を覆い、Ｔｉ電極７１と接触する領域以外の領域である酸化膜６０と接触する領域にまで延在するように、導電型がｐ型である不純物を含むｐ−ＳｉＣ領域８１が形成されている。

次に、ｐｎダイオード２の動作について説明する。図１６を参照して、逆電圧が印加される場合（ｐｎダイオード２がオフ状態の場合）、すなわちアノード電極側であるＴｉ電極７１側に負の電圧が印加される場合、ｎ⁻−ＳｉＣ層２５とｐ−ＳｉＣ領域８１との界面には、空乏層が形成される。その結果、ｎ⁻−ＳｉＣ層２５には電流は流れず、所定の耐圧が確保される。一方、順電圧が印加される場合（ｐｎダイオード２がオン状態の場合）、すなわちアノード電極側であるＴｉ電極７１側に正の電圧が印加される場合、ｎ⁻−ＳｉＣ層２５とｐ−ＳｉＣ領域８１との界面には空乏層が広がらないので、ｎ⁻−ＳｉＣ層２５を電流経路として電流が流れる。

次に、実施の形態３におけるｐｎダイオード２の製造方法について説明する。実施の形態３におけるｐｎダイオード２の製造方法は、図１〜図１４に基づいて説明した実施の形態１におけるＳＢＤ１の製造方法と、基本的には同様である。しかし、ｎ⁻−ＳｉＣ層２５に、ｐ−ＳｉＣ領域８１を形成する工程を有している点において、実施の形態１におけるＳＢＤ１の製造方法とは異なっている。

すなわち、実施の形態３におけるｐｎダイオード２の製造方法においては、図８を参照して、まず、基板準備工程においてｎ^＋−ＳｉＣ基板１５が準備され、半導体層形成工程において、ｎ^＋−ＳｉＣ基板１５上にｎ⁻−ＳｉＣ層２５が形成される。これらの工程は、実施の形態１の場合と基本的に同様に実施することができる。

その後、実施の形態１と同様に凹部形成工程が実施された後、酸化膜形成工程が実施される前に、ｎ⁻−ＳｉＣ層２５に、ｐ型領域としてのｐ−ＳｉＣ領域８１が形成されるｐ型領域工程形成工程が実施される。具体的には、ｎ⁻−ＳｉＣ層２５に、フォトリソグラフィー等を利用して、所望のｐ−ＳｉＣ領域８１の形状に応じた開口部を有するマスク層が形成されるマスク層形成工程が実施される。そして、当該マスク層をマスクとして用いて、ｐ型不純物がイオン注入などによりｎ⁻−ＳｉＣ層２５に導入される不純物導入工程が実施され、ｐ−ＳｉＣ領域８１が形成される。これにより、ｐ型領域工程形成工程は完了する。

さらに、ｐ型領域工程形成工程に引き続き、実施の形態１と同様に酸化膜形成工程から分割工程までが実施されることにより、実施の形態３におけるｐｎダイオード２を製造することができる。

なお、実施の形態３のｐｎダイオードでは、上述の実施の形態１および２の場合とは異なり、凹部１１において、オーミック電極５０が底面１１Ａ上だけでなく側壁１１Ｂ上にも形成されているが、実施の形態１および２と同様に底面１１Ａ上だけに形成されていてもよい。また、実施の形態１、２においても、底面１１Ａ上だけでなく側壁１１Ｂ上にも形成されていてもよい。

（実施の形態４）
次に、本発明の実施の形態４における半導体装置である酸化膜電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）について説明する。図１７は本発明の一実施の形態である実施の形態４の半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。

図１７を参照して、実施の形態４におけるＭＯＳＦＥＴ３（トレンチＭＯＳ）と、図１に基づいて説明した実施の形態１におけるＳＢＤ１および図１６に基づいて説明した実施の形態３におけるｐｎダイオード２とは、ｎ^＋−ＳｉＣ基板１５、凹部１１、凹部充填層３０、オーミック電極５０および導電膜４０などにおいて基本的に同様の構成を有し、同様の作用効果を有している。しかし、ｎ^＋−ＳｉＣ基板１５上に形成されるデバイスの構成において、図１のＳＢＤ１および図１６のｐｎダイオードとは異なっている。

すなわち、ＭＯＳＦＥＴ３は、ｐｎダイオード２と同様に、凹部充填層３０により充填された凹部１１を有するｎ^＋−ＳｉＣ基板１５と、オーミック電極５０および導電膜４０を備え、ｎ^＋−ＳｉＣ基板１５上にはｎ⁻−ＳｉＣ層２５が形成されている。ここで、導電膜４０は、ＭＯＳＦＥＴ３において、ドレイン電極として機能する。そして、ｎ⁻−ＳｉＣ層２５上には、低濃度のｐ型不純物を含む低濃度ｐ型半導体層としてのｐ⁻−ＳｉＣ層８２が形成されている。さらに、ｐ⁻−ＳｉＣ層８２において、ｎ⁻−ＳｉＣ層２５側の面である第１の面８２Ａとは反対側の面である第２の面８２Ｂから、ｐ⁻−ＳｉＣ層８２を貫通し、ｎ⁻−ＳｉＣ層２５に底部を有する溝８９が、ＭＯＳＦＥＴ３には形成されている。

さらに、ｐ⁻−ＳｉＣ層８２上には、ｐ⁻−ＳｉＣ層８２と接触するように、絶縁体からなる絶縁膜としての酸化膜６０が、溝８９の底部および側壁を覆い、かつ溝８９が形成されていないｐ⁻−ＳｉＣ層８２上の領域にまで延在するように形成されている。この酸化膜６０は、ＭＯＳＦＥＴ３においてゲート酸化膜として機能する。また、酸化膜６０上には、酸化膜６０と接触するように、導電体であるＡｌからなるＡｌ電極７２が形成されている。このＡｌ電極７２は、ＭＯＳＦＥＴ３においてゲート電極として機能する。

また、ｐ⁻−ＳｉＣ層８２の第２の面８２Ｂを含み、溝８９と接する領域には、溝８９から離れる向きに延在するように、高濃度のｎ型不純物を含むＳｉＣからなるｎ^＋領域８３が形成されている。さらに、ｎ^＋領域８３からみて溝８９とは反対側の、ｐ⁻−ＳｉＣ層８２の第２の面８２Ｂを含む領域には、高濃度のｐ型不純物を含むｐ^＋領域８４が、ｎ^＋領域８３とは離れて形成されている。そして、ｐ⁻−ＳｉＣ層８２の第２の面８２Ｂ上には、ｐ⁻−ＳｉＣ層８２に接触し、ｎ^＋領域８３が形成された領域からｐ^＋領域８４が形成された領域まで延在するように、導電体であるＮｉからなるＮｉ電極７３が形成されている。このＮｉ電極７３は、ＭＯＳＦＥＴ３においてソース電極として機能する。

次に、実施の形態４におけるＭＯＳＦＥＴ３の動作について説明する。図１７を参照して、ゲート電極であるＡｌ電極７２の電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜である酸化膜６０に接するｐ⁻−ＳｉＣ層８２とｎ⁻−ＳｉＣ層２５との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極であるＡｌ電極７２に正の電圧を印加していくと、ｐ⁻−ＳｉＣ層８２のゲート酸化膜である酸化膜６０と接触する付近において反転層が形成される。その結果、ｎ^＋領域８３とｎ⁻−ＳｉＣ層２５とが電気的に接続され、電子の流れαに沿って電子が移動することにより電流が流れる。このとき、当該電流は、ｎ^＋−ＳｉＣ基板１５を通ってドレイン電極として機能する導電膜４０に流れる。そして、上述のように、ｎ^＋−ＳｉＣ基板１５は、凹部充填層３０により充填された凹部１１を有している。その結果、ＭＯＳＦＥＴ３のオン抵抗が低減され、低損失化が達成される。

次に、実施の形態４における半導体装置であるＭＯＳＦＥＴ３の製造方法について説明する。実施の形態４におけるＭＯＳＦＥＴ３の製造方法は、ｎ^＋−ＳｉＣ基板１５、凹部１１、凹部充填層３０、オーミック電極５０および導電膜４０などを形成する工程において、図１〜図１４に基づいて説明した実施の形態１におけるＳＢＤ１の製造方法と、基本的には同様である。しかし、ｎ^＋−ＳｉＣ基板１５上に配置されるデバイスを形成する工程において、実施の形態１におけるＳＢＤ１の製造方法とは異なっている。

すなわち、実施の形態４におけるＭＯＳＦＥＴ３の製造方法においては、図８を参照して、まず、基板準備工程においてｎ^＋−ＳｉＣ基板１５が準備され、半導体層形成工程において、ｎ^＋−ＳｉＣ基板１５上にｎ⁻−ＳｉＣ層２５が形成される。これらの工程は、実施の形態１の場合と基本的に同様に実施することができる。

その後、実施の形態１と同様に凹部形成工程が実施された後、酸化膜形成工程が実施される前に、ｎ^＋−ＳｉＣ基板１５の一方の主面１５Ａ上に配置されるＭＯＳＦＥＴ３の構成要素を形成する工程が実施される。

つまり、まず、ｎ⁻−ＳｉＣ層２５上に、低濃度のｐ型不純物を含むｐ型半導体層を形成する低濃度ｐ型半導体層形成工程が実施される。具体的には、ｎ⁻−ＳｉＣ層２５の第１の面２５Ａ上に、低濃度のｐ型不純物を含むＳｉＣからなるｐ⁻−ＳｉＣ層８２が形成される。このｐ⁻−ＳｉＣ層８２の形成は、たとえばｐ型不純物を含む原料ガスを用いた気相エピタキシャル成長（ＣＶＤなど）により実施することができる。

次に、ｐ⁻−ＳｉＣ層８２に、高濃度のｎ型不純物を含む高濃度ｎ型領域形成工程、および高濃度のｐ型不純物を含む高濃度ｐ型領域形成工程が実施される。具体的には、ｐ⁻−ＳｉＣ層８２に、フォトリソグラフィー等を利用して、所望のｎ^＋領域８３の形状に応じた開口部を有するマスク層が形成されるマスク層形成工程が実施される。そして、当該マスク層をマスクとして用いて、ｎ型不純物がイオン注入などによりｐ⁻−ＳｉＣ層８２に導入される不純物導入工程が実施され、ｎ^＋領域８３が形成される。これにより、高濃度ｎ型領域形成工程は完了する。また、高濃度ｐ型領域形成工程も、上記高濃度ｎ型領域形成工程において、ｎ型不純物に代えてｐ型不純物を導入することにより、実施することができる。

次に、溝８９を形成する溝形成工程が実施される。具体的には、ｐ⁻−ＳｉＣ層８２に、フォトリソグラフィー等を利用して、所望の溝８９の形状に応じた開口部を有する酸化物層などのマスク層が形成されるマスク層形成工程が実施される。そして、当該マスク層をマスクとして用いて、ＲＩＥなどにより溝８９が形成される。

その後、ゲート酸化膜を形成するゲート酸化膜形成工程が実施される。具体的には、ｐ⁻−ＳｉＣ層８２上に、溝８９の底部および側壁を覆い、かつ溝８９が形成されていないｐ⁻−ＳｉＣ層８２上の領域にまで延在するように絶縁膜としての酸化膜６０が形成される。酸化膜６０の形成は、たとえばＣＶＤ、熱酸化などにより実施することができる。さらにゲート酸化膜としての酸化膜６０上にゲート電極としてのＡｌ電極７２が形成されるゲート電極形成工程が実施される。このＡｌ電極７２は、たとえば蒸着法により形成することができる。さらに、ｐ⁻−ＳｉＣ層８２の第２の面８２Ｂ上に、ｐ⁻−ＳｉＣ層８２に接触し、ｎ^＋領域８３が形成された領域からｐ^＋領域８４が形成された領域まで延在するようにソース電極としてのＮｉ電極７３を形成するソース電極形成工程が実施される。このＮｉ電極７３は、たとえば蒸着法により形成することができる。

そして、上記工程に引き続き、実施の形態１と同様にオーミック電極形成工程から分割工程までが実施されることにより、実施の形態４におけるＭＯＳＦＥＴ３を製造することができる。

なお、上記実施の形態１〜４においては、基板の素材としてＳｉＣが採用される場合について説明したが、本発明の半導体装置はこれに限られない。本発明の半導体装置における基板の素材としては、ＳｉＣのほか、たとえば珪素（Ｓｉ）、窒化ガリウム（ＧａＮ）などの半導体材料を採用することができる。特に、基板の素材としては、Ｓｉよりもバンドギャップの大きい半導体であるワイドバンドギャップ半導体を採用することが好ましい。

また、上述のように、本発明の半導体装置は、特に基板の構成において特徴を有し、基板抵抗の低減によるオン抵抗の抑制を達成するという作用効果を奏するものである。したがって、上記実施の形態１〜４においては、半導体装置としてＳＢＤ、ｐｎダイオード、ＭＯＳＦＥＴの構成が採用される場合について説明したが、本発明の半導体装置はこれに限られず、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）を含む種々の半導体装置、特に縦型デバイスの構成を採用することができる。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

本発明の半導体装置およびその製造方法は、オン抵抗の低減が要求される半導体装置およびその製造方法に特に有利に適用され得る。

実施の形態１の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。 実施の形態１におけるＳｉＣ基板の概略平面図である。 図２の線分ＩＩＩ−ＩＩＩに沿う概略断面図である。 実施の形態１の第１の変形例におけるＳｉＣ基板の概略平面図である。 図４の線分Ｖ−Ｖに沿う概略断面図である。 実施の形態１の第２の変形例におけるＳｉＣ基板の概略平面図である。 図６の線分ＶＩＩ−ＶＩＩに沿う概略断面図である。 実施の形態１におけるＳＢＤの製造方法の概略を示す流れ図である。 実施の形態１におけるＳＢＤの製造方法を説明するための概略断面図である。 実施の形態１におけるＳＢＤの製造方法を説明するための概略断面図である。 実施の形態１におけるＳＢＤの製造方法を説明するための概略断面図である。 実施の形態１におけるＳＢＤの製造方法を説明するための概略断面図である。 実施の形態１におけるＳＢＤの製造方法を説明するための概略断面図である。 実施の形態１におけるＳＢＤの製造方法を説明するための概略断面図である。 実施の形態２の半導体装置としてのＳＢＤの構成を示す概略断面図である。 実施の形態３の半導体装置としてのｐｎダイオードの構成を示す概略断面図である。 実施の形態４の半導体装置としてのＭＯＳＦＥＴの構成を示す概略断面図である。

符号の説明

１ ＳＢＤ、２ ｐｎダイオード、３ ＭＯＳＦＥＴ、１０ ＳｉＣ基板、１０Ａ 一方の主面、１０Ｂ 他方の主面、１０Ｃ 本体部分、１１ 凹部、１１Ａ 底面、１１Ｂ 側壁、１５ ｎ^＋−ＳｉＣ基板、１５Ａ 一方の主面、１５Ｂ 他方の主面、２０ ｎ−ＳｉＣ層、２０Ａ 第１の面、２０Ｂ 第２の面、２５ ｎ⁻−ＳｉＣ層、２５Ａ 第１の面、３０ 凹部充填層、４０ 導電膜、５０ オーミック電極、６０ 酸化膜、６１ 窓部、７１ Ｔｉ電極、７２ Ａｌ電極、７３ Ｎｉ電極、８１ ｐ−ＳｉＣ領域、８２ ｐ⁻−ＳｉＣ層、８２Ａ 第１の面、８２Ｂ 第２の面、８３ ｎ^＋領域、８４ ｐ^＋領域、８９ 溝、９１ 熱酸化膜。

Claims (10)

1. 半導体材料からなる基板と、
   前記基板の一方の主面上に形成された半導体層とを備え、
   前記基板の、前記一方の主面とは反対側の主面である他方の主面には凹部が形成されており、
   前記凹部には、前記基板を構成する半導体材料よりも電気伝導率の高い高伝導率材料が充填されている、半導体装置。
2. 前記高伝導率材料は、前記基板を構成する半導体材料よりも熱伝導率の高い材料である、請求項１に記載の半導体装置。
3. 前記凹部は、前記他方の主面に対向する側からみて、ストライプ状または格子状に形成されている、請求項１または２に記載の半導体装置。
4. 前記凹部は、前記他方の主面に複数個分散して配置されている、請求項１または２に記載の半導体装置。
5. 前記凹部の底面に接触する領域には、前記基板とオーミック接触可能な材料からなるオーミック電極がさらに形成されている、請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記他方の主面上には、前記高伝導率材料よりも密着性に優れた導電体からなる導電膜が配置されている、請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記基板を構成する半導体材料は、珪素、窒化ガリウムおよび炭化珪素からなる群から選択されるいずれかの材料である、請求項１〜６のいずれか１項に記載の半導体装置。
8. ショットキーダイオード、ｐｎダイオード、ＭＯＳＦＥＴおよびＪＦＥＴからなる群から選択されるいずれかの半導体装置である、請求項１〜７のいずれか１項に記載の半導体装置。
9. 半導体材料からなる基板が準備される基板準備工程と、
   前記基板の一方の主面上に、半導体層が形成される半導体層形成工程と、
   前記基板の、前記一方の主面とは反対側の主面である他方の主面に凹部が形成される凹部形成工程と、
   前記凹部が、前記基板を構成する半導体材料よりも電気伝導率の高い高伝導率材料により充填される高伝導率材料充填工程とを備えた、半導体装置の製造方法。
10. 前記凹部形成工程よりも後において、前記半導体層が形成された前記基板が分割される分割工程をさらに備え、
    前記凹部形成工程では、前記凹部は、前記他方の主面に対向する側からみて、ストライプ状または格子状に形成され、
    前記分割工程では、前記凹部において前記基板が分割される、請求項９に記載の半導体装置の製造方法。

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