JP2008065199A - 表示装置及びその製造方法 - Google Patents

Abstract

【課題】アクティブマトリクス型の表示装置の電源配線を改善して、画素の高精細化を図る。
【解決手段】表示装置は、列状の信号線ＳＬと、行状の走査線ＷＳと、これらが交わる部分に対応して配された画素２と、各画素２に駆動電流を供給する第１種電源配線Ｖｃｃと、各画素２の動作に必要な基準電圧を供給する第２種電源配線Ｖｓｓとを有する。第１種電源配線Ｖｃｃは、列状の信号線ＳＬと平行に配されており、一列分の第１種電源配線Ｖｃｃで対応する列の画素２に駆動電流を供給する一方、第２種電源配線Ｖｓｓは、行状の走査線ＷＳと平行に配されており、一行分の第２種電源配線Ｖｓｓで対応する行の画素２に基準電圧を供給する。
【選択図】図２

Description

本発明は、アクティブマトリクス型の表示装置及びその製造方法に関する。より詳しくは、表示装置を構成するフラットパネルに形成される電源配線の改良技術に関する。

アクティブマトリクス型の表示装置は、液晶ディスプレイが代表的であるが、近年は有機ＥＬディスプレイも盛んに開発されている。液晶ディスプレイは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２ 特開２００３−１０８０６８

従来の画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号をサンプリングする。容量部は、サンプリングされた映像信号に応じた入力電圧を保持する。ドライブトランジスタは、容量部に保持された入力電圧に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。

ドライブトランジスタは、容量部に保持された入力電圧をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち容量部に書き込まれた入力電圧によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。

ここでドライブトランジスタの動作特性は以下の式１で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）^２・・・式１
このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。

しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。

閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路は、ある程度画面のユニフォーミティを改善することが可能である。しかしながら、ポリシリコン薄膜トランジスタの特性は、閾電圧ばかりでなく移動度μも素子毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、移動度μがばらつくと、ゲート電圧Ｖｇｓが一定であってもドレイン電流Ｉｄｓにばらつきが出てしまう。この結果発光輝度が画素毎に変化する為、画面のユニフォーミティを損なう。そこでドライブトランジスタの移動度μのばらつきを補正する機能を組み込んだ画素回路も提案されている。

このように閾電圧補正機能や移動度補正機能を組み込んだ画素回路は、補正動作を行うために外部から１つまたは２つ以上の基準電圧を供給する必要がある。このため従来の画像表示装置は、各画素の発光素子に駆動電流を供給する第１種電源配線に加え、各画素の動作に必要な基準電圧を供給する第２種電源配線が必要となっていた。この様にパネル上に複数の電源配線を形成するため、その分画素回路に割り当てるべき面積が犠牲になっていた。換言すると、複数の電源配線を形成することで画素の高精細化が妨げられており、解決すべき課題となっている。なお特許文献６には電源配線の改良技術が開示されているが、これは主として各画素に駆動電流を供給する第１種電源配線に限られたものである。

上述した従来の技術の課題に鑑み、本発明はアクティブマトリクス型の表示装置の電源配線を改善して、画素の高精細化を図ることを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、列状の信号線と、行状の走査線と、これらが交わる部分に対応して配された画素と、各画素に駆動電流を供給する第１種電源配線と、各画素の動作に必要な基準電圧を供給する第２種電源配線とを有する表示装置において、前記第１種電源配線は、列状の信号線と平行に配されており、一列分の第１種電源配線で対応する列の画素に駆動電流を供給する一方、前記第２種電源配線は、行状の走査線と平行に配されており、一行分の第２種電源配線で対応する行の画素に基準電圧を供給することを特徴とする。

好ましくは、前記第１種電源配線は、該信号線と同層の導体からなり、前記第２種電源配線は、該信号線と交差する部分が該走査線と同層の導体からなり、該信号線と交差しない部分が該信号線または該走査線と同層の導体からなる。又前記画素は、発光素子と、該走査線から供給された制御信号に応じて導通し該信号線から供給される映像信号をサンプリングするサンプリングトランジスタと、該サンプリングされた映像信号に応じて駆動電流を該発光素子に供給するドライブトランジスタと、該ドライブトランジスタを該第１種電源配線に接続する第１種スイッチングトランジスタと、該ドライブトランジスタの制御端又は電流端を該第２種電源配線に接続する第２種スイッチングトランジスタとを含む。この場合前記第２種スイッチングトランジスタは、それが導通している時間が該第２種電源配線の充放電時間よりも長く設定されている。

本発明によれば、第１種電源配線は従来と同じく信号配線の列と平行な縦配線とする一方、第２種電源配線は従来と異なり走査線の行と平行に横配線化している。一般にアクティブマトリクス型の表示装置でＲＧＢ３画素を備えたカラー表示の場合、画素の列数（即ち信号線の本数）は画素の行数（即ち走査線の本数）に比べてはるかに大きい。このため、第２種電源配線を横配線化することにより、従来に比べ配線本数を大幅に削減でき、画素の高精細化が容易になる。横配線は基本的に走査線と同層で形成するため、配線抵抗が高くなる。しかしながら第２種電源配線の場合画素の動作に必要な基準電圧を供給するため、配線抵抗はさほど問題とならない。これに対し縦配線は基本的に信号線と同層で形成するため、比較的抵抗が低い。第１種電源配線は各画素に駆動電流を供給するため、可能な限り抵抗は低い方が良い。そこで本発明は第１種電源配線を抵抗の低い縦配線とし、第２種電源配線のみを横配線化することで、パネルの配線の合理化を計っている。

以下図面を参照して本発明の実施の形態を詳細に説明する。図１は参考例にかかる表示装置の全体構成を示すブロック図である。図示する様に、本表示装置はアクティブマトリクス型であり、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とするため、ＲＧＢの三原色画素を用意しているが、本発明はこれに限られるものではない。各画素Ｒ，Ｇ，Ｂはそれぞれ画素回路２で構成されている。信号線ＳＬは金属アルミニウムなどからなり比較的低抵抗で、水平セレクタ３によって駆動される。水平セレクタ３は信号部を構成し、信号線ＳＬに映像信号を供給する。走査線ＷＳは信号線に比べて抵抗が高く、ライトスキャナ４によって走査される。なお、走査線ＷＳと並行に別の走査線ＤＳ、ＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。走査線ＡＺは補正用スキャナ７によって走査される。なお本参考例は補正用の走査線ＡＺが１本であるが、画素回路が複雑な場合補正用走査線ＡＺは複数本になる場合がある。これに対応して、補正用スキャナ７も複数に分割されている場合がある。ライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７はスキャナ部を構成しており、１水平期間ごと画素の行を順次走査する。各画素回路２は走査線ＷＳによって選択された時信号線ＳＬから映像信号をサンプリングする。さらに走査線ＤＳによって選択された時、サンプリングされた映像信号に応じて画素回路２内に含まれている発光素子を駆動する。加えて画素回路２は走査線ＡＺによって走査されたとき、予め決められた補正動作を行う。この補正動作には、例えばドライブトランジスタの閾電圧補正動作や移動度補正動作が含まれる。

画素アレイ１には上述した画素回路２や走査線ＷＳ，ＤＳ，ＡＺに加え、第１種電源配線Ｖｃｃと第２種電源配線Ｖｓｓが形成されている。第１種電源配線Ｖｃｃは各画素回路２に駆動電流を供給する。一方第２種電源配線Ｖｓｓは各画素回路２の動作に必要な基準電圧を供給する。なお参考例は基準電圧Ｖｓｓが１レベルのみであるが、画素回路２の複雑化に伴い２レベル以上の異なった基準電圧を供給する場合もある。本参考例は、第１種電源配線Ｖｃｃ及び第２種電源配線Ｖｓｓ共に、信号線ＳＬの列と平行な縦配線となっている。即ち第１種電源配線Ｖｃｃは、列状の信号線ＳＬと平行に配されており、１列分の第１種電源配線Ｖｃｃで対応する列の画素回路２に駆動電流を供給する。第２種電源配線Ｖｓｓも列状の信号線ＳＬと平行に配されており、１列分の第２種電源配線Ｖｓｓで対応する列の画素回路２に基準電圧を供給している。

図１に示すように、一般的な表示装置では、ＲＧＢ画素で走査線ＷＳ、ＤＳ、ＡＺを共有化するため、ＲＧＢ各画素は、その長軸が信号線ＳＬと平行に配され、短軸が走査線ＷＳと平行にレイアウトされている。走査線ＷＳ，ＤＳ，ＡＺは各画素回路２に制御信号を供給するだけであり、配線抵抗はさほど問題とならない。一方電源配線Ｖｃｃ，Ｖｓｓは可能な限り抵抗は低い方が良く、このため参考例では信号線ＳＬと平行に縦配線としている。しかしながら、横配線の本数（即ち画素の行数）に比べ、縦配線の本数（即ち画素の列数）はカラー表示の場合はるかに大きいため、電源配線Ｖｃｃ，Ｖｓｓが画素アレイ１に占める割合が高くなり、パネルの高精細化が難しい。

図２は、本発明にかかる表示装置の全体構成を示す模式的なブロック図である。理解を容易にするため、図１に示した参考例と対応する部分には対応する参照番号を付してある。図示する様に、本表示装置は基本的に画素アレイ１と周辺の回路部とで構成されている。画素アレイ１は、列状の信号線ＳＬと、行状の走査線ＷＳと、これらが交わる部分に対応して配された画素２と、各画素２に駆動電流を供給する第１種電源配線Ｖｃｃと、各画素２の動作に必要な基準電圧Ｖｓｓを供給する第２種電源配線とを有する。なお図では、第２種電源配線Ｖｓｓは１レベルのみであるが、画素回路２の複雑化に伴い、２レベル以上の異なった基準電圧が必要になる場合もある。本発明の特徴事項として、第１種電源配線Ｖｃｃは、列状の信号線ＳＬと平行に配されており、１列分の第１種電源配線Ｖｃｃで対応する列の画素２に駆動電流を供給す一方、第２種電源配線Ｖｓｓは、行状の走査線ＷＳと平行に配されており、１行分の第２種電源配線Ｖｓｓで対応する行の画素２に基準電圧を供給する。換言すると、第１種電源配線は抵抗を低く抑えることが出来る横配線とする一方、第２種電源配線Ｖｓｓは縦配線化することで配線本数の削減化を図っている。第２種電源配線Ｖｓｓを横配線化することで、ＲＧＢ画素の１組に対して１本の電源配線をレイアウトすれば良いことになり、各画素当りに占める電源配線の割合は低下する。これにより画素回路２の高精細化が可能になる。

一般的に信号線ＳＬは画素回路２に対する信号線圧の書き込み不足を避けるため、電気抵抗の低いアルミニウム系導体材料を用いている。また各画素回路２に駆動電流を供給する第１種電源配線Ｖｃｃも低抵抗である方が望ましいので、縦配線として信号線ＳＬと同一の導体材料が用いられている。一方、走査線ＷＳ，ＤＳ，ＡＺは各画素回路２に含まれるトランジスタの制御に用いられており、一般的にはゲート配線と同じく高抵抗金属のモリブデンＭｏなどが用いられている。図２に示した実施形態では、第２種電源配線Ｖｓｓのみ横配線として、走査線ＷＳと同じ高抵抗金属を用いている。第１種電源配線Ｖｃｃと異なり第２種電源配線Ｖｓｓは基準電圧を画素回路２に供給しており、極端に抵抗が高くない限り、機能的には問題とならない。信号線ＳＬと第２種電源配線Ｖｓｓは異なる層に属する導体材料で形成されており、交差部で短絡することは無い。

図３は、本発明にかかる表示装置の他の実施形態を示しており、理解を容易にするため図２に示した先の実施形態と対応する部分には対応する参照番号を付してある。先の実施形態と同じく本実施形態でも第２種電源配線Ｖｓｓを横配線化しているが、これに加えて低抵抗化を図っている。具体的には、第１種電源配線Ｖｃｃは先の実施形態と同じく信号線ＳＬと同層の導体（例えばアルミニウム）からなる一方、第２種電源配線Ｖｓｓは、信号線ＳＬと交差する部分Ａが走査線ＷＳと同層の導体（例えばモリブデン）からなり、信号線ＳＬと交差しない部分が信号線ＳＬと同層の導体（例えばアルミニウム）からなる。この様に、第２種電源配線Ｖｓｓをモリブデンのみから形成する場合に比べ、モリブデンとアルミニウムを組み合わせることにより、全体的に低抵抗化が図れる。なお横配線化した第２種電源配線Ｖｓｓを全て金属アルミニウムとすると、縦配線の信号線ＳＬと交差部で短絡してしまう。そこで本実施形態は、交差部Ａのみ金属モリブデンとして、信号線ＳＬとのクロスショートを防いでいる。つまり電源配線Ｖｓｓの交差部Ａは、金属モリブデンを用いて橋渡しを行う。これにより信号線ＳＬは従来通りの低抵抗配線を用いることが出来る。

図４は、図３に示した交差部Ａの断面図である。図示する様に、ガラス基板１０の上に、金属Ｍｏの導体パタン１１が形成されている。この導体パタン１１を被覆するように層間絶縁膜１２が形成されており、その上に信号配線ＳＬと電源配線Ｖｓｓが形成されている。両配線ＳＬ及びＶｓｓは共に低抵抗の金属アルミニウムで形成している。信号配線ＳＬと電源配線Ｖｓｓが交差する部分は、層間絶縁膜１２にコンタクトホールを開け、下層の導体パタン１１で電源配線Ｖｓｓを橋渡しするようにしている。例えば図で左側の電源配線Ｖｓｓは一度導体パタン１１にコンタクトを取り、橋渡しした後中央の電源配線Ｖｓｓとコンタクトを取っている。この中央の電源配線Ｖｓｓはコンタクトで隣の導体パタン１１に接続し、さらにここからコンタクトで右側の電源配線Ｖｓｓに接続している。この様に縦配線の信号線ＳＬを下から導体パタン１１で跨ぐようにして電源配線Ｖｓｓを横配線化している。

図５は、図２または図３に示した表示装置に形成される画素回路２の具体的な実施例を示す模式的な回路図である。本表示装置はアクティブマトリクス型であり、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ３、ライトスキャナ４、ドライブスキャナ５、第１補正用スキャナ７１、第２補正用スキャナ７２などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素回路２とで構成されている。信号線ＳＬは水平セレクタ３によって駆動される。水平セレクタ３は信号部を構成し、信号線ＳＬに映像信号を供給する。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと並行に別の走査線ＤＳ、ＡＺ１及びＡＺ２も配線されている。走査線ＤＳはドライブスキャナ５によって走査される。走査線ＡＺ１は第１補正用スキャナ７１によって走査される。走査線ＡＺ２は第２補正用スキャナ７２によって走査される。ライトスキャナ４、ドライブスキャナ５、第１補正用スキャナ７１及び第２補正用スキャナ７２はスキャナ部を構成しており、１水平期間ごと画素の行を順次走査する。各画素回路２は走査線ＷＳによって選択されたとき信号線ＳＬから映像信号をサンプリングする。さらに走査線ＤＳによって選択されたとき、サンプリングされた映像信号に応じて画素回路２内に含まれている発光素子を駆動する。加えて画素回路２は走査線ＡＺ１及びＡＺ２によって走査されたとき、予め決められた補正動作を行う。本実施形態の場合、この補正動作は閾電圧補正動作と移動度補正動作が含まれる。

上述した画素アレイ１は通常ガラスなどの絶縁基板１０上に形成されており、フラットパネルとなっている。各画素回路２はアモルファスシリコン薄膜トランジスタ（ＴＦＴ）または低温ポリシリコンＴＦＴで形成されている。アモルファスシリコンＴＦＴの場合、スキャナ部はパネルとは別のＴＡＢなどで構成され、フレキシブルケーブルによってフラットパネルに接続される。低温ポリシリコンＴＦＴの場合、信号部及びスキャナ部も同じ低温ポリシリコンＴＦＴで形成できるので、フラットパネル上に画素アレイと信号部とスキャナ部を一体的に形成することが出来る。

画素回路２は、５個の薄膜トランジスタＴｒ１〜Ｔｒ４及びＴｒｄと１個の容量素子（画素容量）Ｃｓと１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ３とＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴである。１個の容量素子Ｃｓは本画素回路２の容量部を構成している。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬ素子である。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。

画素回路２の中心となるドライブトランジスタＴｒｄはそのゲートＧが画素容量Ｃｓの一端に接続され、そのソースＳが同じく画素容量Ｃｓの他端に接続されている。またドライブトランジスタＴｒｄのゲートＧはスイッチングトランジスタＴｒ２を介して基準電位Ｖｓｓ１に接続されている。ドライブトランジスタＴｒｄのドレインはスイッチングトランジスタＴｒ４を介して電源Ｖｃｃに接続されている。スイッチングトランジスタＴｒ２のゲートは走査線ＡＺ１に接続されている。スイッチングトランジスタＴｒ４のゲートは走査線ＤＳに接続している。発光素子ＥＬのアノードはドライブトランジスタＴｒｄのソースＳに接続し、カソードは接地されている。この接地電位はＶｃａｔｈで表される場合がある。また、ドライブトランジスタＴｒｄのソースＳと所定の基準電位Ｖｓｓ２との間にスイッチングトランジスタＴｒ３が介在している。このトランジスタＴｒ３のゲートは走査線ＡＺ２に接続している。一方サンプリングトランジスタＴｒ１は信号線ＳＬとドライブトランジスタＴｒｄのゲートＧとの間に接続されている。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。

かかる構成において、サンプリングトランジスタＴｒ１は、所定のサンプリング期間に走査線ＷＳから供給される制御信号ＷＳに応じ導通して信号線ＳＬから供給された映像信号Ｖｓｉｇを容量部Ｃｓにサンプリングする。容量部Ｃｓは、サンプリングされた映像信号Ｖｓｉｇに応じてドライブトランジスタのゲートＧとソースＳ間に入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒｄは、所定の発光期間中入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。なおこの出力電流（ドレイン電流）ＩｄｓはドライブトランジスタＴｒｄのチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒｄから供給された出力電流Ｉｄｓにより映像信号Ｖｓｉｇに応じた輝度で発光する。

画素回路２はスイッチングトランジスタＴｒ２〜Ｔｒ４で構成される補正手段を備えており、出力電流Ｉｄｓのキャリア移動度μに対する依存性を打ち消す為に、予め発光期間の先頭で容量部Ｃｓに保持された入力電圧Ｖｇｓを補正する。具体的には、この補正手段（Ｔｒ２〜Ｔｒ４）は、走査線ＷＳ及びＤＳから供給される制御信号ＷＳ，ＤＳに応じてサンプリング期間の一部で動作し、映像信号Ｖｓｉｇがサンプリングされている状態でドライブトランジスタＴｒｄから出力電流Ｉｄｓを取り出し、これを容量部Ｃｓに負帰還して入力電圧Ｖｇｓを補正する。さらにこの補正手段（Ｔｒ２〜Ｔｒ４）は、出力電流Ｉｄｓの閾電圧Ｖｔｈに対する依存性を打ち消すために、予めサンプリング期間に先立ってドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出し、且つ検出された閾電圧Ｖｔｈを入力電圧Ｖｇｓに足し込む様にしている。

本実施形態の場合、ドライブトランジスタＴｒｄはＮチャネル型トランジスタでドレインが電源Ｖｃｃ側に接続する一方、ソースＳが発光素子ＥＬ側に接続している。この場合、前述した補正手段は、サンプリング期間の後部分に重なる発光期間の先頭部分でドライブトランジスタＴｒｄから出力電流Ｉｄｓを取り出して、容量部Ｃｓ側に負帰還する。その際本補正手段は、発光期間の先頭部分でドライブトランジスタＴｒｄのソースＳ側から取り出した出力電流Ｉｄｓが、発光素子ＥＬの有する容量にも流れ込むようにしている。具体的には、発光素子ＥＬはアノード及びカソードを備えたダイオード型の発光素子からなり、アノード側がドライブトランジスタＴｒｄのソースＳに接続する一方カソード側が接地されている。この構成で、本補正手段（Ｔｒ２〜Ｔｒ４）は、予め発光素子ＥＬのアノード／カソード間を逆バイアス状態にセットしておき、ドライブトランジスタＴｒｄのソースＳ側から取り出した出力電流Ｉｄｓが発光素子ＥＬに流れ込む時、このダイオード型の発光素子ＥＬを容量性素子として機能させている。なお本補正手段は、サンプリング期間内でドライブトランジスタＴｒｄから出力電流Ｉｄｓを取り出す時間幅ｔを調整可能であり、これにより容量部Ｃｓに対する出力電流Ｉｄｓの負帰還量を最適化している。

図６は、図５に示した表示装置から画素回路の部分を取り出した模式図である。理解を容易にする為、サンプリングトランジスタＴｒ１によってサンプリングされる映像信号Ｖｓｉｇや、ドライブトランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。以下図６に基づいて、本画素回路２の基本的な動作を説明する。

図７は、図６に示した画素回路のタイミングチャートである。図７を参照して、図６に示した画素回路の動作をより具体的且つ詳細に説明する。図７は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ１，ＡＺ２及びＤＳに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺ１，ＡＺ２がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形と共に、ドライブトランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。

図７のタイミングチャートではタイミングＴ１〜Ｔ８までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、１行分の画素に印加される各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形を表してある。

当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源Ｖｃｃに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。

当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。タイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。

続いてタイミングＴ２に進むと、制御信号ＡＺ１及びＡＺ２がハイレベルになるので、スイッチングトランジスタＴｒ２及びＴｒ３がオンする。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。

タイミングＴ３では制御信号ＡＺ２をローレベルにし且つ直後制御信号ＤＳもローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが画素容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、画素容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。

この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号Ｖｓｉｇを画素容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて画素容量Ｃｓは充分に小さい。この結果、映像信号Ｖｓｉｇのほとんど大部分が画素容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対する。Ｖｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が画素容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図７のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。すなわちタイミングＴ５‐Ｔ７がサンプリング期間に相当する。

サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６‐Ｔ７で、ドライブトランジスタＴｒｄの移動度補正を行う。即ち本実施形態では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６‐Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６‐Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号Ｖｓｉｇのレベルに固定された状態で、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄの両者を結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図７のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６‐Ｔ７の時間幅ｔを調整する事で最適化可能である。

タイミングＴ７では制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号Ｖｓｉｇの印加が解除されるのでドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。発光期間の開始に伴って行われるこの動作を、ブートストラップ動作と呼ぶ。このブートストラップ動作の間、画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。換言すると、ゲート電位（Ｇ）におけるブートストラップゲインは基本的に１００％である。このブートストラップ動作によってソース電位（Ｓ）が上昇し、発光素子ＥＬの逆バイアス状態が解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。

この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式２のように与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）^２＝ｋμ（Ｖｓｉｇ−ΔＶ）^２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式２の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号Ｖｓｉｇのみに依存する事になる。

最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、移動度補正動作及び発光動作が繰り返される事になる。

図８は、移動度補正期間Ｔ６‐Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６‐Ｔ７では、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ２及びＴｒ３がオフしている。この状態でドライブトランジスタＴｒ４のソース電位（Ｓ）はＶｓｓ１−Ｖｔｈである。このソース電位Ｓは発光素子ＥＬのアノード電位でもある。前述したようにＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が画素容量Ｃｓに負帰還され、移動度の補正が行われる。

図９は上述したトランジスタ特性式２をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式２も合わせて示してある。図９のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、画面のユニフォーミティを損なう事になる。

そこで出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。トランジスタ特性式から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図９のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。

以上の説明から明らかなように、図５に示した実施例は、第１種電源配線Ｖｃｃに加え、２種類の第２種電源配線Ｖｓｓ１，Ｖｓｓ２を備えている。電源配線Ｖｓｓ１は、ドライブトランジスタＴｒｄのゲートを初期化するために必要な基準電位（Ｖｓｓ１）を供給している。一方電源配線Ｖｓｓ２は同じくドライブトランジスタＴｒｄのソース電位を初期化するための基準電位Ｖｓｓ２を供給している。基準電位Ｖｓｓ１はドライブトランジスタＴｒｄのゲート電位を設定するため、十分に高精度である必要がある。一方基準電位Ｖｓｓ２はドライブトランジスタＴｒｄのソース電位を閾電圧Ｖｔｈ以下にリセットできれば良く、それほど精度は要求されない。即ち電源配線Ｖｓｓ２に関しては、配線抵抗による電圧降下が生じても、予めドライブトランジスタの閾電圧Ｖｔｈよりも十分低い値に設定しておけば良く、動作上の問題は生じない。そこで本実施例は、第２種電源配線Ｖｓｓ１，Ｖｓｓ２の内、少なくとも電源配線Ｖｓｓ２を従来の縦配線から横配線化することにより、画素回路の動作を損なうことなく、電源配線の占有面積を縮小できる。

図１０は、図７に示した実施例の改良版を示しており、理解を容易にするため対応する部分には対応する参照番号を付してある。図１０に示したタイミングチャートが、図７に示したタイミングチャートと異なる点は、制御信号ＡＺ２のパルス幅を広げて、スイッチングトランジスタＴｒ３の導通時間を長くしたことである。前述したように制御信号ＡＺ２がハイレベルとなってスイッチングトランジスタＴｒ３がオンすると、基準電位Ｖｓｓ２がドライブトランジスタＴｒｄのソースＳに書き込まれる。このとき制御信号ＡＺ２のパルス幅を長く設定することで、Ｖｔｈ補正準備期間を延長し、その間で電源配線Ｖｓｓ２の充放電が完了するようにしている。充放電後は電源配線Ｖｓｓ２に電流が流れないので、電圧降下は発生しない。これによりＶｔｈ補正期間Ｔ３‐Ｔ４が到来した時点では、ドライブトランジスタＴｒｄのソース電位は正確に基準電位Ｖｓｓ２にセットされている。この様に画素回路２の動作シーケンスを改良することによって、電源配線Ｖｓｓ２の横配線化が可能になる。

以上の説明から明らかなように、本実施例の画素回路２は、少なくとも発光素子ＥＬとサンプリングトランジスタＴｒ１とドライブトランジスタＴｒｄと第１種スイッチングトランジスタＴｒ４と第２種スイッチングトランジスタＴｒ３とを含んでいる。サンプリングトランジスタＴｒ１は走査線ＷＳから供給された制御信号ＷＳに応じて導通し、信号線ＳＬから映像信号をサンプリングする。ドライブトランジスタＴｒｄは、サンプリングされた映像信号に応じて駆動電流Ｉｄｓを発光素子ＥＬに供給する。第１種スイッチングトランジスタＴｒ４は、ドライブトランジスタＴｒｄを第１種電源配線Ｖｃｃに接続する。第２種スイッチングトランジスタＴｒ３は、ドライブトランジスタＴｒｄの電流端（ソースＳ）を第２種電源配線Ｖｓｓ２に接続する。この第２種スイッチングトランジスタＴｒ３は、それが導通している時間が、第２種電源配線Ｖｓｓ２の充放電時間よりも長く設定されている。

図１１は、図２または図３に示した表示装置に組み込まれる画素回路の別の実施例を示す回路図である。理解を容易にするため、図５に示した先の実施例と対応する部分には対応する参照番号を付してある。この画素回路は、サンプリングトランジスタＴｒ１、スイッチングトランジスタＴｒ２，Ｔｒ３，Ｔｒ４及びドライブトランジスタＴｒｄが全てＰチャネル型である。ドライブトランジスタＴｒｄを第１種電源配線Ｖｃｃに接続するためのスイッチングトランジスタＴｒ４は、走査線ＤＳを介してドライブスキャナ５により制御されている。一方閾電圧補正用のスイッチングトランジスタＴｒ２，Ｔｒ３は走査線ＡＺを介して補正用スキャナ７により制御されている。特にスイッチングトランジスタＴｒ２はオンしたとき、第２種電源配線ＶｓｓをドライブトランジスタＴｒｄのゲートＧに接続している。本実施例は、この第２種電源配線Ｖｓｓを横配線化する一方、第１種電源配線Ｖｃｃは従来の通り縦配線としている。

図１２は、図１１に示した画素回路２の動作説明に供するタイミングチャートである。制御信号ＷＳ，ＡＺ，ＤＳのパルス波形と共に、ドライブトランジスタＴｒｄのソース電位及びゲート電位の変化を表してある。タイミングＪ１の直前に制御信号ＡＺがローレベルに切換った後、タイミングＪ１で制御信号ＤＳがハイレベルに切換る。即ちスイッチングトランジスタＴｒ２，Ｔｒ３がオンする一方、スイッチングトランジスタＴｒ４がオフすることで、ドライブトランジスタＴｒｄのゲート電位がＶｓｓに設定される一方、ソース電位がそれよりもＶｔｈだけ高い電位に設定される。タイミングＪ２で制御信号ＡＺがハイレベルに戻った後、タイミングＪ３で制御信号ＷＳがローレベルに切換り、映像信号Ｖｓｉｇがサンプリングされる。この後タイミングＪ４で制御信号ＤＳが再びローレベルとなり、スイッチングトランジスタＴｒ４がオンして発光期間に移る。

図１３は、図２または図３に示した本発明にかかる表示措置に組み込まれる画素回路のさらに別の実施例を示す回路図である。本画素回路２は、サンプリングトランジスタＴｒ１とドライブトランジスタＴｒｄに加え、４個のスイッチングトランジスタＴｒ２〜Ｔｒ５を備えている。全てのトランジスタＴｒ１〜Ｔｒ５及びＴｒｄがＮチャネル型である。この画素回路２もドライブトランジスタＴｒｄの閾電圧補正機能を備えている。またサンプリングトランジスタＴｒ１とドライブトランジスタＴｒｄのゲートＧは結合容量Ｃｓ１で接続されている。閾電圧補正準備期間で、スイッチングトランジスタＴｒ３がオンし、ドライブトランジスタＴｒｄのソースＳが基準電位Ｖｓｓ２にリセットされる。またサンプリングトランジスタＴｒ１と結合容量Ｃｓ１の接続ノードが、スイッチングトランジスタＴｒ２によって基準電位Ｖｓｓ１に初期化される。本実施例は少なくとも電源配線Ｖｓｓ２を横配線化している。

本表示装置の参考例を示すブロック図である。 本発明にかかる表示装置の実施形態を示すブロック図である。 本発明にかかる表示装置の他の実施形態を示すブロック図である。 図３に示した実施形態の説明に供する断面図である。 図２または図３に示した表示装置に組み込まれる画素回路の実施例を示す回路図である。 図５に示した画素回路の動作説明に供する回路図である。 図５に示した画素回路の動作説明に供するタイミングチャートである。 同じく動作説明に供する模式図である。 同じく動作説明に供するグラフである。 図５に示した画素回路の動作説明に供する他のタイミングチャートである。 図２または図３に示した本発明にかかる表示装置に組み込まれる画素回路の他の実施例を示す回路図である。 図１１に示した画素回路の動作説明に供するタイミングチャートである。 図２または図３に示した本発明にかかる表示装置に組み込まれる画素回路の別の実施例を示す回路図である。

符号の説明

１・・・画素アレイ、２・・・画素回路、・・・３水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、７・・・補正用スキャナ、ＳＬ・・・信号線、ＷＳ・・・走査線、ＤＳ・・・走査線、ＡＺ・・・走査線、Ｖｃｃ・・・第１種電源配線、Ｖｓｓ・・・第２種電源配線

Claims (5)

1. 列状の信号線と、行状の走査線と、これらが交わる部分に対応して配された画素と、各画素に駆動電流を供給する第１種電源配線と、各画素の動作に必要な基準電圧を供給する第２種電源配線とを有する表示装置において、
   前記第１種電源配線は、列状の信号線と平行に配されており、一列分の第１種電源配線で対応する列の画素に駆動電流を供給する一方、
   前記第２種電源配線は、行状の走査線と平行に配されており、一行分の第２種電源配線で対応する行の画素に基準電圧を供給することを特徴とする表示装置。
2. 前記第１種電源配線は、該信号線と同層の導体からなり、
   前記第２種電源配線は、該信号線と交差する部分が該走査線と同層の導体からなり、該信号線と交差しない部分が該信号線または該走査線と同層の導体からなることを特徴とする請求項１記載の表示装置。
3. 前記画素は、発光素子と、該走査線から供給された制御信号に応じて導通し該信号線から供給される映像信号をサンプリングするサンプリングトランジスタと、該サンプリングされた映像信号に応じて駆動電流を該発光素子に供給するドライブトランジスタと、該ドライブトランジスタを該第１種電源配線に接続する第１種スイッチングトランジスタと、該ドライブトランジスタの制御端又は電流端を該第２種電源配線に接続する第２種スイッチングトランジスタとを含むことを特徴とする請求項１記載の表示装置。
4. 前記第２種スイッチングトランジスタは、それが導通している時間が該第２種電源配線の充放電時間よりも長く設定されていることを特徴とする請求項３記載の表示装置。
5. 列状の信号線と、行状の走査線と、これらが交わる部分に対応して配された画素と、各画素に駆動電流を供給する第１種電源配線と、各画素の動作に必要な基準電圧を供給する第２種電源配線とを有する表示装置の製造方法において、
   前記第１種電源配線を列状の信号線と平行に形成して、一列分の第１種電源配線で対応する列の画素に駆動電流を供給可能にし、
   前記第２種電源配線を行状の走査線と平行に形成して、一行分の第２種電源配線で対応する行の画素に基準電圧を供給可能にしたことを特徴とする表示装置の製造方法。
   

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