JP2003109970A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 下地パターンの段差の影響を受けずに何等欠
陥なく層を形成可能な半導体装置の製造方法を得る。 【解決手段】 シリコン酸化膜７及びＢＰＳＧ膜１０に
対し、酸素もしくは水蒸気（酸素，水素混合燃焼）を含
む酸化雰囲気中で８００〜１０００℃の熱処理を数分〜
数時間加える。この時、ＢＰＳＧ膜１０は軟化点が８０
０℃近傍にあるために、上記熱処理により軟化し、リフ
ロー現象を起こし、ＢＰＳＧ膜１０の断面形状が丸くな
り、基体５０の表面との高段差がなだらかな状態にな
る。このようにして各溝１３上にＢＰＳＧ膜１０及びシ
リコン酸化膜７からなるキャップ部３０が完成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）等の半導体装置の製
造方法に関するものである。

【０００２】

【従来の技術】半導体装置の高性能化においては微細化
が必要不可欠であり、電力半導体においても例外ではな
い。しかしながら、微細化が進むほど、半導体素子表面
における単位面積あたりの形状の凸凹は激しくなり、素
子性能、製造工程、信頼性のいずれの面においても、悪
影響を及ぼす様になってきた。とりわけ、電流密度が数
Ａ／ｃｍ²から数百Ａ／ｃｍ²に及ぶ、パワートランジス
タ，パワーＭＯＳ−ＦＥＴ，ＩＧＢＴ，サイリスタ，Ｇ
ＴＯ，ＭＯＳゲートサイリスタなどの電力半導体素子に
おいては、表面のアルミ電極配線の (1) 厚膜化 (2) 厚みの均一性 (3) 平坦性 が重要課題となっている。

【０００３】(1) の実施により、アルミ電極配線の抵抗
値を下げることにより電力損失を下げるとともに、装置
の動作周波数を上げることができ、(2) の実施により、
アルミ電極配線内の抵抗値の均一化を図ることにより、
装置全体の安全動作と安全動作領域（ＳＯＡ）の拡大が
可能となり、(3) の実施により、半導体チップのパッケ
ージ組み立ての際のワイヤーボンディングや圧接におけ
る接触抵抗の低減を図ることができる。

【０００４】近年、一般的な半導体装置の高集積化や高
性能化に伴って、その中に形成される回路パターンもま
すます微細化され、精度良く形成することが必要になっ
ている。

【０００５】これに対して電力用半導体装置は他の半導
体装置にくらべてそれほど回路パターンは微細ではなか
った。ところが、最近では、電力用半導体装置も一般的
な半導体装置と同様に高集積化および高性能化のために
回路パターンが微細化する傾向が強くなっててきてい
る。

【０００６】電力用半導体装置において、電極間、ある
いは外部端子と接続される電極配線を形成する工程段階
では、以前に多くの工程を経ているために、電極配線を
形成する前の表面形状の段差が大きくなっていることが
多い。

【０００７】電極配線としては、一般にアルミニウムま
たはＡｌＳｉ等のＡｌ合金が用いられるが、Ａｌまたは
Ａｌ合金を平坦に形成することが技術的に難しく、その
改善が望まれている。

【０００８】図２８は、電極配線に高段差パターンが生
じる従来の電力用半導体装置であるトレンチゲート型Ｉ
ＧＢＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジス
タ，Inslated gate Bipolar Transista ）の構造を示し
た断面模式図である。

【０００９】以下に、図２８を参照にして、従来のトレ
ンチゲート型ＩＧＢＴにおける電極配線形成を例にとり
説明する。

【００１０】同図に示すように、一方主面及び他方主面
を有するｐ⁺半導体基板１の一方主面上にｎ^-半導体層２
が形成され、ｎ^-半導体層上にｐ半導体層３が形成さ
れ、ｐ半導体層３上にｎ⁺半導体層４が形成される。そ
して、ｎ⁺半導体層４の表面からｎ⁺半導体層４及びｐ半
導体層３を貫通してｎ^-半導体層２の表面の一部にかけ
て複数の溝１３（図２８では２つ）が形成される。溝１
３の断面形状はＹ字型で底が丸まっている。

【００１１】各溝１３の内壁上にシリコン酸化膜１４が
それぞれ形成され、各溝１３の内部の大部分の領域にシ
リコン酸化膜１４を介して低抵抗導電性充填物であるド
ープドポリシリコン５が充填される。ドープドポリシリ
コン５としては例えばリンドープのｎ型ドープドポリシ
リコンが挙げられる。このドープドポリシリコン５が制
御電極として機能し、ｐ半導体層３における溝１３の両
外壁面近傍領域がチャネル領域となる。

【００１２】各ポリシリコン５上にはシリコン酸化膜２
７が形成される。シリコン酸化膜７の形成が例えば以下
のように行われる。溝１３内に全体に充填されたドープ
ドポリシリコン５を溝１３の深さ方向にある程度エッチ
ングをした後、溝１３の開孔部を覆う目的でドープドポ
リシリコン５上にシリコン酸化膜７をＣＶＤ法等を用い
て形成する。このシリコン酸化膜７が溝１３の開孔部を
キャップしている。

【００１３】このシリコン酸化膜７上に低オーミック抵
抗を実現するためのシリサイド層やバリアメタルとなる
高融点金属膜８が堆積され、この高融点金属膜８上にＡ
ｌ合金膜からなる電極配線層６を形成している。なお、
この場合、高融点金属膜８は合金膜である。

【００１４】

【発明が解決しようとする課題】従来のトレンチゲート
型ＩＧＢＴの電極配線層６は以上のように構成されてい
るので、溝１３内のドープドポリシリコン５上に形成さ
れるシリコン酸化膜７の先端の鋭い形状を反映して中に
「鬆」もしくは空洞９が生じる。電極配線層６中に
「鬆」もしくは空洞が形成されると、電極配線層６とし
ては電気抵抗が高くなり、所望の電気特性が得られない
ものとなる。

【００１５】また、極端な場合、電極配線層６が高段差
部で「鬆」もしくは空洞のために断線し、電気抵抗や信
頼性面で致命的な欠陥を生じる原因となるなどの問題が
あった。

【００１６】この発明は上記のような問題点を解決する
ためになされたもので、下地パターンの段差の影響を受
けずに何等欠陥なく層を形成可能な半導体装置の製造方
法を得ることを目的とする。

【００１７】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置の製造方法は、(a) 一方主面及び他
方主面を有し半導体からなる基体を準備するステップ
と、(b) 前記基体の一方主面から所定の深さの複数の溝
部を選択的に形成するステップと、(c) 前記複数の溝部
それぞれの内部を充填するとともに、前記基体の一方主
面の一部上に延びる複数の制御電極層をそれぞれ形成す
るステップとを備え、装置完成後には前記複数の制御電
極層に共通に与える制御電圧により装置の動作が制御さ
れ、(d) 前記複数の制御電極層を含む前記基体の一方主
面上に絶縁層を形成するステップと、(e) 前記絶縁層に
対しパターニングを施し、所定箇所に開口部を形成する
ステップと、(f) パターニングされた前記絶縁層に対し
熱処理を施し、前記絶縁層の前記開口部近傍領域になだ
らかな傾斜面を形成するステップとをさらに備え、前記
ステップ(f) の熱処理は、前記絶縁層が軟化する温度以
上で行っている。

【００１８】この発明にかかる請求項２記載の半導体装
置の製造方法は、(a) 一方主面及び他方主面を有し半導
体からなる基体を準備するステップと、(b) 前記基体の
一方主面から所定の深さの複数の溝部を選択的に形成す
るステップと、(c) 前記複数の溝部それぞれの内部を埋
めるとともに、前記基体の一方主面の一部上に延びて複
数の制御電極層をそれぞれ形成するステップとを備え、
装置完成後には前記制御電極層に与える制御電圧により
装置の動作が制御され、(d) 前記複数の制御電極層を含
む前記基体の一方主面上に絶縁層を形成するステップ
と、(e) 前記絶縁層に対し熱処理を施し、その表面を平
坦化するステップと、(f) 前記絶縁層上に上積み用絶縁
層を形成するステップと、(g) 前記上積み用絶縁層上に
レジストを形成するステップと、(h) 前記レジストをパ
ターニングするステップと、(i) パターニングされた前
記レジストをマスクとして、前記絶縁層及び前記上積み
用絶縁層に対しエッチング処理を施し、所定箇所に開口
部を形成するステップと、(j) エッチング処理されたさ
れた前記絶縁層及び前記上積み用絶縁層に対し熱処理を
施し、前記絶縁層及び前記上積み用絶縁層の前記開口部
近傍領域になだらか傾斜面を形成するステップとをさら
に備えており、前記ステップ(e) 及び(i) それぞれの熱
処理は、少なくとも前記絶縁層が軟化する温度以上で行
い、前記上積み用絶縁層として、前記絶縁層よりも前記
レジストに対する密着性の優れたものを用いている。

【００１９】この発明にかかる請求項３記載の半導体装
置の製造方法は、(a) 一方主面及び他方主面を有し、一
方主面側の上層部と他方主面側の下層部とから構成され
前記上層部が第１の導電型の半導体からなる基体を準備
し、前記基体の前記上層部に選択的に形成される、第２
の導電型の複数の第１の半導体領域と、前記複数の第１
の半導体領域それぞれの表面に選択的に形成される第１
の導電型の複数の第２の半導体領域と、前記基体の前記
上層部と各前記第２の半導体領域との間における各前記
第１の半導体領域の一の領域上にそれぞれ形成される複
数の絶縁膜と、前記複数の絶縁膜上にそれぞれ形成され
る複数の制御電極とからなるＭＯＳ構造を形成するステ
ップと、(b) 前記複数の制御電極を含む前記基体の一方
主面上に絶縁層を形成するステップと、(c) 前記絶縁層
に対しパターニングを施し、所定箇所に開口部を形成す
るステップと、(d) パターニングされた前記絶縁層に対
し熱処理を施し、前記絶縁層の前記開口部近傍領域にな
だらか傾斜面を形成するステップと、(e) 前記基体の一
方主面上に第１の主電極を形成するステップと、(f) 前
記基体の他方主面上に第２の主電極を形成するステップ
とを備え、装置完成後に前記複数の制御電極に共通に与
える制御電圧により、前記第１及び第２の主電極間を流
れる電流を制御しており、前記ステップ(d) の熱処理
は、前記絶縁層が軟化する温度以上で行っている。

【００２０】なお、本明細書中で述べる溝部とは、一定
の形成幅と一定の形成深さを有する一般的な溝は勿論、
形成幅に対して形成深さの方が大きい穴をも含む概念で
ある。

【００２１】また、本明細書中の条件式に用いる「≧」
等に含まれる等号は厳密に等しいという意味ではなく、
ほぼ同じ程度であることを意味する。

【００２２】この発明における請求項１記載の半導体装
置の製造方法は、(f) パターニングされた前記絶縁層に
対し、絶縁層が軟化する温度以上熱処理を施し、前記絶
縁層の前記開口部近傍領域になだらかな傾斜面を形成す
るステップを備えるため、傾斜面を存在により、絶縁層
の形成により生じる基体の一方主面からの段差が、上積
みされる層にさほど悪影響を与えない。

【００２３】この発明における請求項２記載の半導体装
置の製造方法は、上積み用絶縁層として、前記絶縁層よ
りも前記レジストに対する密着性の優れたものを用いる
ことにより、上積み用絶縁層上にレジストを密着性良く
形成することができる。

【００２４】この発明における請求項３記載の半導体装
置の製造方法は、パターニングされた前記絶縁層に対
し、絶縁層が軟化する温度以上熱処理を施し、前記絶縁
層の前記開口部近傍領域になだらかな傾斜面を形成する
ステップを備えるため、傾斜面を存在により、絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。

【００２５】

【発明の実施の形態】＜＜第１の実施の形態＞＞ ＜構造＞図１は、この発明の第１の実施の形態であるト
レンチゲート型ＩＧＢＴの構造を示す断面図である。同
図に示すように、一方主面及び他方主面を有するｐ⁺半
導体基板１の一方主面上にｎ^-半導体層２が形成され、
ｎ^-半導体層上にｐ半導体層３が形成され、ｐ半導体層
３上にｎ⁺半導体層４が形成される。そして、ｎ⁺半導体
層４の表面からｎ⁺半導体層４及びｐ半導体層３を貫通
してｎ^-半導体層２の表面の一部にかけて複数の溝１３
（図１では２つ）が形成される。溝１３の断面形状はＹ
字型で底が丸まっている。

【００２６】各溝１３の内壁上にシリコン酸化膜１４が
それぞれ形成され、各溝１３の内部の大部分の領域にシ
リコン酸化膜１４を介して低抵抗導電性充填物であるド
ープドポリシリコン５が充填される。ドープドポリシリ
コン５としては例えばリンドープのｎ型ドープドポリシ
リコンが挙げられる。このドープドポリシリコン５がシ
リコン酸化膜１４を介した絶縁ゲート型制御電極として
機能し、ｐ半導体層３における溝１３の両外壁面近傍領
域がチャネル領域となる。

【００２７】そして、ドープドポリシリコン５上に薄く
ＣＶＤ酸化膜１２が形成され、このＣＶＤ酸化膜１２を
含む各溝１３を覆うように複数のＢＰＳＧ（Borophosph
osilicate glass ）膜１０がそれぞれ形成される。そし
て、ＢＰＳＧ膜１０の頂部にシリコン酸化膜７がさらに
形成され、ＢＰＳＧ膜１０及びシリコン酸化膜７によ
り、溝１３の開孔部をキャップする複数のキャップ部３
０を形成している。

【００２８】複数のキャップ部３０を含むｎ⁺半導体層
４の表面に高融点金属膜８が形成され、この高融点金属
膜８上にエミッタ電極となる電極配線層６が形成され
る。

【００２９】＜トレンチゲート構造＞図１２は、図１で
示したトレンチゲート型ＩＧＢＴの平面形状を示す平面
図である。同図に示すように、幅Ｗｃ間隔で溝１３が隣
接形成される。

【００３０】なお、図１２〜１７では、ｐ⁺半導体基板
１、ｎ^-半導体層２、ｐ半導体層３及びｎ⁺半導体層４を
一括して半導体からなる１つの基体５０として示す。さ
らに、シリコン酸化膜７の図示を省略している。

【００３１】図１３は、図１２のＡ−Ａ断面を示す断面
図である。同図に示すように、基体５０の表面から裏面
にかけて形成される溝１３が形成され、この溝１３の内
壁面から基体５０の表面にかけて、シリコン酸化膜１４
が形成され、このシリコン酸化膜１４を介してドープド
ポリシリコン５が溝１３内に充填されるとともに、基体
５０の表面の一部上に延びて形成される。そして、ドー
プドポリシリコン５上にＣＶＤ酸化膜１２が形成され、
ＣＶＤ酸化膜１２上にＢＰＳＧ膜１０が形成される。Ｂ
ＰＳＧ膜１０が基体５０の表面から高さｔｃａｐで形成
され、ドープドポリシリコン５が基体５０の表面から高
さｔｇａｔｅで形成される。

【００３２】図１４は図１２のＢ−Ｂ断面を示す断面図
である。この断面が図１の断面図に相当し、溝１３上に
ＢＰＳＧ膜１０が基体５０の表面から高さｔｃａｐで形
成されていることがかる。

【００３３】図１５は図１３のＣ−Ｃ断面を示す断面図
である。同図に示すように、ドープドポリシリコン５が
シリコン酸化膜１４を介して溝１３内に充填されるとと
もに、基体５０の表面上にも延びて形成され、基体５０
の表面からの形成高さｔｇａｔｅの厚みを有している。
一方、このドープドポリシリコン５上にＣＶＤ酸化膜１
２及びＢＰＳＧ膜１０が形成される。

【００３４】図１６は図１３のＤ−Ｄ断面を示す断面図
である。同図に示すように、基体５０の表面上にシリコ
ン酸化膜１４を介して、ドープドポリシリコン５が形成
され、ドープドポリシリコン５上にＣＶＤ酸化膜１２及
びＢＰＳＧ膜１０が形成される。ドープドポリシリコン
５の基体５０の表面からの高さｔｇａｔｅを有してい
る。

【００３５】図１７は図１２のＥ−Ｅ断面を示す断面図
である。同図に示すように、基体５０の表面にシリコン
酸化膜１４が形成され、シリコン酸化膜１４を介して基
体５０の表面の一部上に、基体５０の表面からの高さｔ
ｇａｔｅドープドポリシリコン５が形成され、ドープド
ポリシリコン５を覆ってＣＶＤ酸化膜１２が形成され、
ＣＶＤ酸化膜１２を介してドープドポリシリコン５を覆
ってＢＰＳＧ膜１０が形成される。

【００３６】このように、ドープドポリシリコン５は、
外部とのコンタクトを図るべく、基体５０の表面の一部
上に延びて、基体５０の表面からの高さｔｇａｔｅで形
成される。一方、ＢＰＳＧ膜１０（キャップ部３０）は
溝１３上に基体５０の表面から高さｔｃａｐで形成され
る。

【００３７】このとき、例えば、図１３に示すように、 条件式：ｔｃａｐ≧ｔｇａｔｅ を満足している。

【００３８】＜製造方法＞図２〜図１０はキャップ部３
０の形成方法を示す断面図である。以下、これらの図を
参照して、各溝１３の上部にあるキャップ部３０の形成
方法についてて説明する。

【００３９】まず、既存の製造技術を用いて図２示す構
造を得る。すなわち、ｐ⁺半導体基板１の一方主面上に
ｎ^-半導体層２を形成し、ｎ^-半導体層２上にｐ半導体層
３を形成し、ｐ半導体層３上にｎ⁺半導体層４を形成し
て基体５０を得、ｎ⁺半導体層４の表面からｎ⁺半導体層
４及びｐ半導体層３を貫通してｎ^-半導体層２の表面に
達する複数の溝１３をＹ字型で底の丸い溝を反応性イオ
ンエッチング（以下、ＲＩＥ）技術により形成し、各溝
１３の内壁部を含む基体５０の表面に熱酸化法によりシ
リコン酸化膜１４を形成する。

【００４０】そして、ドープドポリシリコン５を各溝１
３内に充填するとともに、図１３及び図１５に示すよう
に、シリコン酸化膜１４を介して基体５０の表面の一部
上にも延ばして形成する。そして、溝１３内に充填され
たドープドポリシリコン５を溝１３の深さ方向にある程
度エッチングをした後、ＣＶＤ法等を用いてドープドポ
リシリコン５の表面を酸化させて、図２に示すように、
シリコン酸化膜１２を形成する。

【００４１】次に、図３に示すように、層間絶縁膜であ
るＢＰＳＧ膜１０をＣＶＤ（Chemiccul Vapour Deposit
ion ）法により、１〜２μｍの厚みで厚く堆積する。

【００４２】そして、このＢＰＳＧ膜１０に対し、酸素
もしくは水蒸気（酸素，水素混合燃焼）を含む酸化雰囲
気中で８００〜１０００℃の熱処理を数分〜数時間加え
る。この時、ＢＰＳＧ膜１０は軟化点が８００℃近傍に
あるために、上記熱処理により軟化し、いわゆるリフロ
ー（reflow）現象を起こし、図３に溝上部のくぼみ２４
へＢＰＳＧ膜１０の他の部分が流れ込むのため、図４に
示すようにＢＰＳＧ膜１０の表面を平坦化できる。この
際、ＢＰＳＧ膜１０中からのリンあるいはボロンが溝内
部のドープドポリシリコン５中に拡散する悪影響をシリ
コン酸化膜１２により確実に防ぐことができる。

【００４３】さらに、図５に示すように、平坦化の完了
したＢＰＳＧ膜１０を後述の異方性エッチングにより基
体５０を露出させてコンタクトホール形成を容易となる
ような膜厚にまでエッチダウンさせる。エッチダウンさ
せる際、例えばＨＦを含む水溶液を用いてＢＰＳＧ膜１
０の膜厚ｄを３０００〜８０００オンク゛ストロ-ム 程度にす
る。

【００４４】続いて、図６に示すように、ポジ型のフォ
トレジストとの密着性がＢＰＳＧ膜１０より優れたシリ
コン酸化膜７をＢＰＳＧ膜１０上に堆積し、シリコン酸
化膜７上にポジ型のフォトレジストであるレジスト１１
を形成する。シリコン酸化膜７はレジスト１１に対する
密着性が優れているため、後述するレジスト１１のパタ
ーング処理及びパターニングされたレジスト１１をマス
クとしたエッチング処理を精度よく行うことができる。

【００４５】そして、図７に示すように、写真製版技術
を用いてレジスト１１をパターングする。次に、図８に
示すように、パターニングされたレジスト１１をマスク
として、ＨＦを含む水溶液等を用いてサイドエッチング
を生じるエッチング処理をシリコン酸化膜７及びＢＰＳ
Ｇ膜１０に対し行い、シリコン酸化膜７及びＢＰＳＧ膜
１０中にアンダーカットを生じさせることにより、テー
パー部ＴＰを形成する。

【００４６】その後、レジスト１１のマスク寸法通りの
異方性エッチングを行って、図９に示すように、コンタ
クトホール２５および溝１３のキャップ部となるシリコ
ン酸化膜７及びＢＰＳＧ膜１０を形成する。ここで、キ
ャップ部３０の上部に位置するシリコン酸化膜７及びＢ
ＰＳＧ膜１０にテーパー部ＴＰが形成されているため、
図９で示す形状のＢＰＳＧ膜１０及びシリコン酸化膜７
からなるキャップ部上にＡｌ合金からなる電極配線層６
を形成した場合でも、従来に比べ電極配線層６の被覆性
が改善できる。

【００４７】次に、シリコン酸化膜７及びＢＰＳＧ膜１
０に対し、酸素もしくは水蒸気（酸素，水素混合燃焼）
を含む酸化雰囲気中で８００〜１０００℃の熱処理を数
分〜数時間加える。この時、ＢＰＳＧ膜１０は軟化点が
８００℃近傍にあるために、上記熱処理により軟化し、
リフロー現象を起こし、ＢＰＳＧ膜１０の断面形状が丸
くなり、図１０に示すように、コンタクトホール、つま
り、基体５０の表面との高段差がなだらかな状態にな
る。このようにして各溝１３上にＢＰＳＧ膜１０及びシ
リコン酸化膜７からなるキャップ部３０が完成する。

【００４８】以後、基体５０の表面上に、シリサイド層
（図示せず）を形成後、高融点金属膜８をスパッタ法で
堆積させ、さらにＡｌＳｉ等からなる電極配線層６をス
パッタ法で形成すれば、キャップ部３０の断面形状にな
めらかな傾斜面２６が形成されているため、基体５０と
の間に段差を形成するキャップ部３０を覆ってエミッタ
電極となる電極配線層６を形成しても、従来生じていた
電極配線層６中の鬆や空洞９の発生を確実に防止し、電
極配線層６の被覆性が大幅に改善できる。

【００４９】以下、この点について詳述する。電極配線
層６の被覆性を良くするために、上記熱処理によりキャ
ップ部３０になめらかな傾斜面２６を設けている。ここ
で、図１０に示すように、 Ｘ：傾斜面２６の基体５０の表面の面内方向の長さ Ｙ：傾斜面２６の基体５０の表面からの形成高さ としたときの電極配線層６の被覆性を現すパラメーター
比Ｄｍｉｎ（キャップ部３０が形成されていない基体５
０上における電極配線層６の厚み）／Ｄｍａｘ（キャッ
プ部３０上における電極配線層６の厚み）との関係を図
１１に示す。このパラメータＤｍｉｎ／Ｄｍａｘが１に
近づくほど電極配線層６の被覆性は良好といえる。

【００５０】図１１から明かなように、Ｙ／Ｘ≦５を満
足すれば、パラメータＤｍｉｎ／Ｄｍａｘは０．５以上
を保つことがき、比較的良好な電極配線層６の被覆性を
保つことができる。さらに、Ｙ／Ｘ≦２を満足すれば、
パラメータＤｍｉｎ／Ｄｍａｘは０．８以上を保つこと
がき、かなり良好な電極配線層６の被覆性を保つことが
できる。

【００５１】すなわち、キャップ部３０の傾斜面２６の
形状をＹ／Ｘ≦５を満足するように形成れば、比較的良
好な電極配線層６の被覆性を保つことができる。さら
に、Ｙ／Ｘ≦２を満足するように形成すれば、かなり良
好な電極配線層６の被覆性を保つことができる（第１の
特徴）。

【００５２】その結果、第１の特徴により、基体５０上
に段差を形成する下地パターンであるキャップ部３０上
に電極配線層６を被覆性よく形成することができるた
め、エミッタ電極となる電極配線層６が下地パターンの
影響を受けずに何等欠陥なくＩＧＢＴを得ることができ
る。

【００５３】また、キャップ部３０のｎ⁺半導体層４の
表面からの高さをＨ，溝１３の形成間隔をＷｃとする
と、 条件式：（Ｗｃ／Ｈ）≦８ を満足するように形成すれば、集積度を比較的高いレベ
ルで維持しながら、良好な電極配線層の被覆性を保つこ
とができる（第２の特徴）。

【００５４】さらに、基体５０の表面から溝１３上の基
体５０のドープドポリシリコン５高さｔｇａｔｅと、Ｂ
ＰＳＧ膜１０のキャップ部３０の表面から高さｔｃａｐ
との間で 条件式：ｔｃａｐ≧ｔｇａｔｅ を満足することにより、基体５０の表面上でのドープド
ポリシリコン５の形成の有無に関係なく、図１３に示す
ように、その表面が平坦なＢＰＳＧ膜１０（キャップ部
３０）を基体５０上に形成することができるため、キャ
ップ部３０上に形成する電極配線層６は良好な被覆性を
保つことができる（第３の特徴）。

【００５５】その結果、第３の特徴により、キャップ部
３０上に電極配線層６を被覆性よく形成することができ
るため、エミッタ電極となる電極配線層６が下地パター
ンの影響を受けずに何等欠陥なく形成されるＩＧＢＴを
得ることができる。

【００５６】＜＜第２の実施の形態＞＞図１８は、この
発明の第２の実施の形態である表面ゲート型ＭＯＳゲー
ト構造のＩＧＢＴの構成を示す断面図である。図１９は
その表面ゲート構造を示す断面図である。これらの図に
示すように、一方主面と他方主面を有するＰ⁺基板４１
上の一方主面上にｎ半導体層２１が形成され、ｎ半導体
層２１の表面に複数のｐ拡散領域２２が選択的に形成さ
れ、複数のｐ拡散領域２２上にｎ⁺拡散領域２３が選択
的に形成される。

【００５７】そして、ｎ⁺拡散領域２３の表面の一部上
から、ｐ拡散領域２２の表面、ｎ半導体層２１の表面、
他のｐ拡散領域２２の表面及び他のｎ⁺拡散領域２３の
表面の一部上に複数のゲート酸化膜１６が形成され、複
数のゲート酸化膜１６上にゲート電極１７が形成され、
各ゲート電極１７を覆って複数の絶縁層１８が形成され
る。

【００５８】また、絶縁層１８、ｐ拡散領域２２及びｎ
⁺拡散領域２３上にエミッタ電極４２が形成され、Ｐ⁺基
板の他方主面上にコレクタ電極４３が形成される。

【００５９】図２０は、第２の実施の形態のＩＧＢＴの
平面構造の第１例を示す平面図である。同図に示すよう
に、帯状の絶縁層１８が距離Ｄ３間隔毎に形成される。
なお、図２０のＤ１〜Ｄ３はそれぞれ図１９のＤ１〜Ｄ
３に対応する。

【００６０】図２１は、第２の実施の形態のＩＧＢＴの
平面構造の第２例を示す平面図である。同図に示すよう
に、矩形上の絶縁層１８が図２１の横方向に距離Ｄ３１
間隔、図２１の縦方向に距離Ｄ３２間隔おきに形成され
る。なお、図２１のＤ１１、Ｄ２１及びＤ３１はそれぞ
れＦ−Ｆ′断面としたときの、図１９のＤ１，Ｄ２及び
Ｄ３に相当し、図２１のＤ１２、Ｄ２２及びＤ３２はそ
れぞれＧ−Ｇ′断面としたときの図１９のＤ１，Ｄ２及
びＤ３に相当する。この際、Ｄ１１，Ｄ１２，Ｄ２１，
Ｄ２２，Ｄ３１及びＤ３３それぞれの大きさは任意であ
る。

【００６１】また、第２の実施の形態のＩＧＢＴの平面
構造の第３例として、図２１の矩形部分がドレイン、ソ
ース領域で、それ以外の領域がゲート領域（絶縁層１８
の形成領域）とする構成も考えられる。

【００６２】以下、第２の実施の形態のＩＧＢＴの製造
方法について説明する。まず、Ｐ⁺基板４１の一方主面
上に、ｎ半導体層２１を形成し、そして、図１９に示す
ように、ｎ半導体層２１の表面に、ｐ拡散領域２２及び
ｎ⁺拡散領域２３並びにゲート酸化膜１６及びゲート電
極１７からなるＭＯＳゲート構造を既知の方法を用いて
形成する。

【００６３】その後、全面に絶縁層１８を形成し、写真
製版技術等を用いてＢＰＳＧ膜等の絶縁層１８をゲート
酸化膜１６及びゲート電極１７を覆うようにパターニン
グする。

【００６４】次に、絶縁層１８に対し、酸素もしくは水
蒸気（酸素，水素混合燃焼）を含む酸化雰囲気中で絶縁
層１８が軟化する温度以上で熱処理を数分〜数時間行
う。すると、絶縁層１８が上記熱処理により軟化し、リ
フロー現象を起こし、絶縁層１８の断面形状が丸くな
り、図２２に示すように、傾斜面２６を有する絶縁層１
８が完成する。

【００６５】その後、絶縁層１８、ｐ拡散領域２２及び
ｎ⁺拡散領域２３上にエミッタ電極４２を形成し、Ｐ⁺基
板４１の他方主面上にコレクタ電極４３を形成すること
により、第２の実施の形態のＩＧＢＴを完成する。な
お、電極４２、４３の形成工程は必ずしも最後でなくて
もよい。

【００６６】ここで、上記熱処理により絶縁層１８に形
成したなめらかな傾斜面２６において、 Ｘ：傾斜面２６のｎ半導体層２１の表面の面内方向の長
さ Ｙ：傾斜面２６のｎ半導体層２１の表面からの形成高さ としたとき、第１の実施の形態同様、Ｙ／Ｘ≦５を満足
するように形成れば、比較的良好なエミッタ電極４２の
被覆性を保つことができる。さらに、Ｙ／Ｘ≦２を満足
するように形成すれば、かなり良好なエミッタ電極４２
の被覆性を保つことができる（第１の特徴）。

【００６７】その結果、第１の特徴により、ｎ半導体層
２１上に段差を形成する下地パターンである絶縁層１８
上にエミッタ電極４２を被覆性よく形成することができ
るため、エミッタ電極４２が下地パターンの影響を受け
ずに何等欠陥のないＩＧＢＴを得ることができる。

【００６８】また、絶縁層１８のｎ半導体層２１の表面
からの高さをＨ，ゲート電極１７の形成間隔をＷとする
と、 条件式：（Ｗ／Ｈ）≦８ を満足するように形成すれば、集積度を比較的高いレベ
ルで維持しながら、良好な電極配線層の被覆性を保つこ
とができる（第２の特徴）。

【００６９】＜＜第３の実施の形態＞＞また、第１の実
施の形態では、電力用半導体装置としてＰ型の基板１を
用いたトレンチゲート型ＩＧＢＴの場合を示したが、図
２３に示すように、Ｎ型の基板５１を用いて、他は第１
の実施の形態と同じ構成で、溝をゲートとして用いるト
レンチゲート型ＭＯＳＦＥＴを形成しても、第１の実施
の形態と同様な効果がある。

【００７０】＜＜第４の実施の形態＞＞さらに、図２４
に示すように、トレンチゲート構造のＭＣＴ（ＭＯＳ C
ontrolled Thyristar ）を形成しても、第１の実施の形
態と同様な効果がある。なお、１Ａは、一部にＮ⁺領域
を有するアノードショート構造のｐ⁺半導体基板であ
り、１９はｎ⁺半導体層４の上層部で溝１３の近傍に形
成されるＰ⁺拡散領域であり、他の構成は第１の実施の
形態のＩＧＢＴと同様である。

【００７１】＜＜その他＞＞なお、第１の実施の形態の
ＩＧＢＴにおいてエミッタ電極となる電極配線層６とし
てＡｌ合金を用いたが、Ａｌを用いてもよい。また、溝
１３上に形成するキャップ部３０としてＢＰＳＧ膜を用
いて高段差をなめらかにしたが、平坦化の容易なシリケ
ートガラスであるＰＳＧ（Phosphosilicate glass ）
膜，ＴＥＯＳ〔Ｓｉ（ＯＣ₂ Ｈ₅）₄〕が原料として用い
られる酸化膜等を用いてもよい。

【００７２】また、キャップ部３０形成用の層間絶縁層
としてＰＳＧ膜を用いる場合には、ＢＰＳＧ膜を用いる
場合と同様にＰＳＧ膜を平坦化する時等に用いる熱処理
の際、ＰＳＧ膜中からのリンが溝内部のドープドポリシ
リコン５中に拡散する危険性があるため、第１の実施の
形態と同様、充填物であるドープドポリシリコン５の表
面に熱酸化もしくはＣＶＤ法により、シリコン酸化膜１
２を形成する必要がある。

【００７３】また、第１の実施の形態の第１の変形例と
して、図２５に示すように、図１で示した第１の実施の
形態のｐ⁺半導体基板１とｎ^-半導体層２との間にｎ⁺バ
ッファ層３１を介挿した構造でもよく、第２の変形例と
して、図２６に示すように、ｐ⁺半導体基板１を一部に
Ｎ⁺領域を有するアノードショート構造のｐ⁺半導体基板
１Ａに置き換えた構造でもよく、第３の変形例として、
図２７に示すように、ｐ⁺半導体基板１を一部にＮ⁺領域
を有するアノードショート構造のｐ⁺半導体基板１Ａに
置き換えるとともにｐ⁺半導体基板１Ａとｎ^-半導体層２
との間にｎ⁺バッファ層３１を介挿した構造でもよく、
これら第１〜第３の変形例も第１の実施の形態のＩＧＢ
Ｔと同様な効果を得ることができる。同様に、上記第１
〜第３の変形例を第４の実施の形態のＭＣＴに対して行
うこともできる。

【００７４】なお、第１，第３及び第４の実施の形態で
は、溝１３の形状として、図１５に示すように、一定の
形成幅と一定の形成深さを有する形状を示したが、形成
幅に対して形成深さの方が大きい穴のような形状で形成
してもよい。

【００７５】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の製造方法は、(f) パターニ
ングされた前記絶縁層に対し、絶縁層が軟化する温度以
上熱処理を施し、前記絶縁層の前記開口部近傍領域にな
だらかな傾斜面を形成するステップを備えるため、傾斜
面を存在により、絶縁層の形成により生じる基体の一方
主面からの段差が、上積みされる層にさほど悪影響を与
えない。

【００７６】その結果、絶縁層上に層を被覆性よく形成
することができるため、絶縁層からなる下地パターンの
影響を受けずに何等欠陥なく層を形成することができ
る。

【００７７】この発明における請求項２記載の半導体装
置の製造方法は、上積み用絶縁層として、前記絶縁層よ
りも前記レジストに対する密着性の優れたものを用いる
ことにより、上積み用絶縁層上にレジストを密着性良く
形成することができる。

【００７８】その結果、レジストのパターニング処理及
びパターニングされたレジストをマスクとしたエッチン
グ処理を精度良く行うことができるため、高精度な半導
体装置を製造することができる。

【００７９】この発明における請求項３記載の半導体装
置の製造方法は、パターニングされた前記絶縁層に対
し、絶縁層が軟化する温度以上熱処理を施し、前記絶縁
層の前記開口部近傍領域になだらかな傾斜面を形成する
ステップを備えるため、傾斜面を存在により、絶縁層の
形成により生じる基体の一方主面からの段差が、上積み
される層にさほど悪影響を与えない。

【００８０】その結果、絶縁層上に層を被覆性よく形成
することができるため、絶縁層からなる下地パターンの
影響を受けずに何等欠陥なく層を形成することができ
る。

【図面の簡単な説明】

【図１】 この発明の第１の実施の形態であるトレンチ
ゲート型ＩＧＢＴの構造を示す断面図である。

【図２】 第１の実施の形態の製造方法を示す断面図で
ある。

【図３】 第１の実施の形態の製造方法を示す断面図で
ある。

【図４】 第１の実施の形態の製造方法を示す断面図で
ある。

【図５】 第１の実施の形態の製造方法を示す断面図で
ある。

【図６】 第１の実施の形態の製造方法を示す断面図で
ある。

【図７】 第１の実施の形態の製造方法を示す断面図で
ある。

【図８】 第１の実施の形態の製造方法を示す断面図で
ある。

【図９】 第１の実施の形態の製造方法を示す断面図で
ある。

【図１０】 第１の実施の形態の製造方法を示す断面図
である。

【図１１】 第１の実施の形態の効果説明用のグラフで
ある。

【図１２】 第１の実施の形態のＩＧＢＴの平面構造の
一部を示す平面図である。

【図１３】 図１２のＡ−Ａ断面を示す断面図である。

【図１４】 図１２のＢ−Ｂ断面を示す断面図である。

【図１５】 図１２のＣ−Ｃ断面を示す断面図である。

【図１６】 図１２のＤ−Ｄ断面を示す断面図である。

【図１７】 図１２のＥ−Ｅ断面を示す断面図である。

【図１８】 この発明の第２の実施の形態である表面Ｍ
ＯＳゲート型ＩＧＢＴの構造を示す断面図である。

【図１９】 第２の実施の形態のＩＧＢＴの表面構造を
示す断面図である。

【図２０】 第２の実施の形態のＩＧＢＴの表面構造の
第１例を示す平面図である。

【図２１】 第２の実施の形態のＩＧＢＴの表面構造の
第２例を示す平面図である。

【図２２】 第２の実施の形態のＩＧＢＴの表面構造を
示す断面図である。

【図２３】 この発明の第３の実施の形態であるトレン
チゲート型ＭＯＳＦＥＴの構造を示す断面図である。

【図２４】 この発明の第４の実施の形態であるトレン
チゲート型ＭＣＴの構造を示す断面図である。

【図２５】 第１の実施の形態のＩＧＢＴの第１の変形
例を示す断面図である。

【図２６】 第１の実施の形態のＩＧＢＴの第２の変形
例を示す断面図である。

【図２７】 第１の実施の形態のＩＧＢＴの第３の変形
例を示す断面図である。

【図２８】 従来のトレンチゲート型ＩＧＢＴの構造を
示す断面図である。

【符号の説明】

１ ｐ⁺半導体基板、２ ｎ^-半導体層、３ ｐ半導体
層、４ ｎ⁺半導体層、５ ドープドポリシリコン、６
電極配線層、７ シリコン酸化膜、８ 高融点金属
膜、１０ ＢＰＳＧ膜、１２ シリコン酸化膜、１５
コレクタ電極、１６ ゲート酸化膜、１７ ゲート電
極、１８ 絶縁層、３０ キャップ部、４２エミッタ電
極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 湊 忠玄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 富永 修一 福岡市西区今宿東一丁目１番１号 福菱セ ミコンエンジニアリング株式会社内 (72)発明者 塩沢 勝臣 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社半導体基礎研究所内 Ｆターム(参考） 4M104 BB01 BB02 BB40 GG06

Claims (3)

【特許請求の範囲】
1. 【請求項１】 (a) 一方主面及び他方主面を有し半導体
   からなる基体を準備するステップと、 (b) 前記基体の一方主面から所定の深さの複数の溝部を
   選択的に形成するステップと、 (c) 前記複数の溝部それぞれの内部を充填するととも
   に、前記基体の一方主面の一部上に延びる複数の制御電
   極層をそれぞれ形成するステップとを備え、装置完成後
   には前記複数の制御電極層に共通に与える制御電圧によ
   り装置の動作が制御され、 (d) 前記複数の制御電極層を含む前記基体の一方主面上
   に絶縁層を形成するステップと、 (e) 前記絶縁層に対しパターニングを施し、所定箇所に
   開口部を形成するステップと、 (f) パターニングされた前記絶縁層に対し熱処理を施
   し、前記絶縁層の前記開口部近傍領域になだらかな傾斜
   面を形成するステップとをさらに備える半導体装置の製
   造方法において、 前記ステップ(f) の熱処理は、前記絶縁層が軟化する温
   度以上で行うことを特徴とする半導体装置の製造方法。
2. 【請求項２】(a) 一方主面及び他方主面を有し半導体か
   らなる基体を準備するステップと、 (b) 前記基体の一方主面から所定の深さの複数の溝部を
   選択的に形成するステップと、 (c) 前記複数の溝部それぞれの内部を埋めるとともに、
   前記基体の一方主面の一部上に延びて複数の制御電極層
   をそれぞれ形成するステップとを備え、装置完成後には
   前記制御電極層に与える制御電圧により装置の動作が制
   御され、 (d) 前記複数の制御電極層を含む前記基体の一方主面上
   に絶縁層を形成するステップと、 (e) 前記絶縁層に対し熱処理を施し、その表面を平坦化
   するステップと、 (f) 前記絶縁層上に上積み用絶縁層を形成するステップ
   と、 (g) 前記上積み用絶縁層上にレジストを形成するステッ
   プと、 (h) 前記レジストをパターニングするステップと、 (i) パターニングされた前記レジストをマスクとして、
   前記絶縁層及び前記上積み用絶縁層に対しエッチング処
   理を施し、所定箇所に開口部を形成するステップと、 (j) エッチング処理されたされた前記絶縁層及び前記上
   積み用絶縁層に対し熱処理を施し、前記絶縁層及び前記
   上積み用絶縁層の前記開口部近傍領域になだらか傾斜面
   を形成するステップとをさらに備える半導体装置の製造
   方法において、 前記ステップ(e) 及び(i) それぞれの熱処理は、少なく
   とも前記絶縁層が軟化する温度以上で行い、 前記上積み用絶縁層として、前記絶縁層よりも前記レジ
   ストに対する密着性の優れたものを用いたことを特徴と
   する半導体装置の製造方法。
3. 【請求項３】 (a) 一方主面及び他方主面を有し、一方
   主面側の上層部と他方主面側の下層部とから構成され前
   記上層部が第１の導電型の半導体からなる基体を準備
   し、前記基体の前記上層部に選択的に形成される、第２
   の導電型の複数の第１の半導体領域と、前記複数の第１
   の半導体領域それぞれの表面に選択的に形成される第１
   の導電型の複数の第２の半導体領域と、前記基体の前記
   上層部と各前記第２の半導体領域との間における各前記
   第１の半導体領域の一の領域上にそれぞれ形成される複
   数の絶縁膜と、前記複数の絶縁膜上にそれぞれ形成され
   る複数の制御電極とからなるＭＯＳ構造を形成するステ
   ップと、 (b) 前記複数の制御電極を含む前記基体の一方主面上に
   絶縁層を形成するステップと、 (c) 前記絶縁層に対しパターニングを施し、所定箇所に
   開口部を形成するステップと、 (d) パターニングされた前記絶縁層に対し熱処理を施
   し、前記絶縁層の前記開口部近傍領域になだらか傾斜面
   を形成するステップと、 (e) 前記基体の一方主面上に第１の主電極を形成するス
   テップと、 (f) 前記基体の他方主面上に第２の主電極を形成するス
   テップとを備え、装置完成後に前記複数の制御電極に共
   通に与える制御電圧により、前記第１及び第２の主電極
   間を流れる電流を制御する半導体装置を製造する方法に
   おいて、 前記ステップ(d) の熱処理は、前記絶縁層が軟化する温
   度以上で行うことを特徴とする半導体装置の製造方法。