JP2009157922A - バンドギャップ基準電圧発生回路 - Google Patents

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Abstract

【課題】バンドギャップ基準電圧発生回路のスタンバイモードから動作モードへの切り替え時にスタートアップ回路の誤動作と工程のミスマッチによる素子の変化にもかかわらず、安定した回路動作を行うことで、一定のバンドギャップ基準電圧を発生させる。
【解決手段】本発明のバンドギャップ基準電圧発生回路は、基準電圧を生成するバイポーラトランジスタと、一定の電圧を出力する演算増幅器と、基準電流を供給する第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタをターンオフさせる第２ＰＭＯＳトランジスタと、ソースが前記上限電圧に連結される第３ＰＭＯＳトランジスタと、スタンバイモードから動作モードへの切り替え時にターンオンされる第４ＰＭＯＳトランジスタと、前記第１設定値にチャージされるようにする第１ＮＭＯＳトランジスタと、前記第１設定値から第２設定値にディスチャージされるようにする第２ＮＭＯＳトランジスタとを備える。
【選択図】図３

Description

本発明はバンドギャップ基準電圧発生回路に関し、特に、スタンバイモードから動作モードへの切り替え時に迅速なスタートアップ（Ｓｔａｒｔ−ｕｐ）を実現すると共に、安定したバンドギャップ出力を得るのに適したバンドギャップ基準電圧発生回路に関する。
一般的に、半導体集積回路において内部バイアス（ｂｉａｓｉｎｇ）基準電圧を安定的に維持することはシステム全体の信頼性を確保する上で非常に重要である。即ち、外部電源電圧や温度、工程が変化しても、それが集積回路の内部に影響を及ぼさないようにし、安定的に各素子が固有の機能を発揮できなければならない。
このような機能のために、安定して一定の基準電圧を生成するように設計されている回路が基準電圧発生回路である。しかしながら、このような基準電圧発生回路においても自らの不安定な要因がある。例えば、温度、工程条件、外部供給電圧などの変化が挙げられる。
基準電圧発生回路の中でもバンドギャップ基準電圧発生回路とは、温度、供給電圧、工程の変化に独立して一定の電圧を出力する回路をいう。
このような基準電圧発生回路は、絶対温度に比例するＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ）回路により生成される電圧と負の温度係数を有するベース−エミッタ接合の電圧を加えて温度の変化に影響されない安定した基準電圧を出力する。
従来の基準電圧発生回路は、演算増幅器内の２つの入力トランジスタが工程上において同じ大きさで実現された時に安定した基準電圧を出力する。
従来のバンドギャップ基準電圧発生回路は、バイポーラと抵抗とで構成される温度補償回路と、バイアス基準電流を安定的に供給できるようにするオペアンプ、そしてフィードバック回路と供給電圧がターンオンされる時点とスタンバイモードから動作モードへ切り替わるとき、回路全体のスタートアップを可能にするスタートアップ回路で構成される。
これについて具体的に説明すると、図１に示すように、従来のバンドギャップ基準電圧発生回路は、反転端子及び非反転端子に入力される基準電圧に応じて一定の電圧を出力する演算増幅器１０と、コレクタがいずれも最も低い電位である電圧ＡＶＳＳ３に連結されるバイポーラトランジスタＱ１、Ｑ２と、前記バイポーラトランジスタＱ１、Ｑ２のエミッタ及び演算増幅器１０の入力端と連結される抵抗Ｒ１、Ｒ２、Ｒ３、バイポーラトランジスタＱ１、Ｑ２に基準電流を供給するＰＭＯＳトランジスタＭＰ１、ＭＰ２、スタンバイモードから動作モード又は動作モードからスタンバイモードへの切り替え時にバンドギャップ基準電圧発生回路が安定した動作点を取るようにするスタートアップ回路１００で構成され、前記２つのバイポーラトランジスタＱ１、Ｑ２間のエミッタ−ベース電圧の差を用いて基準電圧を生成する。
ここで、スタートアップ回路１００は、３つのＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５と、４つのＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４とで構成される。
従来のバンドギャップ基準電圧発生回路の出力特性について図２を参照して説明すると、０.１１％（１.１ｍＶ）以上の演算増幅器１０入力端子の工程ミスマッチが発生する場合に、スタンバイモードから動作モードへの切り替え時に要求される電圧であるＤＣ１.０Ｖ以上に上昇できず、０.４Ｖにとどまるという異常な特性を有する。即ち、図２において、演算増幅器１０の入力トランジスタが０％の工程ミスマッチが発生した場合には、出力Ａのように安定したバンドギャップ特性を示すが、演算増幅器１０の入力トランジスタの工程ミスマッチが０.１１％以上発生した場合には、出力Ｂのような異常な特性を示す。
このように、従来の基準電圧発生回路は、演算増幅器内の２つの入力トランジスタに０．１１％以上のミスマッチが発生すれば、０．４Ｖ程度の基準電圧を出力するので、基準電圧回路は使用できなくなるという問題点がある。
従来のバンドギャップ回路は、スタートアップ回路がスタンバイモードの状態にある場合に、演算増幅器の出力はハイ状態となる。そして、スタンバイモードの状態から動作モードの状態への切り替え時に工程の変化により演算増幅器内部の入力トランジスタが許容範囲を超えるミスマッチングが発生するか、スタートアップ回路が正常に動作できない場合に、バンドギャップ内の出力電圧が設定されなかったり、ハイ状態に置かれるようになる。
従って、従来の基準電圧発生回路は、スタンバイモードから動作モードへの切り替え時にスタートアップ回路による遅い動作時間により演算増幅器が安定した動作点を有さないという問題点がある。
そこで、本発明は上記事情に鑑みてなされたものであって、その目的は、バンドギャップ基準電圧発生回路がスタンバイモードから動作モードへの切り替え時にスタートアップ回路の誤動作と工程のミスマッチによる素子の変化にもかかわらず、安定した回路動作を行うことで、一定のバンドギャップ基準電圧を発生させることにある。
前記目的を達成するための本発明の一態様によれば、バンドギャップ基準電圧発生回路であって、コレクタが、下限電圧に連結され、それぞれのエミッタとベース電圧との差を用いて基準電圧を生成する少なくとも２つのバイポーラトランジスタと、前記バイポーラトランジスタから反転及び非反転されて入力される基準電圧に応じて一定の電圧を出力する演算増幅器と、ソースが上限電圧に連結されて前記バイポーラトランジスタに基準電流を供給する第１ＰＭＯＳトランジスタと、ソースが前記上限電圧に連結されて前記バイポーラトランジスタに基準電流を供給し、前記バンドギャップ基準電圧発生回路がスタンバイモードの時にターンオンされて前記演算増幅器の出力が第１設定値にチャージされるようにして前記第１ＰＭＯＳトランジスタをターンオフさせる第２ＰＭＯＳトランジスタと、ソースが前記上限電圧に連結される第３ＰＭＯＳトランジスタと、ソースが前記上限電圧に連結され、ゲートが前記第３ＰＭＯＳトランジスタのドレインと連結されて前記バンドギャップ基準電圧発生回路がスタンバイモードから動作モードへの切り替え時にターンオンされる第４ＰＭＯＳトランジスタと、ソースが前記下限電圧に、ドレインが前記第４ＰＭＯＳトランジスタのドレインと連結され、前記第４ＰＭＯＳトランジスタのターンオン動作によってターンオフされてドレイン電圧が前記第１設定値にチャージされるようにする第１ＮＭＯＳトランジスタと、ドレインが前記演算増幅器に、ゲートが前記第１ＮＭＯＳトランジスタのドレインに連結され、前記第１ＮＭＯＳトランジスタのドレイン電圧がチャージされることによってターンオンされて前記演算増幅器の出力が前記第１設定値から第２設定値にディスチャージされるようにする第２ＮＭＯＳトランジスタとを備えるバンドギャップ基準電圧発生回路を提供する。
前記目的を達成するための本発明の別の態様によれば、バンドギャップ基準電圧発生回路であって、複数の入力トランジスタを備え、一定の電圧を出力するように構成された演算増幅器と、前記演算増幅器と連結され、スタンバイモードと動作モードとの間の切り替えを行うスタートアップ回路を含み、前記複数の入力トランジスタに０より大きい既設定値の工程ミスマッチが生じた場合、前記スタートアップ回路がスタンバイモードから動作モードに切り替わると、前記演算増幅器は安定した動作点を有することを特徴とするバンドギャップ基準電圧発生回路を提供する。
本発明によれば、バンドギャップ基準電圧発生回路のスタンバイモードから動作モードへの切り替え時に安定したスタートアップを行うことで、短い時間内に安定した出力電圧を得ることができるという効果を奏する。また、演算増幅器内の２つの入力トランジスタ間のミスマッチが１％以上の場合にも一定のバンドギャップ出力電圧を発生させることができ、バンドギャップ出力の安全性を向上させることができる。更に、演算増幅器の入力端の抵抗とバイポーラトランジスタが３０％のミスマッチで工程上において実現されてもバンドギャップ回路がスタンバイモードから動作モードへの切り替え時に短い時間内にウエイクアップできる。
以下、添付の図面を参照して本発明の好適な実施形態について詳細に説明する。
図３は、本発明の好適な実施形態によるバンドギャップ基準電圧発生回路の回路構成図であって、バイポーラトランジスタＱ１、Ｑ２、抵抗Ｒ１、Ｒ２、Ｒ３、演算増幅器３０、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５を備える。
バイポーラトランジスタＱ１、Ｑ２は、コレクタがいずれも最も低い電位である下限電圧ＡＶＳＳ３に連結され、前記２つのバイポーラトランジスタＱ１、Ｑ２間のエミッタ−ベース電圧の差を用いて基準電圧を生成する。
抵抗Ｒ１、Ｒ２、Ｒ３は、前記バイポーラトランジスタＱ１、Ｑ２のエミッタ及び演算増幅器３０の入力端と連結され、演算増幅器３０は反転及び非反転されて入力される基準電圧に応じて一定の電圧を出力する。
第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、そのソースがそれぞれ上限電圧ＡＶＤＤ３に連結されてバイポーラトランジスタＱ１、Ｑ２に基準電流を供給する役割をする。このとき、第２ＰＭＯＳトランジスタＭＰ２は、バンドギャップ基準電圧発生回路がスタンバイモードの時にターンオンされて演算増幅器３０の出力が第１設定値、例えば、３.３Ｖにチャージされるようにする。このような第２ＰＭＯＳトランジスタＭＰ２の動作は第１ＰＭＯＳトランジスタＭＰ１をターンオフさせて第１ＰＭＯＳトランジスタＭＰ１に流れる電流を遮断するようになる。
第３及び第４ＰＭＯＳトランジスタＭＰ３、ＭＰ４、そして第１、第２、第３、第４ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４は、スタンバイモードから動作モード又は動作モードからスタンバイモードへの切り替え時に演算増幅器３０の出力が既設定値（既設定動作点）に設定されるようにする役割をする。
より具体的には、第３ＰＭＯＳトランジスタＭＰ３のソースは上限電圧ＡＶＤＤ３に連結され、ドレインはそのソースが上限電圧ＡＶＤＤ３に連結されている第４ＰＭＯＳトランジスタＭＰ４のゲートと連結される。
このとき、第４ＰＭＯＳトランジスタＭＰ４は、バンドギャップ基準電圧発生回路がスタンバイモードから動作モードへの切り替え時にターンオンされる。
第５ＰＭＯＳトランジスタＭＰ５は、ソースが第１ＰＭＯＳトランジスタＭＰ１のドレインに、ゲートが下限電圧ＡＶＳＳ３に、ドレインが出力端に連結され、バンドギャップ基準電圧発生回路の出力端でローパスフィルタとしての機能を行って高周波ノイズを除去する役割をする。
第６ＰＭＯＳトランジスタＭＰ６は、ソースが上限電圧ＡＶＤＤ３に、ゲートが出力端に連結され、前記第５ＰＭＯＳトランジスタＭＰ５と同様に、バンドギャップ基準電圧発生回路でローパスフィルタとしての機能を行う。
第１ＮＭＯＳトランジスタＭＮ１は、ドレインが演算増幅器３０に、ゲートが第３ＮＭＯＳトランジスタＭＮ３のドレインに連結され、第３ＮＭＯＳトランジスタＭＮ３のドレイン電圧がチャージされることによってターンオンされて演算増幅器３０の出力が第１設定値３．３Ｖから第２設定値、例えば、２.１Ｖにディスチャージされる。
第２ＮＭＯＳトランジスタＭＮ２は、ドレインが第１ＮＭＯＳトランジスタＭＮ１のソースに、ソースは下限電圧ＡＶＳＳ３に連結され、スタンバイモード信号ｐｗｄｂ＝ｈｉｇｈによりターンオンされる。
第３ＮＭＯＳトランジスタＭＮ３は、ソースが下限電圧ＡＶＳＳ３に、ドレインが第４ＰＭＯＳトランジスタＭＰ４のドレインと連結され、第４ＰＭＯＳトランジスタＭＰ４のターンオン動作によってターンオフされて、第３ＮＭＯＳトランジスタＭＮ３のドレイン電圧が、例えば、３.３Ｖにチャージされるようにする。
このような第２ＮＭＯＳトランジスタＭＮ２及び第３ＮＭＯＳトランジスタＭＮ３は、スタンバイモード信号ｐｗｄｂ＝ｌｏｗと０Ｖのバンドギャップ出力によりターンオフされることで、スタンバイモード時のバンドギャップ基準電圧発生回路の全体電流消費は０μＡとなる。
第４ＮＭＯＳトランジスタＭＮ４は、ソースが第３ＰＭＯＳトランジスタＭＰ３のドレイン及び第４ＰＭＯＳトランジスタＭＰ４のゲートと並列に連結され、ドレインは下限電圧ＡＶＳＳ３に連結される。
第５ＮＭＯＳトランジスタＭＮ５は、ソースが下限電圧ＡＶＳＳ３に、ドレインが出力端に連結され、バンドギャップ基準電圧発生回路のスタンバイモード時にバンドギャップ出力電圧が０Ｖとなるようにすることで、バンドギャップ電圧を入力として受けて用いる基準電圧又は基準電流発生回路の不要な電力消費を防止する役割をする。
このとき、前記第３ＰＭＯＳトランジスタＭＰ３、第４ＰＭＯＳトランジスタＭＰ４、第５ＰＭＯＳトランジスタＭＰ５、第６ＰＭＯＳトランジスタＭＰ６、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第３ＮＭＯＳトランジスタＭＮ３、第４ＮＭＯＳトランジスタＭＮ４、第５ＮＭＯＳトランジスタＭＮ５を総称して、スタートアップ回路３００と称する。
このような構成を参照して、本発明によるバンドギャップ基準電圧発生回路の動作過程を説明すれば、以下の通りである。
まず、スタンバイモードｐｗｄ＝ｈｉｇｈであるとき、第２ＰＭＯＳトランジスタＭＰ２のターンオン動作によって演算増幅器３０の出力が第１設定値３．３Ｖにチャージされる。これにより第１ＰＭＯＳトランジスタＭＰ１がターンオフし、第１ＰＭＯＳトランジスタＭＰ１に流れる電流が遮断されるようになる。
また、第２ＮＭＯＳトランジスタＭＮ２及び第３ＮＭＯＳトランジスタＭＮ３もスタンバイモードｐｗｄｂ＝ｌｏｗ信号と０Ｖのバンドギャップ出力によりターンオフされることで、スタンバイモード時のバンドギャップ基準電圧発生回路の全体電流消費は０μＡとなる。
バンドギャップ基準電圧発生回路がスタンバイモード状態を過ぎて動作モードに切り替われば、第４ＰＭＯＳトランジスタＭＰ４のターンオン動作と第３ＮＭＯＳトランジスタＭＮ３のターンオフ動作によって第３ＮＭＯＳトランジスタＭＮ３のドレイン電圧は第１設定値３．３Ｖにチャージされるようになる。
これによって、第１ＮＭＯＳトランジスタＭＮ１と、スタンバイモード信号ｐｗｄｂ＝ｈｉｇｈによる第２ＮＭＯＳトランジスタＭＮ２のターンオン動作を引き起こし、演算増幅器３０の出力は第１設定値３．３Ｖで要求される動作点である第２設定値２.１Ｖにディスチャージされるようになる。
このような動作は、バンドギャップ基準電圧発生回路の出力が第３設定値、例えば、１.２Ｖに到達するまで続く。このとき、前記第３設定値は、バンドギャップ基準電圧発生回路が安定した状態を有する電圧値である。
バンドギャップ基準電圧発生回路の出力が第３設定値１.２Ｖになれば、第３ＮＭＯＳトランジスタＭＮ３はターンオンされ、これによって、第３ＮＭＯＳトランジスタＭＮ３のドレイン電圧は０Ｖとなる。
従って、第１ＮＭＯＳトランジスタＭＮ１はターンオフされ、バンドギャップ基準電圧発生回路のスタートアップ回路は動作を終了するようになる。
本実施形態によるバンドギャップ基準電圧発生回路の出力特性を説明すると、図４に示すように、０％（０ｍＶ）、０．１１％（１.１ｍＶ）、１％（１０ｍＶ）程度の演算増幅器の入力端子の工程ミスマッチが発生しても、スタンバイモードから動作モードへの切り替え時に要求される電圧である１.１５Ｖに短い時間内に定着し、一定の電圧を維持することが分かる。
以上、これまで本発明の実施形態について詳細に記述したが、本発明はこのような実施形態に限定されるものではなく、本発明の技術的思想の範囲内で当業者により様々な変形が可能であることはもちろんである。
従来のバンドギャップ基準電圧発生回路に対する回路図である。 従来のバンドギャップ基準電圧発生回路の出力電圧特性を示すグラフである。 本発明の好適な実施形態によるバンドギャップ基準電圧発生回路に対する回路図である。 本発明によるバンドギャップ基準電圧発生回路の出力電圧特性を示すグラフである。
符号の説明
Ｑ１、Ｑ２ バイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ３ 抵抗
３０ 演算増幅器
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６ ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５ ＮＭＯＳトランジスタ
３００ スタートアップ回路

Claims (15)

  1. バンドギャップ基準電圧発生回路であって、
    コレクタが、下限電圧に連結され、それぞれのエミッタとベース電圧との差を用いて基 準電圧を生成する少なくとも２つのバイポーラトランジスタと、
    前記バイポーラトランジスタから反転及び非反転されて入力される基準電圧に応じて一定の電圧を出力する演算増幅器と、
    ソースが上限電圧に連結されて前記バイポーラトランジスタに基準電流を供給する第１ＰＭＯＳトランジスタと、
    ソースが前記上限電圧に連結されて前記バイポーラトランジスタに基準電流を供給し、 前記バンドギャップ基準電圧発生回路がスタンバイモードの時にターンオンされて前記演算増幅器の出力が第１設定値にチャージされるようにして前記第１ＰＭＯＳトランジスタをターンオフさせる第２ＰＭＯＳトランジスタと、
    ソースが前記上限電圧に連結される第３ＰＭＯＳトランジスタと、
    ソースが前記上限電圧に連結され、ゲートが前記第３ＰＭＯＳトランジスタのドレインと連結されて前記バンドギャップ基準電圧発生回路がスタンバイモードから動作モードへの切り替え時にターンオンされる第４ＰＭＯＳトランジスタと、
    ソースが前記下限電圧に、ドレインが前記第４ＰＭＯＳトランジスタのドレインと連結され、前記第４ＰＭＯＳトランジスタのターンオン動作によってターンオフされてドレイン電圧が前記第１設定値にチャージされるようにする第１ＮＭＯＳトランジスタと、
    ドレインが前記演算増幅器に、ゲートが前記第１ＮＭＯＳトランジスタのドレインに連結され、前記第１ＮＭＯＳトランジスタのドレイン電圧がチャージされることによってターンオンされて前記演算増幅器の出力が前記第１設定値から第２設定値にディスチャージされるようにする第２ＮＭＯＳトランジスタと、
    を備えるバンドギャップ基準電圧発生回路。
  2. 前記バンドギャップ基準電圧発生回路は、
    ドレインが前記第２ＮＭＯＳトランジスタのソースに、ソースは前記下限電圧に連結され、前記バンドギャップ基準電圧発生回路のスタンバイモード信号によりターンオンされる第３ＮＭＯＳトランジスタを更に備えることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
  3. 前記第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、前記スタンバイモード信号と０Ｖのバンドギャップ出力によりターンオフされることを特徴とする請求項２に記載のバンドギャップ基準電圧発生回路。
  4. 前記バンドギャップ基準電圧発生回路は、
    ソースが第１ＰＭＯＳトランジスタのドレインに、ゲートが前記下限電圧に、ドレインが前記バンドギャップ基準電圧発生回路の出力端に連結される第５ＰＭＯＳトランジスタと、
    ソースが前記上限電圧に、ゲートが前記バンドギャップ基準電圧発生回路の出力端に連結される第６ＰＭＯＳトランジスタと、
    を更に備えることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
  5. 前記第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタは、前記バンドギャップ基準電圧発生回路の出力端でローパスフィルタの機能を行って高周波ノイズを除去することを特徴とする請求項４に記載のバンドギャップ基準電圧発生回路。
  6. ソースが前記第３ＰＭＯＳトランジスタのドレイン及び前記第４ＰＭＯＳトランジスタのゲートと並列に連結され、ドレインは前記下限電圧に連結される第３ＮＭＯＳトランジスタと、
    ソースが前記下限電圧に、ドレインが出力端に連結される第４ＮＭＯＳトランジスタと、
    を更に備えることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
  7. 前記第４ＮＭＯＳトランジスタは、前記バンドギャップ基準電圧発生回路のスタンバイモード時にバンドギャップ出力電圧を０Ｖに設定することを特徴とする請求項６に記載のバンドギャップ基準電圧発生回路。
  8. 前記演算増幅器は、前記バンドギャップ基準電圧発生回路の出力が第３設定値に到達するまで前記第２設定値にディスチャージされることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
  9. 前記第３設定値は、前記バンドギャップ基準電圧発生回路の安定化状態での電圧値であることを特徴とする請求項８に記載のバンドギャップ基準電圧発生回路。
  10. 前記バンドギャップ基準電圧発生回路の出力が前記第３設定値に到達すれば、前記第１ＮＭＯＳトランジスタがターンオンされて前記第１ＮＭＯＳトランジスタのドレイン電圧が略０Ｖに設定されることを特徴とする請求項８に記載のバンドギャップ基準電圧発生回路。
  11. バンドギャップ基準電圧発生回路であって、
    複数の入力トランジスタを備え、一定の電圧を出力するように構成された演算増幅器と、
    前記演算増幅器と連結され、スタンバイモードと動作モードとの間の切り替えを行うスタートアップ回路を含み、
    前記複数の入力トランジスタに０より大きい既設定値の工程ミスマッチが生じた場合、前記スタートアップ回路がスタンバイモードから動作モードに切り替わると、前記演算増幅器は安定した動作点を有することを特徴とするバンドギャップ基準電圧発生回路。
  12. 前記既設定値は略０．１１％であることを特徴とする請求項１１に記載のバンドギャップ基準電圧発生回路。
  13. 前記安定した動作点は一定の出力電圧を維持することを含むことを特徴とする請求項１１に記載のバンドギャップ基準電圧発生回路。
  14. 前記演算増幅器は３つの設定値のいずれかで作動することを特徴とする請求項１１に記載のバンドギャップ基準電圧発生回路。
  15. 前記３つの設定値は略３．３Ｖ、略２．１Ｖ、略１．1５Ｖであることを特徴とする請求項１４に記載のバンドギャップ基準電圧発生回路。
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