CN101470457A - 带隙基准电压发生电路 - Google Patents

带隙基准电压发生电路 Download PDF

Info

Publication number
CN101470457A
CN101470457A CNA200810182782XA CN200810182782A CN101470457A CN 101470457 A CN101470457 A CN 101470457A CN A200810182782X A CNA200810182782X A CN A200810182782XA CN 200810182782 A CN200810182782 A CN 200810182782A CN 101470457 A CN101470457 A CN 101470457A
Authority
CN
China
Prior art keywords
generation circuit
nmos pass
reference generation
pass transistor
voltage reference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200810182782XA
Other languages
English (en)
Other versions
CN101470457B (zh
Inventor
赵殷相
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN101470457A publication Critical patent/CN101470457A/zh
Application granted granted Critical
Publication of CN101470457B publication Critical patent/CN101470457B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

一种带隙基准电压发生电路包括：至少两个双极晶体管；运算放大器；第一PMOS晶体管；以及第二PMOS晶体管，其源极连接至上限电源电压并且提供基准电流到双极晶体管。此外，带隙基准电压发生电路包括：第三PMOS晶体管，其源极连接至上限电源电压；第四PMOS晶体管，其源极连接至上限电源电压而其栅极连接至第三PMOS晶体管的漏极；第一NMOS晶体管，其源极连接至下限电源电压而其漏极连接至第四PMOS晶体管的漏极；以及第二NMOS晶体管，其漏极连接至运算放大器而其栅极连接至第一NMOS晶体管的漏极。

Description

带隙基准电压发生电路
本申请要求第10-2007-0137125号(于2007年12月26日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种带隙基准电压发生电路(bandgap referencevoltage generating circuit)，更具体地，涉及一种带隙基准电压发生电路，该带隙基准电压发生电路适合于在将睡眠模式转换到工作模式时实现快速启动(start-up)并获得稳定的带隙输出。
背景技术
在半导体集成电路中，通过稳定地保持内部偏置基准电压(internal biasing reference voltage)来提高整个***的可靠性。也就是说，即使外部电源电压(external power supply voltage)、温度或工艺发生变化，集成电路中的器件也可以工作，而不受外部电源电压、温度或工艺中的变化的影响。为了这个目的，提供了基准电压发生电路，该基准电压发生电路被设计用来提供稳定和恒定的基准电压。然而，由于温度、工艺条件以及外部电源电压中的变化，可能导致这些基准电压发生电路不稳定。
在基准电压发生电路之中，带隙基准电压发生电路是这样一种电路，即该电路输出恒定电压而不考虑温度、电源电压或工艺的变化。这种基准电压发生电路增加了与绝对温度成比例的电压，其中该绝对温度由PTAT(与绝对温度成比例，Proportional To AbsoluteTemperature)电路来产生，而且这种基准电压发生电路还在具有负温度系数的基极-发射极结处增加了电压，从而输出稳定的基准电压，而不考虑温度的变化。
当将运算放大器中的两个输入晶体管实现成具有相同的尺寸时，这种相关的基准电压发生电路输出稳定的基准电压。这种相关的带隙基准电压发生电路包括：具有双极晶体管和电阻器的温度补偿电路、稳定地输出偏置基准电流的运算放大器OP AMP、反馈电路以及启动电路(start-up circuit)，该启动电路能够在提供电压时以及在从睡眠模式转换到工作模式时启动整个电路。
具体地，如图1中所示，相关的带隙基准电压发生电路包括：运算放大器10，该运算放大器10根据输入至反相端(inversionterminal)和非反相端的基准电压来输出恒定电压；双极晶体管Q1和Q2，该双极晶体管Q1和Q2的集电极连接至处于最低电平(minimum potential level)的电源电压AVSS3；电阻器R1、R2和R3，连接至双极晶体管Q1和Q2的发射极以及连接至运算放大器10的输入端；PMOS晶体管MP1和MP2，提供基准电流至双极晶体管Q1和Q2；以及启动电路100，该启动电路100在睡眠模式被转换到工作模式时或在工作模式被转换到睡眠模式时使带隙基准电压发生电路能够设定稳定的工作点。带隙基准电压发生电路通过利用两个双极晶体管Q1和Q2之间发射极-基极电压的差异来产生基准电压。
启动电路100具有三个PMOS晶体管MP3、MP4和MP5以及四个NMOS晶体管MN1、MN2、MN3和MN4。图2示出了相关带隙基准电压发生电路的输出特性。参照图2，当在运算放大器10的输入端之间的工艺失配(process mismatch)为0.11％(1.1mV)或者更多时，在睡眠模式转换到工作模式时所需的电压没有上升到DC1.0V或者更多而异常地停止在0.4V。也就是，在图2中，当运算放大器10的输入晶体管之间的工艺失配是0％时，示出了稳定的带隙特性(例如，输出A)。同时，当运算放大器10的输入晶体管之间的工艺失配为0.11％或者更多时，示出了异常特性(例如，输出B)。
因而，在相关的基准电压发生电路中，当运算放大器的两个输入晶体管之间的失配是0.11％或更多时，输出0.4V的基准电压。由于这个原因，该基准电压电路是不符合要求的。在相关的带隙电路中，当启动电路处于睡眠模式时，运算放大器被置于高态(highstate)。然后，在睡眠模式被转换到工作模式时，当运算放大器的输入晶体管之间的失配超出容许量时或当启动电路不正常工作时，带隙电路的输出电压可能不被设定并且不能被置于高态。
因此，相关的基准电压发生电路具有的问题在于，当睡眠模式被转换到工作模式时，由于启动电路造成很慢的操作时间(slowoperation time)，使得运算放大器不具有稳定的工作点。
发明内容
根据本发明实施例，提供了一种带隙基准电压发生电路，该带隙基准电压发生电路在睡眠模式被转换到工作模式时能够稳定地工作，从而产生恒定的带隙基准电压。出现稳定的工作，而不考虑由过程失配引起的启动电路的不正确工作或器件中的变化。
根据本发明实施例，带隙基准电压发生电路可以包括下列中的至少一个：至少两个双极晶体管，该至少两个双极晶体管的集电极连接至下限电源电压(lower limit power supply voltage)，并利用发射极-基极电压的差异来产生基准电压；运算放大器，该运算放大器根据来自双极晶体管的基准电压和反相基准电压来输出恒定的电压；第一PMOS晶体管，其源极连接至上限电源电压(upper limitpower supply voltage)并提供基准电流到双极晶体管；第二PMOS晶体管，其源极连接至上限电源电压并提供基准电流到双极晶体管，当带隙基准电压发生电路处于睡眠模式时，第二PMOS晶体管导通，以便将运算放大器的输出充电到(charged to)第一设定值而第一PMOS晶体管截止；第三PMOS晶体管，其源极连接至上限电源电压；第四PMOS晶体管，其源极连接至上限电源电压而其栅极连接至第三PMOS晶体管的漏极，当带隙基准电压发生电路从睡眠模式转换到工作模式时，该第四PMOS晶体管导通；第一NMOS晶体管，其源极连接至下限电源电压而其漏极连接至第四PMOS晶体管的漏极，当第四PMOS晶体管导通时，该第一NMOS晶体管导通，以便第一NMOS晶体管的漏极电压充电到第一设定值；以及第二NMOS晶体管，其漏极连接至运算放大器而其栅极连接至第一NMOS晶体管的漏极，当第一NMOS晶体管的漏极电压充电时，第二NMOS晶体管导通，以便运算放大器的输出从第一设定值放电到第二设定值。
根据本发明实施例，当带隙基准电压发生电路从睡眠模式转换到工作模式时，可以实施稳定的启动，并从而可以在短时间内获得稳定的输出电压。另外，即使运算放大器的两个输入晶体管之间的工艺失配为1％或更多，也可以产生恒定的带隙输出电压，并且可以提高带隙输出的稳定性。此外，即使在运算放大器的输入端之间的电阻失配(mismatch in resistance)和在双极晶体管之间的失配为30％，当带隙电路从睡眠模式转换到工作模式时，也可以在短时间内实施唤醒(wake-up)。
附图说明
图1是相关的带隙基准电压发生电路的电路图。
图2是示出了图1的相关的带隙基准电压发生电路的输出电压特性的曲线图。
实例图3是根据本发明实施例的带隙基准电压发生电路的电路图。
实例图4是示出了实例图3的带隙基准电压发生电路的输出电压特性的曲线图。
具体实施方式
实例图3是根据本发明实施例的带隙基准电压发生电路的电路图。带隙基准电压发生电路可以包括：双极晶体管Q1和Q2，电阻器R1、R2和R3，运算放大器30，PMOS晶体管MP1、MP2、MP3、MP4、MP5和MP6以及NMOS晶体管MN1、MN2、MN3、MN4和MN5。
双极晶体管Q1和Q2的集电极可以连接至处于最低电平的下限电源电压AVSS3。可以利用双极晶体管Q1和Q2之间的发射极-基极电压的差异来产生基准电压。可以将电阻器R1、R2和R3连接至双极晶体管Q1和Q2的发射极以及运算放大器30的输入端。运算放大器30根据基准电压和反相基准电压来输出恒定的电压。
第一PMOS晶体管MP1和第二PMOS晶体管MP2可以提供基准电流到双极晶体管Q1和Q2，其中第一PMOS晶体管MP1和第二PMOS晶体管MP2两者的源极连接至上限电源电压AVDD3。当带隙基准电压发生电路处于睡眠模式时，第二PMOS晶体管MP2可以导通，以便运算放大器30的输出被充电到例如大约3.3V的第一设定值。第二PMOS晶体管MP2的这种操作可以使第一PMOS晶体管MP1截止，从而切断流经第一PMOS晶体管MP1的电流。
当睡眠模式被转换到工作模式或者工作模式被转换到睡眠模式时，第三PMOS晶体管MP3和第四PMOS晶体管MP4以及第一到第四NMOS晶体管MN1、MN2、MN3和MN4将运算放大器30的输出设为指定的值(指定的工作点，prescribed operation point)。
根据本发明实施例，第三PMOS晶体管MP3的源极可以连接至上限电源电压AVDD3，而第三PMOS晶体管MP3的漏极连接至第四PMOS晶体管MP4的栅极。第四PMOS晶体管MP4可以使它的源极连接至上限电源电压AVDD3。当带隙基准电压发生电路从睡眠模式转换到工作模式时，第四PMOS晶体管MP4可以导通。
第五PMOS晶体管MP5的源极可以连接至第一PMOS晶体管MP1的漏极，第五PMOS晶体管MP5的栅极可以连接至下限电源电压AVSS3，而第五PMOS晶体管MP5的漏极可以连接至输出端。第五PMOS晶体管MP5在带隙基准电压发生电路的输出端可以起到低通滤波器的作用以便去除高频噪声。
第六PMOS晶体管MP6的源极可以连接至上限电源电压AVDD3，而它的栅极可以连接至输出端。根据本发明实施例，如同第五PMOS晶体管MP5，第六PMOS晶体管MP6可以在带隙基准电压发生电路中起到低通滤波器的作用。
第一NMOS晶体管MN1的漏极可以连接至运算放大器30，而它的栅极可以连接至第三NMOS晶体管MN3的漏极。当第三NMOS晶体管MN3的漏极电压充电时，第一NMOS晶体管MN1可以导通，以便运算放大器30的输出从第一设定值(例如，大约3.3V)放电到例如大约2.1V的第二设定值。
第二NMOS晶体管MN2的漏极可以连接至第一NMOS晶体管MN1的源极，而第二NMOS晶体管MN2的源极可以连接至下限电源电压AVSS3。可以根据信号，例如根据睡眠模式信号pwdb，来导通第二NMOS晶体管MN2。在图3中，当信号pwdb为HIGH(高)时，第二NMOS晶体管MN2可以导通；然而，普通技术人员将认可的是，还可以设置该电路以同样在相反极性的信号下工作。
第三NMOS晶体管MN3的源极可以连接至下限电源电压AVSS3，而它的漏极可以连接至第四PMOS晶体管MP4的漏极。当第四PMOS晶体管MP4导通时，可以使第三NMOS晶体管MN3截止，以便第三NMOS晶体管MN3的漏极电压被充电到例如大约3.3V或其他的电压值。
可以根据睡眠模式信号pwdb(例如，使睡眠模式信号pwdb变LOW(低))和大约0V的带隙输出来使第二NMOS晶体管MN2和第三NMOS晶体管MN3截止。因此，在睡眠模式期间，带隙基准电压发生电路中的全部电流损耗可以是0uA。
第四NMOS晶体管MN4的源极可以并联连接至第三PMOS晶体管MP3的漏极，而第四PMOS晶体管MP4的栅极和漏极可以连接至下限电源电压AVSS3。
第五NMOS晶体管MN5的源极可以连接至下限电源电压AVSS3，而它的漏极可以连接至输出端。当带隙基准电压发生电路处于睡眠模式时，第五NMOS晶体管MN5将带隙输出电压置为大约0V以抑制基准电压发生电路或基准电流源发生电路中不必要的功耗，其中基准电压发生电路或基准电流发生电路接收带隙输出电压。
如实例图3中所示，第三PMOS晶体管MP3、第四PMOS晶体管MP4、第五PMOS晶体管MP5、第六PMOS晶体管MP6、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS晶体管MN3、第四NMOS晶体管MN4以及第五NMOS晶体管MN5可以共同称为启动电路300。
参照上述结构，下面将描述根据本发明实施例的带隙基准电压发生电路的操作。在本描述中，示例信号的极性(signal polarities)(例如，HIGH(高)/LOW(低))仅仅提供作为实例。普通技术人员将认知的是，可以随着各种组件的适当地置换，使用不同的极性。
首先，在睡眠模式中(例如，当pwd＝HIGH(高))，当第二PMOS晶体管MP2导通时，运算放大器30的输出可以被充电到第一设定值(例如，大约3.3V)。结果，第一PMOS晶体管MP1截止并切断流经第一PMOS晶体管MP1的电流。根据睡眠模式信号pwdb(例如，当pwdb＝LOW(低)时)和大约0V的带隙输出电压，第二NMOS晶体管MN2和第三NMOS晶体管MN3也可以截止。因此，在睡眠模式中，带隙基准电压发生电路中的全部电流损耗为大约0uA。
如果带隙基准电压发生电路从睡眠模式转换到工作模式时，第四PMOS晶体管MP4导通而第三NMOS晶体管MN3截止。从而，第三NMOS晶体管MN3的漏极电压被充电到第一设定值(例如，大约3.3V)。然后，根据睡眠模式信号pwdb(例如，当pwdb＝HIGH(高))，第一NMOS晶体管MN1和第二NMOS晶体管MN2可以导通。结果，运算放大器30的输出从第一设定值(例如，大约3.3V)放电到作为工作点的第二设定值(例如，大约2.1V)。
这样的操作一直持续，直到带隙基准电压发生电路的输出达到例如大约1.2V的第三设定值。此时，第三设定值是这样一种电压，即在该电压下带隙基准电压发生电路处于稳定状态。如果带隙基准电压发生电路的输出变为第三设定值(例如，大约1.2V)，则第三NMOS晶体管MN3导通，并从而第三NMOS晶体管MN3的漏极电压变成大约0V。然后，第一NMOS晶体管MN1截止，而带隙基准电压发生电路的启动电路可以完成它的操作。
实例图4是示出了根据本发明实施例的带隙基准电压发生电路的输出电压特性的曲线图。从实例图4中可以看出，即使运算放大器的输入端之间的工艺失配为0％(0mV)、0.11％(1.1mV)以及1％(10mV)，当睡眠模式被转换到工作模式时，输出电压也可以具有固定的电压值，例如大约1.15V，并维持基本上恒定的电压。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说是显而易见的。

Claims (20)

1.一种带隙基准电压发生电路，包括：
至少两个双极晶体管，所述双极晶体管的集电极连接至下限电源电压并被构造用来利用发射极-基极电压的差异产生基准电压；
运算放大器，被构造用来根据来自所述至少两个双极晶体管的所述基准电压和反相基准电压来输出基本上恒定的电压；
第一PMOS晶体管，所述第一PMOS晶体管的源极连接至上限电源电压，并被构造用来提供基准电流到所述至少两个双极晶体管；
第二PMOS晶体管，所述第二PMOS晶体管的源极连接至所述上限电源电压，并被构造用来提供所述基准电流到所述至少两个双极晶体管，当所述带隙基准电压发生电路处于睡眠模式时，所述第二PMOS晶体管导通，以便所述运算放大器的输出被充电到第一设定值而所述第一PMOS晶体管截止；
第三PMOS晶体管，所述第三PMOS晶体管的源极连接至所述上限电源电压；
第四PMOS晶体管，所述第四PMOS晶体管的源极连接至所述上限电源电压，而所述第四PMOS晶体管的栅极连接至所述第三PMOS晶体管的漏极，当所述带隙基准电压发生电路从所述睡眠模式转换到工作模式时，所述第四PMOS晶体管导通；
第一NMOS晶体管，所述第一NMOS晶体管的源极连接至所述下限电源电压，而所述第一NMOS晶体管的漏极连接至所述第四PMOS晶体管的漏极，当所述第四PMOS晶体管导通时，所述第一NMOS晶体管导通，以便所述第一NMOS晶体管的漏极电压被充电到所述第一设定值；以及
第二NMOS晶体管，所述第二NMOS晶体管的漏极连接至所述运算放大器，而所述第二NMOS晶体管的栅极连接至所述第一NMOS晶体管的所述漏极，当所述第一NMOS晶体管的所述漏极电压充电时，所述第二NMOS晶体管导通，以便所述运算放大器的所述输出从所述第一设定值放电到第二设定值。
2.根据权利要求1所述的带隙基准电压发生电路，进一步包括：
第三NMOS晶体管，所述第三NMOS晶体管的漏极连接至所述第二NMOS晶体管的源极，而所述第三NMOS晶体管的源极连接至所述下限电源电压，根据带隙基准电压发生电路的睡眠模式信号来使所述第三NMOS晶体管导通。
3.根据权利要求2所述的带隙基准电压发生电路，其中，根据所述睡眠模式信号和0V的带隙输出电压来使所述第一NMOS晶体管和所述第三NMOS晶体管截止。
4.根据权利要求1所述的带隙基准电压发生电路，进一步包括：
第五PMOS晶体管，所述第五PMOS晶体管的源极连接至所述第一PMOS晶体管的漏极，所述第五PMOS晶体管的栅极连接至所述下限电源电压，而所述第五PMOS晶体管的漏极连接至所述带隙基准电压发生电路的输出端；以及
第六PMOS晶体管，所述第六PMOS晶体管的源极连接至所述上限电源电压，而所述第六PMOS晶体管的栅极连接至所述带隙基准电压发生电路的所述输出端。
5.根据权利要求4所述的带隙基准电压发生电路，其中，所述第五PMOS晶体管和所述第六PMOS晶体管被构造用来在所述带隙基准电压发生电路的所述输出端处作为低通滤波器来操作。
6.根据权利要求4所述的带隙基准电压发生电路，其中，所述第五PMOS晶体管和所述第六PMOS晶体管被构造用来去除高频噪声。
7.根据权利要求1所述的带隙基准电压发生电路，进一步包括：
第四NMOS晶体管，所述第四NMOS晶体管的源极连接至所述第三PMOS晶体管的漏极和所述第四PMOS晶体管的所述栅极，而所述第四NMOS晶体管的漏极连接至所述下限电源电压；以及
第五NMOS晶体管，所述第五NMOS晶体管的源极连接至所述下限电源电压，而所述第五NMOS晶体管的漏极连接至输出端。
8.根据权利要求7所述的带隙基准电压发生电路，其中，当所述带隙基准电压发生电路处于所述睡眠模式时，所述第五NMOS晶体管被构造用来设置带隙输出电压。
9.根据权利要求8所述的带隙基准电压发生电路，其中，所述带隙输出电压基本上是0V。
10.根据权利要求1所述的带隙基准电压发生电路，其中，所述运算放大器被构造用来放电至所述第二设定值，直到所述带隙基准电压发生电路的输出达到第三设定值。
11.根据权利要求10所述的带隙基准电压发生电路，其中，所述第三设定值是这样一种电压，即在所述电压下所述带隙基准电压发生电路处于稳定状态。
12.根据权利要求10所述的带隙基准电压发生电路，其中，当所述带隙基准电压发生电路的所述输出达到所述第三设定值时，所述第一NMOS晶体管导通。
13.根据权利要求10所述的带隙基准电压发生电路，其中，当所述带隙基准电压发生电路的所述输出达到所述第三设定值时，所述第一NMOS晶体管的所述漏极电压基本上被置为0V。
14.一种带隙基准电压发生电路，包括：
运算放大器，具有多个输入晶体管并被构造用来输出恒定的电压；
启动电路，与所述运算放大器耦合并被构造用来在睡眠模式和工作模式之间转换；
其中，当所述多个输入晶体管具有预定值大于0的工艺失配时，在所述启动电路从睡眠模式转换到工作模式时所述运算放大器具有稳定的工作点。
15.根据权利要求14所述的所述带隙基准电压发生电路，其中，所述预定值是大约0.11％。
16.根据权利要求14所述的所述带隙基准电压发生电路，其中，所述预定值大于大约0.11％。
17.根据权利要求16所述的所述带隙基准电压发生电路，其中，所述预定值是大约1％。
18.根据权利要求14所述的所述带隙基准电压发生电路，其中，所述稳定的工作点包括维持恒定的输出电压。
19.根据权利要求14所述的所述带隙基准电压发生电路，其中，所述运算放大器工作在三个设定值中的一个。
20.根据权利要求14所述的所述带隙基准电压发生电路，其中，所述三个设定值包括大约3.3V、大约2.1V以及大约1.15V。
CN200810182782XA 2007-12-26 2008-12-04 带隙基准电压发生电路 Expired - Fee Related CN101470457B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2007-0137125 2007-12-26
KR1020070137125A KR100940151B1 (ko) 2007-12-26 2007-12-26 밴드갭 기준전압 발생회로
KR1020070137125 2007-12-26

Publications (2)

Publication Number Publication Date
CN101470457A true CN101470457A (zh) 2009-07-01
CN101470457B CN101470457B (zh) 2011-06-29

Family

ID=40797376

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810182782XA Expired - Fee Related CN101470457B (zh) 2007-12-26 2008-12-04 带隙基准电压发生电路

Country Status (5)

Country Link
US (1) US8080989B2 (zh)
JP (1) JP2009157922A (zh)
KR (1) KR100940151B1 (zh)
CN (1) CN101470457B (zh)
TW (1) TW200928656A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176183A (zh) * 2011-03-11 2011-09-07 苏州易能微电子科技有限公司 自消除二极管失调电压的带隙基准电路
CN102073333B (zh) * 2009-11-24 2013-03-13 上海华虹Nec电子有限公司 具有开关控制特性的电压基准电路
CN103076830A (zh) * 2012-12-20 2013-05-01 上海宏力半导体制造有限公司 带隙基准电路
CN103762838A (zh) * 2014-01-13 2014-04-30 帝奥微电子有限公司 一种用于高压dc-dc电路中的使能启动电路
CN107422770A (zh) * 2016-05-23 2017-12-01 中芯国际集成电路制造(上海)有限公司 一种带隙基准电压电路及其控制方法
CN107885267A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(上海)有限公司 用于带隙电压基准电路的操作方法
CN108073209A (zh) * 2016-11-08 2018-05-25 中芯国际集成电路制造(上海)有限公司 一种带隙基准电路
CN110868229A (zh) * 2019-10-28 2020-03-06 西安空间无线电技术研究所 一种基于共轭双极点的射频前端电路宽带补偿方法
CN113589874A (zh) * 2021-08-17 2021-11-02 深圳清华大学研究院 无片外电容的线性电源集成电路及无线充电设备

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585958B1 (ko) * 2008-12-29 2016-01-18 주식회사 동부하이텍 기준전압 발생회로
US7772920B1 (en) * 2009-05-29 2010-08-10 Linear Technology Corporation Low thermal hysteresis bandgap voltage reference
US8222955B2 (en) * 2009-09-25 2012-07-17 Microchip Technology Incorporated Compensated bandgap
US8269550B2 (en) * 2009-11-02 2012-09-18 Nanya Technology Corp. Temperature and process driven reference
TWI385500B (zh) * 2010-02-24 2013-02-11 Richtek Technology Corp 低電源電壓的能隙參考電壓產生器
TWI435201B (zh) 2011-03-07 2014-04-21 Realtek Semiconductor Corp 產生啟動重置訊號之訊號產生裝置
US8716994B2 (en) 2012-07-02 2014-05-06 Sandisk Technologies Inc. Analog circuit configured for fast, accurate startup
US9235229B2 (en) * 2012-09-14 2016-01-12 Nxp B.V. Low power fast settling voltage reference circuit
CN103809645B (zh) * 2014-03-05 2015-05-27 电子科技大学 一种用于宽电源带隙基准源的启动电路
CN109725672B (zh) * 2018-09-05 2023-09-08 南京浣轩半导体有限公司 一种带隙基准电路及高阶温度补偿方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4857823A (en) * 1988-09-22 1989-08-15 Ncr Corporation Bandgap voltage reference including a process and temperature insensitive start-up circuit and power-down capability
GB9417267D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Current generator circuit
GB9423033D0 (en) * 1994-11-15 1995-01-04 Sgs Thomson Microelectronics A voltage reference circuit
JP3591107B2 (ja) * 1996-01-19 2004-11-17 富士通株式会社 電源降圧回路及び半導体装置
JP3185698B2 (ja) * 1997-02-20 2001-07-11 日本電気株式会社 基準電圧発生回路
US5867013A (en) 1997-11-20 1999-02-02 Cypress Semiconductor Corporation Startup circuit for band-gap reference circuit
US6201435B1 (en) * 1999-08-26 2001-03-13 Taiwan Semiconductor Manufacturing Company Low-power start-up circuit for a reference voltage generator
US6677808B1 (en) * 2002-08-16 2004-01-13 National Semiconductor Corporation CMOS adjustable bandgap reference with low power and low voltage performance
US7224209B2 (en) 2005-03-03 2007-05-29 Etron Technology, Inc. Speed-up circuit for initiation of proportional to absolute temperature biasing circuits
TWI350436B (en) * 2005-10-27 2011-10-11 Realtek Semiconductor Corp Startup circuit, bandgap voltage genertor utilizing the startup circuit, and startup method thereof
CN2884287Y (zh) * 2005-11-16 2007-03-28 上海贝岭股份有限公司 一种电流源或电压源的启动电路
KR100788346B1 (ko) * 2005-12-28 2008-01-02 동부일렉트로닉스 주식회사 밴드 갭 기준전압 발생회로
KR100776160B1 (ko) 2006-12-27 2007-11-12 동부일렉트로닉스 주식회사 밴드갭 기준전압 생성장치
US7659705B2 (en) * 2007-03-16 2010-02-09 Smartech Worldwide Limited Low-power start-up circuit for bandgap reference voltage generator

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102073333B (zh) * 2009-11-24 2013-03-13 上海华虹Nec电子有限公司 具有开关控制特性的电压基准电路
CN102176183A (zh) * 2011-03-11 2011-09-07 苏州易能微电子科技有限公司 自消除二极管失调电压的带隙基准电路
CN103076830A (zh) * 2012-12-20 2013-05-01 上海宏力半导体制造有限公司 带隙基准电路
CN103076830B (zh) * 2012-12-20 2015-11-18 上海华虹宏力半导体制造有限公司 带隙基准电路
CN103762838A (zh) * 2014-01-13 2014-04-30 帝奥微电子有限公司 一种用于高压dc-dc电路中的使能启动电路
CN107422770B (zh) * 2016-05-23 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种带隙基准电压电路及其控制方法
CN107422770A (zh) * 2016-05-23 2017-12-01 中芯国际集成电路制造(上海)有限公司 一种带隙基准电压电路及其控制方法
CN107885267A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(上海)有限公司 用于带隙电压基准电路的操作方法
US10522196B2 (en) 2016-09-30 2019-12-31 Semiconductor Manufacturing International (Shanghai) Corporation Bandgap with system sleep mode
CN107885267B (zh) * 2016-09-30 2020-01-17 中芯国际集成电路制造(上海)有限公司 用于带隙电压基准电路的操作方法
CN108073209A (zh) * 2016-11-08 2018-05-25 中芯国际集成电路制造(上海)有限公司 一种带隙基准电路
CN110868229A (zh) * 2019-10-28 2020-03-06 西安空间无线电技术研究所 一种基于共轭双极点的射频前端电路宽带补偿方法
CN110868229B (zh) * 2019-10-28 2021-04-13 西安空间无线电技术研究所 一种基于共轭双极点的射频前端电路宽带补偿方法
CN113589874A (zh) * 2021-08-17 2021-11-02 深圳清华大学研究院 无片外电容的线性电源集成电路及无线充电设备

Also Published As

Publication number Publication date
TW200928656A (en) 2009-07-01
US8080989B2 (en) 2011-12-20
KR100940151B1 (ko) 2010-02-03
JP2009157922A (ja) 2009-07-16
US20090167281A1 (en) 2009-07-02
CN101470457B (zh) 2011-06-29
KR20090069455A (ko) 2009-07-01

Similar Documents

Publication Publication Date Title
CN101470457B (zh) 带隙基准电压发生电路
CN1848019B (zh) 恒压电源电路和测试恒定电压源的方法
CN102289243B (zh) Cmos带隙基准源
KR20100077271A (ko) 기준전압 발생회로
CN101876836A (zh) 参考电压产生电路
CN105099445A (zh) 一种环形振荡器的频率控制方法及电路
CN108037791A (zh) 一种无运放的带隙基准电路
CN105807836B (zh) 带隙基准电压电路
CN104362585A (zh) 一种过温保护电路
CN101819449A (zh) 亚阈值mosfet带隙基准源
CN103838290A (zh) Ldo电路
CN101510107A (zh) 恒流电路
CN105242734A (zh) 一种无外置电容的大功率ldo电路
KR101733157B1 (ko) 리퀴지 전류를 이용한 저전력 밴드갭 기준전압 발생 회로
CN103389772A (zh) 输出电压可调的带隙基准电压源
CN103440009B (zh) 一种启动电路及带该启动电路的稳压电路
CN105071801A (zh) 抗工艺、电压、温度变化的低功耗尾电流型环形振荡电路
CN103926967B (zh) 低压低功耗基准电压源及低基准电压产生电路
CN204361662U (zh) 一种过温保护电路
CN104166420B (zh) 能隙电压参考电路
CN101414197B (zh) 宽输入cmos带隙基准电路结构
CN106354189B (zh) 一种具有迟滞功能的低阈值使能电路
CN103076836B (zh) 低电源电压cmos恒定电压源电路
CN104375548B (zh) 一种二次温度补偿基准电压源
CN104460805A (zh) 低温度系数和低电源电压系数的基准电流源

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110629

Termination date: 20131204