JP2009117464A - 半導体素子及び該半導体素子の実装構造体 - Google Patents

Abstract

【課題】信頼性に優れた半導体素子を提供する。
【解決手段】係る半導体素子Ｘ１は、半導体基板１０と、半導体基板１０上に設けられる導電層２０と、導電層２０上に貫通孔３０ａを有するパッシベーション層３０と、一部が貫通孔３０ａ内に配置され且つ導電層２０上に設けられるバリアメタル４０と、バリアメタル４０に接合されるハンダバンプ５０と、を備え、導電層２０が、第１層２１と、第１層２１上に位置する第２層２２と、を含んでなり、第２層２２が貫通孔３０ａに連通する貫通孔２２ｃを有しており、バリアメタル４０が第２層２２の下方において貫通孔２２ｃの内周面２２ｃ_１より外側に拡がる突出部４０aを有している。
【選択図】図１

Description

本発明は、導電性バンプを有する半導体素子及び該半導体素子の実装構造体に関するものである。

半導体素子には、信号を入出力するための外部接続電極として導電性バンプを有するものがある。このような構成の半導体素子は、半導体基板と、この半導体基板上に設けられる導電層と、導電層上に貫通孔を有するパッシベーション層と、一部がパッシベーション層の貫通孔内に配置され且つ導電層上に設けられるバリアメタルと、を有しており、このバリアメタルに導電性バンプが接合されている。このような構成の半導体素子は、例えば特許文献１に記載されている。
特開２００４−２７３９５９号公報

しかしながら、特許文献１に記載の半導体チップでは、基板上に位置する電極パッドと、電極パッド上に位置し且つバンプに接合した電極膜との密着が不十分であった。そのため、特許文献１に記載の半導体では、厚み方向に作用する力が加わった際に、電極膜及びバンプが電極パッドから剥離する場合があった。

本発明は、このような事情のもとで考え出されたものであって、信頼性に優れた半導体素子及び該半導体素子の実装構造体を提供すること、を目的としている。

本発明に係る半導体素子は、基板と、該基板上に設けられる導電層と、該導電層上に第１貫通孔を有する保護層と、少なくとも一部が前記第１貫通孔内に配置され且つ前記導電層上に設けられるバリアメタルと、該バリアメタルに接合される導電性バンプと、を備え、前記導電層が、第１層と、該第１層上に位置する第２層と、を含んでなり、前記第２層は、前記第１貫通孔に連通する第２貫通孔を有しており、前記バリアメタルが、前記第２層の下方において前記第２貫通孔の内周面より外側に拡がる突出部を有していることを特徴としている。

本発明に係る半導体素子において、バリアメタルの前記突出部が、その最大突出長さがその最大厚みに比べて大きいのが好ましい。

本発明に係る半導体素子において、前記第１層が、前記第２貫通孔に連通し且つ一部が前記第２層の下に位置する凹部を有しており、前記バリアメタルの前記突出部が、前記凹部内に位置しているのが好ましい。

本発明に係る半導体素子は、前記第１層が、前記第２貫通孔の内周面より内側に位置する前記凹部の端が前記第２貫通孔の下端に比べて下方に位置しているのが好ましい。

本発明に係る半導体素子は、前記第１層の主たる構成材料のイオン化傾向が、前記第２層の主たる構成材料のイオン化傾向に比べて大きいのが好ましい。

本発明に係る半導体素子は、前記第１層が、アルミニウムを含んでなり、前記第２層が、チタンを含んでなるのが好ましい。

本発明に係る実装構造体は、パッド部を有した配線が設けられている体と、該基板上に実装される本発明に係る半導体素子と、を備え、前記半導体素子の前記導電性バンプを介して前記パッド部に接続してなることを特徴としている。

本発明に係る半導体素子は、基板と、該基板上に設けられる導電層と、該導電層上に第１貫通孔を有する保護層と、少なくとも一部が第１貫通孔内に配置され且つ導電層上に設けられるバリアメタルと、バリアメタルに接合される導電性バンプと、を備え、導電層が、第１層と、該第１層上に位置する第２層と、を含んでなり、第２層が、第１貫通孔に連通する第２貫通孔を有しており、バリアメタルが、第２層の下方において第２貫通孔の内周面より外側に拡がる突出部を有している。そのため、本発明に係る半導体素子では、バリアメタルの突出部が厚み方向に対する楔として作用する。したがって、本発明に係る半導体素子では、バリアメタルと導電層とが剥離するのを抑制し、信頼性を高めることができるのである。

本発明に係る半導体素子のバリアメタルにおいて、突出部における最大突出長さがその最大厚みに比べて大きい場合、バリアメタルの突出部における楔としての機能をより高めることができる。したがって、本構成の半導体素子は、信頼性をより高めるうえで好適である。

本発明に係る半導体素子において、第１層が、第２貫通孔に連通し且つ一部が第２層の下に位置する凹部の規定面を有しており、バリアメタルの突出部が、凹部内に位置している場合、バリアメタルと導電層（の第１層）との密着面積を大きくすることができるので、その密着力を向上することもできる。したがって、本構成の半導体素子は、信頼性をより高めるうえで好適である。

本発明に係る半導体素子において、第１層は、第２貫通孔の内周面より内側に位置する凹部の端が第２貫通孔の下端に比べて下方に位置している場合、バリアメタルの突出部と第２貫通孔内に設けられる部位との接触面積を大きくすることができるため、楔として機能するバリアメタルの突出部との機械的な接合強度を高めることができる。したがって、本構成の半導体素子は、信頼性をより高めるうえで好適である。

本発明に係る半導体素子において、導電層の第１層の主たる構成材料のイオン化傾向が第２層の主たる構成材料のイオン化傾向に比べて大きい場合、例えば凹部を化学反応により容易に形成し、その生産性を高めることができる。

本発明に係る実装構造体は、本発明に係る半導体素子を実装している。そのため、本実装構造体は、半導体素子の有する効果を享受することができる。したがって、本実装構造体では、信頼性を優れたものとすることができる。

図１（ａ）は、本発明の第１実施形態に係る半導体素子Ｘ１の一部を拡大して、その概略構成を表す断面図であり、（ｂ）は（ａ）の要部拡大断面図である。図２は、半導体素子Ｘ１の概略構成を表す平面図である。

半導体素子Ｘ１は、半導体基板１０、導電層２０、パッシベーション層３０、バリアメタル４０、ハンダバンプ５０、および金属間化合物層６０を有している。

半導体基板１０は、例えばシリコン（Ｓｉ）などの半導体材料により構成されており、その表面や内部には集積回路（図示せず）が設けられている。なお、半導体基板１０は、単層構成に限られず、複数層の積層構成であってもよい。

図３は、導電層２０の概略構成を表す拡大断面図である。

導電層２０は、例えば半導体基板１０の集積回路の接続用電極として機能するものであり、第１層２１および第２層２２を含んでなる。

第１層２１は、半導体基板１０上に設けられており、例えば該半導体基板１０の集積回路を構成する配線パターンと電気的に接続されている。この第１層２１は、環状の凹部２１aを有している。第１層２１の構成材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなどの金属材料が挙げられる。第１層２１の矢印ＡＢ方向における厚さは、例えば０．２［μｍ］〜２．０［μｍ］などに設定される。なお、本実施形態に係る導電層２０は、第１層２１の凹部２１ａが環状に形成されているが、このような形状に限られるものではない。

第２層２２は、第１層２１上に位置しており、後述の電池反応を半導体基板１０の平面方向に顕著に生じさせるためのものである。第２層２２の構成材料としては、第１層２１を主として構成する金属材料よりイオン化傾向の小さい材料が好ましく、例えば窒化チタン（ＴｉＮ）、チタン−タングステン合金（ＴｉＷ）などの金属材料が挙げられる。本実施形態の第２層２２は、第１層２１上に位置し且つ上面２２ａから下面２２ｂにかけて貫通する貫通孔２２ｃを有している。また、本実施形態の第２層２２の下には、第１層２１の凹部２１ａの一部が位置している。

パッシベーション層３０は、半導体素子Ｘ１の腐食を抑制する保護層として機能するものであり、貫通孔３０ａを除いて略全面にわたって形成されている。また、この貫通孔３０ａは、導電層２０上に位置し且つ上面から下面にかけて貫通しており、導電層２０の第２層２２の貫通孔２２ｃに連通している。貫通孔３０ａの平面視形状は、応力緩和の観点から略円形状としてもよいし、製造コストの観点からｎ角形状（ｎは４以上の自然数）としてもよい。パッシベーション層３０の構成材料としては、例えば窒化珪素や酸化珪素、ポリイミドなどの電気絶縁材料が挙げられる。本実施形態においてパッシベーション層３０は、導電層２０の一部（外周領域）も覆うように形成されている。

バリアメタル４０は、導電層２０の第１層２１上に設けられており、導電層２０の第１層２１に対して電気的に接続されている。本実施形態におけるバリアメタル４０は、パッシベーション層３０の貫通孔３０ａ内および導電層２０の第２層２２の貫通孔２２ｃ内に配置されており、第２層２２の下方において第２貫通孔２２ｃの内周面２２ｃ_１より外側に拡がる突出部４０ａを有している。この突出部４０ａは、導電層２０の第１層２１の凹部２１ａ内に位置しており、その最大突出長さＷがその矢印ＡＢ方向における最大厚みＤ１に比べて大きく形成されている。また、本実施形態において突出部４０ａは、第２層２２の下面に沿って拡がっている。尚、本実施形態におけるバリアメタル４０は、リンを含有するニッケル（Ｎｉ）の単層構造であり、その上面がパッシベーション層３０の上面より上方に位置するように形成されている。また、本実施形態におけるバリアメタル４０は、貫通孔３０ａ周縁のパッシベーション層３０上にも形成されている。なお、バリアメタル４０におけるリン含有率は５［ｗｔ％］〜９［ｗｔ％］（いわゆる、中リンニッケル）であり、その硬度はビッカース硬度で５００［ｈｖ］〜６００［ｈｖ］である。

また、本実施形態におけるバリアメタル４０のハンダバンプ５０側の表面部には、バリアメタル４０を構成するニッケルの一部がハンダバンプ５０側に拡散することにより生じるリンリッチ部位（リン含有率が１０［ｗｔ％］以上の部位）４０ｂがわずかに存在するように構成されている。なお、本発明に係るバリアメタル４０では、例えば他の部位よりリン含有率が相対的に大きいもののリン含有率が１０［ｗｔ％］に満たず、リンリッチ部位４０ｂが実質的に存在しない場合や、リンリッチ部位４０ｂが部分的に薄く形成される場合もある。

ハンダバンプ５０は、バリアメタル４０上に形成され、該バリアメタル４０に対して電気的に接続されている。ハンダバンプ５０の構成材料としては、導電性やバリアメタル４０に対する密着性の観点から、例えばＰｂ−Ｓｎ（錫）系ハンダなどのＰｂ含有ハンダや、Ｓｎ，Ａｇ，Ｃｕ，Ｂｉ（ビスマス），Ｉｎ（インジウム），Ｚｎ（亜鉛），Ｎｉ，Ｇｅ（ゲルマニウム），Ａｕなどの金属を含んでなるＰｂフリーハンダ、銀ろう、銅ろう、リン銅ろう、黄銅ろう、アルミろう、ニッケルろうなどが挙げられ、中でも、接合強度や耐環境性の観点からＰｂフリーハンダが特に好ましい。ここで、Ｐｂフリーハンダとは、鉛含有量が０．１０［ｗｔ％］以下のハンダを意味し、この値はＪＩＳ規格Ｚ３２８２：２００６やＩＳＯ／ＴＣ４４／ＳＣ１２で規定されているものである。

金属間化合物層６０は、ハンダバンプ５０とバリアメタル４０との間に位置し、ハンダバンプ５０を構成するハンダとバリアメタル４０を構成するニッケルとが拡散することにより形成される。この金属間化合物層６０の厚さは、例えば４．０［μｍ］以下の適切な接合を確保できる範囲で充分に小さく形成されている。なお、金属間化合物層６０の構成材料としては、例えば（Ｃｕ，Ｎｉ）_６Ｓｎ_５が挙げられる。

半導体素子Ｘ１は、半導体基板１０と、半導体基板１０上に設けられる導電層２０と、導電層２０上に貫通孔３０ａを有するパッシベーション層３０と、一部が貫通孔３０内に配置され且つ導電層２０上に設けられるバリアメタル４０と、バリアメタル４０に接合されるハンダバンプ５０と、を備え、導電層２０が、第１層２１と、第１層２１上に位置する第２層２２と、を含んでなり、第２層２２が貫通孔３０ａに連通する貫通孔２２ｃを有しており、バリアメタル４０が第２層２２の下方において貫通孔２２ｃの内周面２２ｃ_１より外側に拡がる突出部４０aを有している。そのため、半導体素子Ｘ１では、バリアメタル４０の突出部４０aが矢印ＡＢ方向に対する楔として作用する。したがって、半導体素子Ｘ１では、バリアメタル４０と導電層２０とが剥離するのを抑制し、信頼性を高めることができる。

半導体素子Ｘ１は、バリアメタル４０の突出部４０aにおける最大突出長さＷがその矢印ＡＢ方向における最大厚みＤ１に比べて大きいので、バリアメタル４０の突出部４０aにおける楔としての機能をより高めることができる。したがって、半導体素子Ｘ１では、信頼性をより高めるうえで好適である。

半導体素子Ｘ１は、第１層２１が貫通孔２２ｃに連通し且つ一部が第２層２２の下に位置する凹部２１ａを有しており、バリアメタル４０の突出部４０ａが、凹部２１ａ内にも位置しているので、バリアメタル４０と導電層２０の第１層２１との密着面積を大きくすることができるので、その密着力を向上することもでき、ひいては、信頼性を高めることができる。

半導体素子Ｘ１において、導電層２０の第１層２１の構成材料のイオン化傾向が第２層２２の構成材料のイオン化傾向に比べて大きいので、例えば第１層２１の凹部２１ａを化学反応により容易に形成し、その生産性を高めることができる。

以下に、本実施形態に係る半導体素子Ｘ１の製造方法について、図３〜図５を参照しつつ、説明する。なお、本実施形態では、導電層２０の第１層２１の構成材料としてアルミニウムを採用し、バリアメタル４０として無電解ニッケルめっき層を採用し、導電性部材としてハンダペーストＰを採用して説明を行う。

＜導電層形成工程＞
図４（ａ）に示すように、半導体基板１０上に、該半導体基板１０の集積回路を構成する配線パターン（図示せず）に対して電気的に接続するように導電層２０の第１層２１および第２層２２を形成する。具体的には、スパッタリングや蒸着などの成膜技術により異なる導電性材料からなる２層の導電膜を成膜した後、フォトリソグラフィなどの微細加工技術により該導電膜を所望のパターンに加工することによって、導電層２０が形成される。尚、本実施形態に係る製造方法では、導電層形成工程において導電層２０の第２層２２は、フォトリソグラフィの際に反射防止膜としても機能している。

＜パッシベーション層形成工程＞
図４（ｂ）に示すように、半導体基板１０および導電層２０上に位置し、上面と下面とを貫通する貫通孔３０ａを有するパッシベーション層３０を形成する。具体的には、スパッタリングや蒸着などの成膜技術により半導体基板１０および導電層２０の全体を覆うようにパッシベーション層３０を形成した後、フォトリソグラフィなどの微細加工技術によりパッシベーション層３０に貫通孔３０ａを形成して電極層２０の一部を露出させることによって、貫通孔３０ａを有するパッシベーション層３０が形成される。なお、本実施形態に係る製造方法では、貫通孔３０ａを形成する際に導電層２０の第２層２２の貫通孔２２ｃを併せて形成している。

＜残渣除去工程＞
図４（ｃ）に示すように、導電層２０およびパッシベーション層３０が形成された半導体基板１０に残留する無機残渣や有機残渣を、例えばウェットエッチングにより除去する。

具体的には、エッチング液中に所定時間浸漬することによって、各種残渣の除去が行われる。なお、無機残渣を除去するためのエッチング液としては、例えばフッ化水素、硫酸、および塩化水素を含有する溶液が挙げられ、有機残渣を除去するための溶液としては、例えばエタノール、イソプロピルアルコール、アセトンなどの溶液が挙げられる。なお、有機残渣の除去は、ウェットエッチングに代えてＯ_２アッシングなどにより行うこともできる。

＜水洗工程＞
図５（ａ）に示すように、残渣除去工程を経た半導体基板１０を水洗する。具体的には、残渣除去工程を経た半導体基板１０を、洗浄用水中に浸漬することによって水洗される。

＜ジンケート処理工程＞
図５（ｂ）に示すように、水洗工程を経た半導体基板１０にジンケート処理を施す。具体的には、水洗工程を経た半導体基板１０を、置換対象となる金属として亜鉛を含有するジンケート処理液中に所定時間浸漬し、貫通孔３０ａの下方に位置する導電層２０の第１層２１のアルミニウムを亜鉛と置換することによって、該第１層２１の表面に亜鉛膜２３が形成される。このとき、半導体基板１０の導電層２０の第１層２１は、電池作用によりアルミニウムの溶解が生じ、第１層２１に凹部２１ａが形成される。この電池作用は電荷の移動を伴うため、導電層２０の第２層２２の近傍で顕著に進行し、第２層２２の貫通孔２２ｃの下の領域に平面方向（矢印ＣＤ方向）に延びた凹部２１aが形成される。そのため、本実施形態に係る製造方法によると、凹部２１ａを平面方向に充分に延ばすことができるのである。なお、ジンケート処理は、所定膜厚の亜鉛膜２３が得られるまで繰り返し行ってもよい。

＜バリアメタル形成工程＞
図５（ｃ）に示すように、ジンケート処理が施された半導体基板１０の導電層２０上および凹部２１ａ上にバリアメタル４０としての無電解ニッケルメッキ層を形成する。具体的には、ジンケート処理が施された半導体基板１０を、無電解ニッケルめっき液中に所定時間浸漬し、導電層２０の表面に形成された亜鉛膜２３の亜鉛と無電解ニッケルめっき液中のニッケルとを置換することによって、該導電層２０上に無電解ニッケルメッキ層（バリアメタル４０）が形成される。なお、無電解ニッケルめっき液としては、例えば還元剤として次亜リン酸ナトリウムなどを含有するとともに、ニッケル塩として硫酸ニッケルや塩化ニッケルなどを含有する溶液が挙げられ、中でもニッケル塩として硫酸ニッケルを含有する溶液が半導体に対する影響を抑制する観点で好ましい。また、無電解ニッケルめっき液のｐＨ（ペーハー）値は、無電解ニッケルめっきをより効率的に行う観点から、アンモニアなどのｐＨ（ペーハー）調整剤により４〜５の範囲に調整するのが好ましい。

＜水洗工程＞
図５（ａ）と同様にして、バリアメタル形成工程を経た半導体基板１０を水洗する。具体的には、バリアメタル形成工程を経た半導体基板１０を、洗浄用水中に浸漬することによって水洗される。

＜導電性部材配置工程＞
図６（ａ）に示すように、水洗工程を経た半導体基板１０のバリアメタル４０上に、導電性部材としてハンダペーストＰを配置（もしくは塗布）する。具体的には、水洗工程を経た半導体基板１０におけるバリアメタル４０上に、スクリーン印刷などにより印刷することによって、ハンダペーストＰが配置される。ハンダペーストＰとしては、その融点が例えば１６０［℃］以上２３０［℃］以下の範囲のものが挙げられ、耐環境性の観点からＳｎ／３．０Ａｇ／０．５ＣｕなどのＰｂフリーハンダが好ましい。なお、ハンダペーストＰの融点としては、固相線温度の値を採用する。

＜バンプ形成工程＞
図６（ｂ）に示すように、導電性部材配置工程を経た半導体基板１０を、所定温度で加熱することによって、バリアメタル４０上にハンダバンプ５０を形成する。具体的には、ハンダペーストＰが塗布された半導体基板１０を、ヒータを備えるリフロー炉内に配置し、該ヒータにより例えば２４５［℃］以上の温度で加熱を行うことによって、略球状のハンダバンプ５０が形成される。

本実施形態に係る製造方法では、以上の工程を経て実施形態に係る半導体素子Ｘ１が製造される。

図７（ａ）は、本発明の第２実施形態に係る半導体素子Ｘ２の一部を拡大して、その概略構成を表す断面図であり、（ｂ）は（ａ）の要部拡大断面図である。

半導体素子Ｘ２は、半導体素子Ｘ１の導電層２０に代えて導電層２０Ａを有する点において、半導体素子Ｘ１と異なる。半導体素子Ｘ２の他の構成については、半導体素子Ｘ１に関して上述したのと同様である。

導電層２０Ａは、第１層２１Ａを有する点において、導電層２０と異なる。導電層２０Ａの他の構成については、導電層２０に関して上述したのと同様である。

第１層２１Ａは、貫通孔２２ｃの内周面２２ｃ_１より内側に位置する凹部２１ａの端２１ａ_１が貫通孔２２ｃの下端２２ｃ_２に比べて矢印ＡＢ方向において下方に位置している点において、第１層２１と異なる。第１層２１Ａの他の構成については、第１層２１に関して上述したのと同様である。また、本実施形態の第１層２１Ａは、凹部２１Ａａで囲まれた部位２１Ａｂの矢印ＡＢ方向における厚みＤ３が凹部２１Ａａの周囲の部位２１Ａｃの矢印ＡＢ方向における厚みＤ４に比べて小さいく形成されている。

半導体素子Ｘ２において、第１層２１が、貫通孔２２ｃの内周面２２ｃ_１より内側に位置する凹部２１ａの端２１ａ_１が貫通孔２２ｃの下端２２ｃ_２に比べて矢印ＡＢ方向において下方に位置しているので、バリアメタル４０の突出部４０ａと貫通孔２２ｃ内に位置する部位との接触面積を大きくすることができるため、楔として機能するバリアメタル４０の突出部４０ａとの機械的な接合強度を高めることができる。したがって、半導体素子Ｘ２は、信頼性をより高めるうえで好適である。

図８は、本発明に係る半導体素子Ｘ１を実装する実装構造体Ｙの概略構成を表す断面図である。実装構造体Ｙは、半導体素子Ｘ１、回路基板７０などを備えている。なお、本実施形態では半導体素子Ｘ１を採用して説明するが、半導体素子Ｘ２に置き換えてもよい。

回路基板７０は、基板７１、配線７２、機能素子（図示せず）を有している。

基板７１は、配線７２の支持母材として機能するものである。

配線７２は、図示しない機能素子に電気的に接続するためのものであり、基板７１上に形成され、端部にパッド部７２ａが設けられている。このパッド部７３にハンダバンプ５０を介して半導体素子Ｘ１が実装されている。配線７２の形成材料としては、例えばＡｌ、Ｃｕ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなどの金属材料が挙げられる。

実装構造体Ｙは、半導体素子Ｘ１を実装しているので、半導体素子Ｘ１の有する効果を享受することができるのである。したがって、実装構造体では、信頼性を優れたものとすることができるのである。

以上、本発明の具体的な実施形態を示したが、本発明はこれに限定されるものではなく、発明の思想から逸脱しない範囲内で種々の変更が可能である。

本実施形態に係る半導体素子Ｘ１において、導電層２０の第１層２１の凹部２１ａと、第２層２２と、の間に第１層２１の一部が配置されていても良い。

本実施形態に係る導電層２０は、第２層２２の下面２２ｂと貫通孔２２ｃの内周面２２ｃ_１との間に角部があるが、このような構造に限るものではなく、この角部に面取り面を有していても良い。この場合、バリアメタル４０の突出部４０ａと貫通孔２２ｃ内に設けられたバリアメタル４０の一部との接合部位に加わる応力を緩和することができるので、信頼性をより高めることができるのである。

本発明の第１の実施形態に係る半導体素子Ｘ１の概略構成を表す要部断面図およびその拡大図である。 図１に示す半導体素子Ｘ１の概略構成を表す平面視図である。 本実施形態に係る導電層２０の概略構成を表す拡大断面図である。 図１に示す半導体素子Ｘ１の製造方法の一連の工程を表す要部断面図である。 図４の続きの工程を表す要部断面図である。 図５の続きの工程を表す要部断面図である。 本発明の第２の実施形態に係る半導体素子Ｘ２の概略構成を表す要部拡大断面図である。 本発明に係る実装構造体Ｙの概略構成を表す要部断面図である。

符号の説明

Ｘ１，Ｘ２ 半導体素子
Ｙ 実装構造体
Ｐ ハンダペースト（導電性部材）
１０ 半導体基板（基板）
２０，２０Ａ 導電層
２１，２１Ａ 第１層
２１ａ、２１Ａａ 凹部
２２ 第２層
２２ｃ 貫通孔（第２貫通孔）
２３ 亜鉛膜
３０ パッシベーション層（保護層）
３０ａ 貫通孔（第１貫通孔）
４０ バリアメタル
５０ ハンダバンプ（導電性バンプ）
６０ 金属間化合物層
７０ 回路基板
７１ 基板
７２ 回路パターン
７３ パッド部

Claims (7)

1. 基板と、該基板上に設けられる導電層と、該導電層上に第１貫通孔を有する保護層と、少なくとも一部が前記第１貫通孔内に配置され且つ前記導電層上に設けられるバリアメタルと、該バリアメタルに接合される導電性バンプと、を備え、
   前記導電層は、第１層と、該第１層上に位置する第２層と、を含んでなり、
   前記第２層は、前記第１貫通孔に連通する第２貫通孔を有しており、
   前記バリアメタルは、前記第２層の下方において前記第２貫通孔の内周面より外側に拡がる突出部を有していることを特徴とする、半導体素子。
2. 前記バリアメタルの前記突出部は、最大突出長さが最大厚みに比べて大きいことを特徴とする、請求項１に記載の半導体素子。
3. 前記第１層は、前記第２貫通孔に連通し且つ一部が前記第２層の下に位置する凹部を有しており、
   前記バリアメタルの前記突出部は、前記凹部内に位置していることを特徴とする、請求項１または２に記載の半導体素子。
4. 前記第１層は、前記第２貫通孔の内周面より内側に位置する前記凹部の端が前記第２貫通孔の下端に比べて下方に位置していることを特徴とする、請求項３に記載の半導体素子。
5. 前記第１層の主たる構成材料のイオン化傾向は、前記第２層の主たる構成材料のイオン化傾向に比べて大きいことを特徴とする、請求項１から４のいずれかに記載の半導体素子。
6. 前記第１層はアルミニウムを含んでなり、前記第２層はチタンを含んでなることを特徴とする、請求項５に記載の半導体素子。
7. パッド部を有した配線が設けられている基体と、該基板上に実装される請求項１から６のいずれかに記載の半導体素子と、を備え、前記半導体素子の前記導電性バンプを介して前記パッド部に接続してなることを特徴とする、実装構造体。

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