JP2009099054A - 半導体集積回路及びデバッグモード決定方法 - Google Patents
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Abstract
【解決手段】デバッグモードを指定するデバッグ信号を入力する端子と、電源投入時にリセット信号を生成するリセット回路と、デバッグ信号及びリセット信号に基づいてデバッグモードに移行させる制御信号を出力するデバッグモード制御回路とを有し、デバッグモード制御回路は、デバック信号をラッチして第1の信号を生成するラッチ回路と、許可コードが書き込まれると第2の信号を生成するレジスタ回路とを含み、第1の信号と第2の信号に基づいて前記制御信号を生成するように構成する。
【選択図】図8
Description
を有し、前記デバッグモード制御回路は、前記デバック信号をラッチして第1の信号を生成するラッチ回路と、許可コードが書き込まれると第2の信号を生成するレジスタ回路とを含み、前記第1の信号と前記第2の信号に基づいて前記制御信号が生成されることを特徴とする半導体集積回路によって達成できる。
次に、図8におけるデバッグモード制御を説明する。デバッグ有効モード又はデバッグ無効モードの指定と、パワーオンリセットが正常に発生する場合又はパワーオンリセットが正常に発生しない場合の組み合わせにより、次の4つのケースが考えられる。
〔2〕デバッグ有効モードを指定し、パワーオンリセットが正常に発生するケース。
(付記1)
デバッグモードを指定するデバッグ信号を入力する端子と、
電源投入時にリセット信号を生成するリセット回路と、
前記デバッグ信号及び前記リセット信号に基づいて前記デバッグモードに移行させる制御信号を出力するデバッグモード制御回路と
を有し、
前記デバッグモード制御回路は、
前記デバック信号をラッチして第1の信号を生成するラッチ回路と、
許可コードが書き込まれると第2の信号を生成するレジスタ回路と
を含み、
前記第1の信号と前記第2の信号に基づいて前記制御信号が生成される
ことを特徴とする半導体集積回路。
(付記2)
前記端子にデバッグ信号が入力されず、電源投入時に前記リセット回路によりリセット信号が生成された場合は、
前記第1の信号及び前記第2の信号は共に無効で、前記デバッグモード制御回路は前記制御信号を出力しない
ことを特徴とする付記1記載の半導体集積回路。
(付記3)
前記端子にデバッグ信号が入力され、電源投入時に前記リセット回路によりリセット信号が生成された場合は、
前記第1の信号が有効となり、前記レジスタ回路に前記許可コードが書き込まれることにより前記デバックモード制御回路が前記制御信号を出力する
ことを特徴とする付記1記載の半導体集積回路。
(付記4)
前記端子にデバッグ信号が入力されず、電源投入時に前記リセット回路によりリセット信号が生成されなかった場合は、
前記第1の信号及び前記第2の信号は共に無効で、前記デバッグモード制御回路は前記制御信号を出力しない
ことを特徴とする付記1記載の半導体集積回路。
(付記5)
前記端子にデバッグ信号が入力され、電源投入時に前記リセット回路によりリセット信号が生成されなかった場合は、
前記第2の信号は無効で、前記デバッグモード制御回路は前記制御信号を出力しない
ことを特徴とする付記1記載の半導体集積回路。
(付記6)
前記ラッチ回路は、前記半導体集積回路をリセットする前記リセット信号が発生している期間に前記端子に入力されるデバッグ信号の信号レベルをラッチする
ことを特徴とする付記1記載の半導体集積回路。
(付記7)
前記デバッグモードが決まった後、デバッグ無効モードでは前記半導体集積回路のリセット解除後にユーザプログラムを実行し、デバッグ有効モードでは前記リセット解除後にデバッグ専用プログラムを実行するCPUを更に有する
ことを特徴とする付記1記載の半導体集積回路。
(付記8)
前記端子は、単一の端子からなる
ことを特徴とする付記1記載の半導体集積回路。
(付記9)
パワーオンリセット発生時のモード端子の入力信号レベルにより決まる第1段階のモードと、
前記第1段階のモードが特定モードの場合に、アクセス可能なモードレジスタにデバッグモードを許可するコードを書き込むことで決まる第2段階のモードと
を有し、
前記の第1段階のモードと前記の第2段階のモードの2段階によってデバッグモードが制御されることを特徴とするデバックモード決定方法。
(付記10)
前記第2段階において、前記モードレジスタに書き込んだモードを許可するコードが、モードを許可しないコードに書き換えられるまで、前記特定モードを継続する
ことを特徴とする付記9記載のデバックモード決定方法。
(付記11)
前記第2段階で前記モードレジスタに書き込むモードを許可する複数のコードを設け、前記の複数コードの全コードで特定モードを継続し、各コードでデバッグモードにおける動作を規定するサブモードを設定する
ことを特徴とする付記9記載のデバックモード決定方法。
(付記12)
前記サブモードは、前記モード端子の通信データレートを規定することを特徴とする付記11記載のデバックモード決定方法。
(付記13)
前記モード端子は、単一の端子からなる
ことを特徴とする付記9記載のデバッグモード決定方法。
2 外部デバッグ装置
3 ホストコンピュータ
11 CPU
12,12B,12C,12D デバッグ回路
16 パワーオンリセット回路
17 リセット制御回路
18 デバッグ端子
31 デバッガソフトウェア
122−1,122−2,122−3 デバッグモード制御回路
Claims (10)
- デバッグモードを指定するデバッグ信号を入力する端子と、
電源投入時にリセット信号を生成するリセット回路と、
前記デバッグ信号及び前記リセット信号に基づいて前記デバッグモードに移行させる制御信号を出力するデバッグモード制御回路と
を有し、
前記デバッグモード制御回路は、
前記デバック信号をラッチして第1の信号を生成するラッチ回路と、
許可コードが書き込まれると第2の信号を生成するレジスタ回路と
を含み、
前記第1の信号と前記第2の信号に基づいて前記制御信号が生成される
ことを特徴とする半導体集積回路。 - 前記端子にデバッグ信号が入力されず、電源投入時に前記リセット回路によりリセット信号が生成された場合は、
前記第1の信号及び前記第2の信号は共に無効で、前記デバッグモード制御回路は前記制御信号を出力しない
ことを特徴とする請求項1記載の半導体集積回路。 - 前記端子にデバッグ信号が入力され、電源投入時に前記リセット回路によりリセット信号が生成された場合は、
前記第1の信号が有効となり、前記レジスタ回路に前記許可コードが書き込まれることにより前記デバックモード制御回路が前記制御信号を出力する
ことを特徴とする請求項1記載の半導体集積回路。 - 前記端子にデバッグ信号が入力されず、電源投入時に前記リセット回路によりリセット信号が生成されなかった場合は、
前記第1の信号及び前記第2の信号は共に無効で、前記デバッグモード制御回路は前記制御信号を出力しない
ことを特徴とする請求項1記載の半導体集積回路。 - 前記端子にデバッグ信号が入力され、電源投入時に前記リセット回路によりリセット信号が生成されなかった場合は、
前記第2の信号は無効で、前記デバッグモード制御回路は前記制御信号を出力しない
ことを特徴とする請求項1記載の半導体集積回路。 - パワーオンリセット発生時のモード端子の入力信号レベルにより決まる第1段階のモードと、
前記第1段階のモードが特定モードの場合に、アクセス可能なモードレジスタにデバッグモードを許可するコードを書き込むことで決まる第2段階のモードと
を有し、
前記の第1段階のモードと前記の第2段階のモードの2段階によってデバッグモード制御されることを特徴とするデバックモード決定方法。 - 前記第2段階において、前記モードレジスタに書き込んだモードを許可するコードが、モードを許可しないコードに書き換えられるまで、前記特定モードを継続する
ことを特徴とする請求項6記載のデバックモード決定方法。 - 前記第2段階で前記モードレジスタに書き込むモードを許可する複数のコードを設け、前記の複数コードの全コードで特定モードを継続し、各コードでデバッグモードにおける動作を規定するサブモードを設定する
ことを特徴とする請求項6記載のデバックモード決定方法。 - 前記サブモードは、前記モード端子の通信データレートを規定することを特徴とする請求項8記載のデバックモード決定方法。
- 前記モード端子は、単一の端子からなる
ことを特徴とする付記9記載のデバッグモード決定方法。
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