JP2009076664A - 静電気放電保護回路 - Google Patents
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Abstract
【課題】NチャネルMOSトランジスタで構成される被保護回路を静電気放電現象から保護する静電気放電保護回路を提供する。
【解決手段】電源端子側に接続されるNチャネルMOSトランジスタを有する内部回路を保護する静電気放電保護回路であって,電源端子に静電気放電が発生したときに検出パルスを生成する静電気放電検出回路と,電源端子と内部回路のNチャネルMOSトランジスタとの間に設けられ検出パルスに応答してソースドレイン間が遮断されるPチャネルMOSトランジスタを有する静電気ブロック回路とを有する。さらに,静電気ブロック回路とグランド端子との間に設けられ検出パルスに応答して導通する静電気放電通過回路を有する。電源端子に静電気放電が発生したとき,その静電気放電に伴う電荷を前記静電気ブロック回路が遮断して,内部回路のNチャネルMOSトランジスタに流入することを防止することができる。
【選択図】図4
【解決手段】電源端子側に接続されるNチャネルMOSトランジスタを有する内部回路を保護する静電気放電保護回路であって,電源端子に静電気放電が発生したときに検出パルスを生成する静電気放電検出回路と,電源端子と内部回路のNチャネルMOSトランジスタとの間に設けられ検出パルスに応答してソースドレイン間が遮断されるPチャネルMOSトランジスタを有する静電気ブロック回路とを有する。さらに,静電気ブロック回路とグランド端子との間に設けられ検出パルスに応答して導通する静電気放電通過回路を有する。電源端子に静電気放電が発生したとき,その静電気放電に伴う電荷を前記静電気ブロック回路が遮断して,内部回路のNチャネルMOSトランジスタに流入することを防止することができる。
【選択図】図4
Description
本発明は,静電気放電保護回路に関し,特に,NチャネルMOSトランジスタで構成される被保護回路を静電気放電現象から保護する静電気放電保護回路に関する。
MOSトランジスタで構成される集積回路は,静電気放電(ESD:Electrostatic Discharge)から内部回路を保護するために静電気放電保護回路を有する。一般的な静電気放電保護回路は,電源端子とグランド端子間または入力端子と電源端子やグランド端子間に通常動作状態の電圧では逆方向になるダイオードを設け,それらの端子に静電気放電が発生した場合に,ダイオードを導通させて静電気による電荷を流して内部回路の破壊を防止する。
図1は,従来のダイオードによる静電気放電保護回路の例を示す図である。いずれも,被保護回路である内部回路は,PチャネルトランジスタQ1とNチャネルトランジスタQ2とからなるCMOS回路である。そして,CMOS回路の電源VDD,入力端子IN,グランドGNDとの間に,ダイオードD1,D2が設けられている。図1(1)は入力端子INにESDが発生した場合の電荷が流れる経路を破線で示している。図1(2)は電源端子VDDにESDが発生した場合の電荷が流れる経路を破線で示している。そして,図1(3)はグランド端子GNDにESDが発生した場合の電荷が流れる経路を破線で示している。
また,特許文献1では,電源端子に発生したESDによる大量の電荷をグランド端子に流すために,静電気放電の発生を検出して短い制御パルスを発生するESD検出回路と,電源端子とグランド端子間に設けられ制御パルスにより導通するクランプ用のMOSトランジスタとを有する。MOSトランジスタのゲートに制御パルスが印加されると,MOSトランジスタの横方向バイポーラトランジスタが導通して大量の電荷をグランド端子に流す。
図2は,特許文献1の静電気放電保護回路を示す図である。この保護回路は,抵抗R1,容量C1,PチャネルMOSトランジスタQ10,抵抗R10とにより制御パルスを生成するESD検出回路を構成し,抵抗R11とNチャネルMOSトランジスタQ11とで電源クランプ回路を構成する。これらの回路により,電源端子VDDに発生した正のESDの電荷を電源端子VDDからグランド端子GNDに流すことができる。また,グランド端子GNDと電源端子VDDの方向のESD電荷対策のためにダイオードD10が設けられる。
この回路では,通常動作状態ではノードn1がHレベルになりトランジスタQ10はオフ状態にあり,ノードn2がLレベルになりクランプ用トランジスタQ11はオフ状態にある。電源端子VDDに正のESDが発生すると,ノードn1は抵抗R1とキャパシタC1との時定数により上昇するので,短時間の間はLレベルを維持する。それにより,PチャネルトランジスタQ10が短時間の間導通し,ノードn2をHレベルに引き上げる。これが制御パルスである。その結果,クランプ用NチャネルトランジスタQ11の寄生ラテラルバイポーラトランジスタが導通し,矢印方向に大量の電荷を流す。これにより,内部回路1が破壊されることが防止される。
特開2005−235947号公報
近年のアナログ回路などにおいて,従来のCMOS回路からNチャネルMOSトランジスタによる回路に移行する傾向がある。CMOS回路の場合,省電力化が可能ではあるが,Pチャネルトランジスタの特性がNチャネルトランジスタの特性より劣るという潜在的な問題があり,NチャネルMOSトランジスタにより内部回路を構成することで,より高い特性要求に応えることができるからである。
NチャネルMOSトランジスタにより内部回路が構成されると,ESDが発生したときに大量の電荷が内部回路内に貫通電流として流れることが予想される。よって,図1,2などのESD保護回路を設けただけでは十分な保護機能を期待することができない。
そこで,本発明の目的は,NチャネルMOSトランジスタで構成される被保護回路を静電気放電現象から保護する静電気放電保護回路を提供することにある。
上記の目的を達成するために,本発明の第1の側面によれば,電源端子側に接続されるNチャネルMOSトランジスタを有する内部回路を保護する静電気放電保護回路であって,電源端子に静電気放電が発生したときに検出パルスを生成する静電気放電検出回路と,電源端子と内部回路のNチャネルMOSトランジスタとの間に設けられ検出パルスに応答してソースドレイン間が遮断されるPチャネルMOSトランジスタを有する静電気ブロック回路とを有する。さらに,静電気ブロック回路とグランド端子との間に設けられ検出パルスに応答して導通する静電気放電通過回路を有する。電源端子に静電気放電が発生したとき,その静電気放電に伴う電荷を前記静電気ブロック回路が遮断して,内部回路のNチャネルMOSトランジスタに流入することを防止することができる。
以下,図面にしたがって本発明の実施の形態について説明する。但し,本発明の技術的範囲はこれらの実施の形態に限定されず,特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図3は,NチャネルMOSトランジスタで構成される内部回路の一例を示す図である。図3(1)の内部回路は,入力信号IP,IMがゲートに供給されソースが共通に電流源トランジスタQ24に接続された1対のNチャネルMOSトランジスタQ22,Q23と,負荷回路を構成するNチャネルMOSトランジスタQ20,Q21とを有し,出力端子OM,OPから差動出力信号を出力する差動増幅器である。電流源トランジスタQ24のゲートにはバイアス電圧Vbが印加されている。
かかる内部回路は,電源端子VDD側にNチャネルMOSトランジスタQ20,Q21が設けられている。これらのNMOSトランジスタQ20,Q21は,図3(2)の断面図に示されるとおり,そのゲートGとドレインDとが電源端子VDDに接続され,ソースSがトランジスタQ22,Q23のドレインに接続される。そして,NMOSトランジスタQ20,Q21のチャネル領域を構成するP型基板P−sub(またはP型ウエル領域)は,バックゲートバイアスとしてグランド端子GNDに接続される。
電源VDD側に接続されたNMOSトランジスタQ20,Q21は,図3(2)の断面図の構造を有するので,電源端子VDDにESDが発生すると,ゲートGとチャネルP−subとの間と,ドレインDとチャネルP−subとの間とに大きな電圧が印加される。ゲート酸化膜は,トランジスタの微細化に伴いより薄くなる傾向にあり,数V程度で破壊される。一方,ドレインDとチャネルP−subとの間のPN接合は,ESDの発生により逆バイアス状態になり,PN接合に逆方向電流が流れて接合部分の温度が上昇し,その温度上昇により逆方向電流が増大し更に温度が上昇するといった繰り返し現象により,熱によりPN接合が破壊される。
上記のように,図3(1)の内部回路では,その前段に図1や図2の保護回路が設けられていたとしても,その保護回路により電荷が吸収されるまでの短時間の間に,電源端子VDDに高い電圧が印加される。この短時間であっても高い電圧の発生は,図3(1)のように電源側に設けられたNMOSトランジスタを破壊に至らしめる。
図4は,本実施の形態におけるESD保護回路の概略構成図である。図4において,内部回路1は,図3(1)の内部回路と同じであり,NMOSトランジスタQ20〜Q23で構成される。そして,ESD保護回路は,電源端子VDDにESDが発生したときに検出パルスP11を生成する静電気放電検出回路11と,電源端子VDDと内部回路1のNチャネルMOSトランジスタQ20,Q21との間に設けられ検出パルスP11に応答してソースドレイン間が遮断されるPチャネルMOSトランジスタを有する静電気ブロック回路12と,静電気ブロック回路12とグランド端子GNDとの間に設けられ検出パルスP11に応答して導通する静電気放電通過回路13とを有する。望ましくは,電源端子VDDとグランド端子GNDとの間には,図1,2の保護回路のようにESDの電荷を通過させる電荷通過回路を有する。つまり,電荷通過回路によりESDによる大量の電荷を吸収させるが,吸収されるまでの短時間の高い電圧による破壊を防止するために,ESDブロック回路12により電荷を遮断して被保護回路である内部回路1に電荷が流れないようにする。
図5は,本実施の形態におけるESD保護回路の具体的回路図である。図5に示されるとおり,ESD検出回路11は,電源端子VDDとグランド端子GNDとの間に直列に接続されたインピーダンス素子R30とキャパシタ素子C31と,それらの接続ノードn34を入力するPMOSトランジスタQ32とNMOSトランジスタQ33とからなるCMOSインバータとを有し,出力端子n35に検出パルスを生成する。
また,ESDブロック回路12は,ソースが電源端子VDDに接続され,ドレインが内部回路1のNMOSトランジスタQ20,Q21のドレインに接続され,ゲートがESD検出回路11の出力端子n35に接続されたPMOSトランジスタQ40,Q41を有する。
そして,ESD通過回路13は,ESDブロック回路12のPMOSトランジスタQ40,Q41のドレイン端子n40,n41とグランド端子GNDとの間に設けられ,ゲートがESD検出回路11の出力端子n35に接続されたNMOSトランジスタQ50,Q51を有する。
通常動作状態では,キャパシタ素子C31が充電されノードn34はHレベルにあるので,ESD検出回路11の出力端子n35はLレベルになっている。よって,ESDブロック回路12のPMOSトランジスタQ40,Q41は,共に導通状態であり,電源端子VDDが電圧降下することなく内部回路1のNMOSトランジスタに供給される。
そして,電源端子VDDにESDが発生すると,インピーダンス素子R30とキャパシタ素子C31の時定数に対応する短時間の間だけノードn34の電位に対してPMOSトランジスタQ32のソースの電源端子VDDの電位が高くなり,トランジスタQ32が導通し,出力端子n35がHレベルになる。そして,インピーダンス素子R30とキャパシタ素子C31との時定数にしたがう時間後に,ノードn34は電源端子VDDと同じレベルに上昇し,PMOSトランジスタQ32は非導通状態に戻る。この出力端子n35に発生する短時間のHレベルがESD検出パルスである。
出力端子n35のESD検出パルスに応答して,ESDブロック回路1のPMOSトランジスタQ40,Q41は非導通状態にされる。そのため,電源端子VDDからのESDによる電荷が内部回路1のNMOSトランジスタQ20,Q21に流れるのが防止され,破壊から保護される。
図6は,図5のESDブロック回路12のPMOSトランジスタQ40,Q41と,ESD通過回路13のNMOSトランジスタQ50,Q51との断面構造図である。ESDブロック回路12のPMOSトランジスタQ40,Q41は,ゲートG1とソースS1とチャネルを構成するN型基板N−sub(またはN型ウエル領域)とが電源端子VDDに接続され,ドレインD1が,ESD通過回路13のNMOSトランジスタQ50,Q51のドレインD2に接続されている。
このように,ESDブロック回路12のPMOSトランジスタQ40,Q41は,ゲートG1とソースS1とチャネルを構成するN型基板N−subとが共に電源端子VDDに接続されているので,電源端子VDDにESDが発生しても,ゲートG1とチャネルN−subとの間,ソースS1とチャネルN−subとの間には電位差が生じない。つまり,ゲート絶縁膜とソースとチャネル間のPN接合には電位差が発生せず,図3で示したNMOSトランジスタのような破壊がない。ただし,チャネルN−subとドレインD1との間のPN接合には,大きな電圧が逆バイアスとして印加され,逆方向電流が発生する。
そこで,ESD通過回路13のNMOSトランジスタQ50,Q51は,ESD検出パルスに応答して一次的に導通し,上記のPMOSトランジスタQ40,Q41のチャネルN−subとドレインD1との間のPN接合に発生する逆方向電流を通過させ,グランド端子GNDに逃がす。しかも,この逆方向電流が流れる時に,NMOSトランジスタQ50,Q51のON抵抗によりノードn40,n41の電位が上昇し,逆方向電流は現象することが予測される。
つまり,ESDブロック回路12のPMOSトランジスタQ40,Q41は,電源端子VDDに発生したESDの電荷を有効に遮断し,内部回路1側に大電流が流れることを防止することができる。そして,PMOSトランジスタQ40,Q41自身は,NMOSトランジスタと異なり,ESDによる破壊を受けにくい接続関係になっている。
以上のように,本実施の形態におけるESD保護回路は,電源側にNMOSトランジスタを有する内部回路1の当該NMOSトランジスタと電源端子との間に,PMOSトランジスタからなるESDブロック回路を設け,ESD発生時に生成されるESD検出パルスによりESDブロック回路のPMOSトランジスタを一次的に非導通に制御することで,内部回路への電荷の流入を抑制することができ,内部回路のESD破壊を防止することができる。
図7は,本実施の形態におけるESD保護回路の全体構成例である。図4,5で説明したESDブロック回路12とESD検出回路11とESD通過回路13に加えて,電源端子VDDとグランド端子GNDとの間に,図2で示した保護回路2を設ける。この保護回路2は,電源VDDにESDが発生するとその電荷をグランド端子GND側に通過させる電荷通過回路である。この電荷通過回路2により,ESDによる電荷は電源端子VDDからグランド端子GND側に流れるので,電源端子VDDの高い電位状態は短時間で低減される。そして,たとえ電源端子VDDの電位が短期間の間高くなったとしても,内部回路1と電源端子VDDとの間にESDブロック回路12を設けたことで,内部回路1への電荷の流入を防止することができ,内部回路1をより信頼性高く保護することができる。
電荷通過回路2として,図7以外の構成の回路も採用可能である。電荷通過回路2として,図1に示した保護回路を採用しても同様の作用効果が期待できる。
図8は,本実施の形態のESD保護回路のシミュレーション構成図である。また,図9,10は,そのシミュレーション結果を示す図である。図8のESD発生ユニット100が,被シミュレーションユニット200に接続されている。被シミュレーションユニット200は,図7と同じ回路であり,電荷通過回路2とESD保護回路10(11,12,13を有する)とで,内部回路1を保護している。
ESD発生ユニット100は,一般的な規格により規定されており,電圧源Vと容量素子Cesdと抵抗素子ResdとスイッチSW1と,抵抗素子Resdとで構成される。電圧源Vは,マシンモデル用の200Vとヒューマンボディモデル用の1.2kVのいずれかを生成することができる。また,抵抗素子Resdは,マシンモデル用の0オームとヒューマンボディモデル用の1.5kオームとにすることができる。ESd発生ユニット100では,スイッチSW1が左側に接続されたときに,電圧源Vから容量素子Vesdが充電され,充電終了後にスイッチSW1が右側に切り換えられる。このスイッチの切換により,被シミュレーションユニット200の電源端子VDDには,ピーク状の高電圧が印加され,その電圧は抵抗素子Resdと容量素子Cesdとの時定数により減衰する。
図9は,マシンモデルでシミュレーションした結果を示す。図9(1)は,ESD保護回路10が設けられていない被シミュレーションユニット200の場合の電源VDDの波形図である。短時間t1の高いピーク電圧(約200V)が発生している。図9(2)は,ESD保護回路10が設けられた被シミュレーションユニット200の場合の電源VDDの波形図である。図9(1)と同等の高いピーク電圧が発生している。そして,図9(3)は,ESD保護回路10のノードn40,n41の電圧波形である。いずれもピーク電圧が15〜20V程度に低下していることが分かる。つまり,ESDブロック回路12により電荷の流入がブロックされ,ノードn40,n41の上昇が抑制されている。これにより,内部回路1はマシンモデルのESDから有効に保護される。
図10は,ヒューマンボディモデルでシミュレーションした結果を示す。図10(1)(2)(3)は図9(1)(2)(3)に対応する。ヒューマンボディモデルHBMの場合は,抵抗素子Resdが1.5kオームと高いので,スイッチSW1を右側に切り換えてもその抵抗素子Resdによる電圧降下で電源端子VDDの電位は20〜25V程度と低く,また電荷量は大きいのでその電位の低下は緩慢である。つまり,図10(1)(2)に示すとおり,比較的長い期間t2を有する低いピーク電圧が電源端子VDDに発生する。そして,本実施の形態のESD保護回路10を設けた場合,ノードn40,n41の電圧波形は,図10(3)に示すとおり,200mV程度で極めて短い電圧ピークになっている。つまり,内部回路1はニューマンボディモデルのESDからも有効に保護されることが理解できる。
以上の通り,本実施の形態のESD保護回路を設けることで内部回路をESDによる破壊から有効に保護することができる。
VDD:電源端子 GND:グランド端子
11:ESD検出回路 12:ESDブロック回路
131:ESD通過回路 1:内部回路
11:ESD検出回路 12:ESDブロック回路
131:ESD通過回路 1:内部回路
Claims (5)
- 電源端子側に接続されるNチャネルMOSトランジスタを有する内部回路を保護する静電気放電保護回路において,
前記電源端子に静電気放電が発生したときに検出パルスを生成する静電気放電検出回路と,
前記電源端子と前記内部回路のNチャネルMOSトランジスタとの間に設けられ前記検出パルスに応答してソースドレイン間が遮断されるPチャネルMOSトランジスタを有する静電気ブロック回路と,
前記静電気ブロック回路とグランド端子との間に設けられ前記検出パルスに応答して導通する静電気放電通過回路とを有する静電気放電保護回路。 - 請求項1において,
前記静電気ブロック回路のPチャネルMOSトランジスタは,ゲートに前記検出パルスが印加され,ソースが前記電源端子に接続され,ドレインが前記内部回路のNチャネルMOSトランジスタに接続され,チャネルが前記電源端子に接続されている静電気放電保護回路。 - 請求項1において,
前記静電気放電検出回路は,前記電源端子とグランド端子間に直列に設けられたインピーダンス素子と容量素子と,前記インピーダンス素子と容量素子との接続点を入力とするCMOSインバータとを有し,前記CMOSインバータの出力に前記検出パルスが生成される静電気放電保護回路。 - 請求項2において,
前記静電気通過回路は,前記静電気ブロック回路のPチャネルMOSトランジスタのドレインにドレインが接続され,前記検出パルスがゲートに供給されるNチャネルMOSトランジスタを有する静電気放電保護回路。 - 請求項1において,
さらに,前記電源端子とグランド端子との間に設けられ,前記電源端子またはグランド端子に静電気放電が発生したときにその電荷を前記グランド端子または電源端子に流す電荷通過回路を有する静電気放電保護回路。
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JP2007244042A JP2009076664A (ja) | 2007-09-20 | 2007-09-20 | 静電気放電保護回路 |
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CN114649803A (zh) * | 2022-02-22 | 2022-06-21 | 北京大学 | 电源钳位静电放电保护电路 |
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2007
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