JP2009050080A - スナバ回路 - Google Patents

Abstract

【課題】最小限の部品でスナバ回路を構成し、電力変換装置の小形化、低コスト化を図ることのできるスナバ回路を提供する。
【解決手段】スナバダイオードと逆並列にエミッタ端子およびコレクタ端子を接続したトランジスタと、このトランジスタのベース端子とスナバ抵抗器の一方の端子が接続されたスイッチング素子の一端との間に介装されて、該トランジスタのベース電流を規制するベース抵抗器とを備え、トランジスタは、スナバコンデンサの放電時間よりも長く、かつスイッチング素子の通常運転時に印加される電圧パルス印加時間よりも短い蓄積時間を有する。
【選択図】図１

Description

本発明はスナバ回路に係り、特にスイッチング電源等に用いられるスイッチング素子またはダイオード等の半導体素子に印加されるサージ電圧を抑制するに最適なスナバ回路に関する。

従来、入力された直流電圧を半導体スイッチング素子によりスイッチングし、異なる直流電圧に変換して出力する直流コンバータ（ＤＣ−ＤＣコンバータ）がある。このＤＣ−ＤＣコンバータの一種としては、一次側（電源側）と二次側（負荷側）とが変圧器によって絶縁された絶縁型ＤＣ−ＤＣコンバータが知られている（例えば、特許文献１を参照）。
図８には、半導体スイッチング素子にＭＯＳＦＥＴを用いて構成した絶縁型ＤＣ−ＤＣコンバータの一例を示す。この絶縁型ＤＣ−ＤＣコンバータ（以下、ＤＣ−ＤＣコンバータと称する）は、２つのＭＯＳＦＥＴのうち、一方のＭＯＳＦＥＴ（Ｑ１またはＱ３）のソースと、他方のＭＯＳＦＥＴ（Ｑ２またはＱ４）のドレインを接続した直列回路が２組並列に接続されてインバータ１を構成する。
オンオフ制御部３は、ＭＯＳＦＥＴ（Ｑ１，Ｑ４）をそれぞれオンにする一方、ＭＯＳＦＥＴ（Ｑ２，Ｑ３）をそれぞれオフにする状態（第１の状態）と、このオンとオフを入れ替えた状態（第２の状態）およびすべてのＭＯＳＦＥＴ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）をオフする状態（第３の状態）を作る。そしてオンオフ制御部３は、第１〜第３の状態を高速で切り替え、変圧器Ｔの一次巻線Ｔ１に高周波の交流（矩形波）が印加されるように制御する。このように制御すると変圧器Ｔの二次巻線Ｔ２には、一次巻線Ｔ１に与えられた矩形波に従う電圧（交流）が生じる。この高周波交流の周波数は、変圧器Ｔの小形化、騒音防止のため一般的に１０ｋＨｚ以上とされる。

二次巻線Ｔ２には、この二次巻線Ｔ２に生じた交流を整流する四個のダイオード（Ｄ１，Ｄ２，Ｄ３，Ｄ４）からなるダイオードブリッジ４が接続されている。このダイオードブリッジ４の出力は、脈流であるため、負荷５に直列および並列に直流リアクトルＬおよび平滑コンデンサＣからなる平滑回路６が設けられて平滑された直流が負荷５に供給される。
そうしてオンオフ制御部３は、上記第１〜第３の状態を高速で切り替えると共に、ＭＯＳＦＥＴ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）のオン期間とオフ期間の比率を制御することによって負荷５に印加される直流電圧値を調整する。
ちなみに上記ＭＯＳＦＥＴ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）のすべてをオフする期間（第３の状態）、すなわち変圧器Ｔの一次巻線Ｔ１に印加される電圧が［０Ｖ］となる期間においても、ＤＣ−ＤＣコンバータは、直流リアクトルＬに蓄えられた電磁エネルギーを放出し、負荷５に電流を供給し続ける（還流期間）。
ＤＣ−ＤＣコンバータは、還流期間から変圧器Ｔに電圧が印加される第１の状態に移行するとダイオードＤ２，Ｄ３には逆電圧が印加されるため、ごく短時間に逆電流、すなわち逆回復電流を流した後、これを遮断する。このときの逆回復電流の供給源は、変圧器Ｔである。この変圧器Ｔの電流経路には、変圧器Ｔの漏れリアクタンスＬｅが存在する。このため漏れリアクタンスＬｅには、電流遮断時における電流変化率に応じた電圧（サージ電圧）が発生する。このとき発生したサージ電圧は、ダイオードＤ２，Ｄ３の両端に印加される。ダイオードＤ２，Ｄ３は、サージ電圧のレベルが高くなると破損するおそれがある。

この対策としては、サージ電圧からダイオードブリッジ４を保護するスナバ回路を備えた電力変換装置が知られている（例えば、特許文献１を参照）。この特許文献１に示されるスナバ回路は、図８に示されるようにサージ電圧によって生じる電荷を蓄えてサージ電圧のエネルギーを吸収して該サージ電圧の急上昇を緩和するスナバコンデンサＣｓと、スイッチング素子に電圧が印加されていないときスナバコンデンサＣｓの不必要な放電を防止するスナバダイオードＤｓと、スナバ回路に流れる電流のピーク値を抑制し、またスナバ回路Ｃｓと回路上のインダクタンスとの共振を抑制するスナバ抵抗器Ｒｓを有するスナバ回路１０がダイオードブリッジ４と平滑回路６との間に設けられている。
スナバ回路１０を備えたＤＣ−ＤＣコンバータにおいてダイオードＤ３の逆回復電流は、変圧器Ｔの二次巻線Ｔ２→漏れリアクタンスＬｅ→ダイオードＤ１→ダイオードＤ３→変圧器Ｔの二次巻線Ｔ２の経路で流れる。このときダイオードＤ３がこの経路で流れる電流を遮断するが、変圧器Ｔの二次巻線Ｔ２→漏れリアクタンスＬｅ→ダイオードＤ１→スナバダイオードＤｓ→スナバコンデンサＣｓ→ダイオードＤ４→変圧器Ｔの二次巻線Ｔ２の経路で電流が流れ続ける。このため漏れリアクタンスＬｅに流れる電流の時間変化（電流変化率）が抑制され、ダイオードＤ３に印加される電圧が低くなる。このときスナバコンデンサＣｓが充電され、その電圧は一端上昇するもののスナバ抵抗器Ｒｓを介して放電されるので、次に充電されるサイクルが来るまでに充電前の電圧に復帰する。このスナバ回路１０は、ダイオードブリッジ４から出力される電圧と、負荷５の両端に加わる電圧との差が小さいほどスナバ抵抗器Ｒｓで消費される損失が小さくなる。

なお、ダイオードＤ２に対する作用も同様である。
あるいは図９に示す降圧チョッパを適用したスナバ回路を備えるＤＣ／ＤＣ変換装置が知られている（例えば、特許文献２を参照）。このＤＣ／ＤＣ変換装置は、前述した図８に示したＤＣ−ＤＣコンバータにおけるスナバ抵抗器Ｒｓを、スイッチング素子（ＭＯＳＦＥＴ）Ｑ、リアクトルＬｆ、およびダイオードＤｆに置き換えたものである。
この降圧チョッパは、ＭＯＳＦＥＴ（Ｑ）がオンするとリアクトルＬｆに流れる電流が増加し、オフするとその電流が減少する。したがってＭＯＳＦＥＴ（Ｑ）のオン時間とオフ時間の比率を調整することでスナバコンデンサＣｓの電圧を平滑コンデンサＣより高い、所定の範囲内に維持することができる。具体的には変圧器Ｔの一次巻線Ｔ１に印加される高周波交流に同期して半導体スイッチング素子Ｑをオンさせることでスナバ回路の電圧を整流電圧付近に維持することができ、スナバコンデンサＣｓの放電にともなう損失を最小限にすることができる。
あるいは蓄積時間が長いダイオードによるスナバ回路を適用したＤＣ−ＤＣコンバータが知られている（例えば、特許文献３を参照）。このＤＣ−ＤＣコンバータに適用されるスナバ回路は、変圧器の漏れリアクタンスと浮遊容量とに基づいて変圧器の巻線に生じる振動電圧の周期の１／２よりも長く、かつ整流回路に用いられるスイッチング素子の最小オフ期間よりも短い蓄積時間を有する整流ダイオードをスナバ回路に用いたものである。
特開昭６１−１０６０６８号公報 特開平１−１７７８７０号公報 特開２００１−１８６７５９号公報

しかしながら上述した特許文献１に記載の電力変換装置におけるスナバ回路は、整流回路と出力電圧との差電圧が大きい場合、スナバ抵抗器Ｒｓで発生する損失が大きくなるという問題がある。
例えば図８に示すＤＣ−ＤＣコンバータで入力電圧（直流電源２）が２００Ｖであり、かつ変圧器Ｔの変圧比が１：１であって、負荷５の定格電圧が１００Ｖである場合を想定する。この場合、例え変圧器Ｔに漏れリアクタンスＬｅが存在していなかったとしてもスナバコンデンサＣｓは、ダイオードブリッジ４の出力電圧Ｅｒのピークである２００Ｖまで充電された後、還流期間に負荷の定格電圧Ｅｏの１００Ｖ付近まで放電される。またダイオードブリッジ４の出力電圧Ｅｒの印加中にスナバ抵抗器Ｒｓの両端には、出力電圧Ｅｒと定格電圧Ｅｏの差電圧１００Ｖが印加される。
この操作を繰り返すため変圧器Ｔの漏れリアクタンスＬｅが保持するエネルギーより大きなエネルギーがスナバ抵抗器Ｒｓから失われる。更に、実際には漏れリアクタンスＬｅとスナバコンデンサＣｓとが直列共振を起こすため、本来の印加電圧より高い電圧がスナバ抵抗Ｒｓに加わり、放電損失がより大きくなるという問題もある。
もちろんこれらの問題は、スナバ抵抗器Ｒｓの抵抗値を大きくすればある程度改善することが可能である。しかしスナバ抵抗Ｒｓの抵抗値の増加は、ＤＣ−ＤＣコンバータの作動条件下において、いかなる場合であっても、スナバコンデンサＣｓの放電不足によって過電圧を生じないレベルに留めなければならず、その効果は限定的になるという懸念がある。

一方、特許文献２に記載のＤＣ／ＤＣコンバータに適用されるスナバ回路は、上述した問題点を解決するものではあるものの、降圧チョッパ回路を大容量としなければならないという問題がある。つまり、このＤＣ／ＤＣコンバータにおいて、スナバコンデンサＣｓの充電時における電流経路は、変圧器Ｔの二次巻線Ｔ２→漏れリアクタンスＬｅ→ダイオードＤ１→スナバダイオードＤｓ→スナバコンデンサＣｓ→変圧器Ｔの二次巻線Ｔ２である。
したがって、この回路における起電力Ｅｒは、図１０（ａ）に示したように漏れリアクタンスＬｅに生じる逆起電力ΔＥと二次巻線Ｔ２の起電力Ｅ２の和となる。このためスナバコンデンサＣｓの両端における電圧Ｅｃが図１０（ｂ）に示すようになるので、スナバコンデンサＣｓは、漏れリアクタンスＬｅが保持するエネルギーだけでなく、変圧器Ｔからもエネルギーを受け取ることになる。
漏れリアクタンスＬｅに生じる逆起電力ΔＥは、スナバコンデンサＣｓのキャパシタンスによって調整することができるものの、逆起電力ΔＥを抑制する目的から、二次巻線Ｔ２に誘起される起電力Ｅ２の１０％程度以下とされる。
なお、変圧器Ｔの二次巻線Ｔ２と漏れリアクタンスＬｅに流れる電流は、共通であり、それらの電圧の比率は電力の比率に等しくなる。したがって漏れリアクタンスＬｅのエネルギーを電力換算すると、ＤＣ／ＤＣコンバータの容量の数％程度であるにかかわらず、この理由によって降圧チョッパ回路は、装置容量の１０〜２０％もの余計な電力容量が必要となる。

更に、この方式は、ＭＯＳＦＥＴ（Ｑ）のスイッチングを制御する図示しない駆動・制御回路の他、ＭＯＳＦＥＴ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）のスイッチングを制御する図示しない主制御回路との制御信号のやり取りを行う伝送回路が必要となる。このため、この方式は、特に小容量の電力変換装置の小形化、低コスト化の妨げになっていた。
発明のスナバ回路は、上述した事情を解決するべくなされたものであり、その目的とするところは、最小限の部品でスナバ回路を構成し、電力変換装置の小形化、低コスト化を図ることのできるスナバ回路を提供することにある。

上述した目的を達成するべく本発明のスナバ回路は、保護対象のスイッチング素子と並列に接続されて、スイッチング時に生じるサージ電圧を抑制するスナバ回路であって、前記スナバ回路は、前記サージ電圧のエネルギーを吸収して該サージ電圧の急上昇を緩和するスナバコンデンサと、このスナバコンデンサの一方の端子と接続されて、前記スイッチング素子に電圧が印加されていないとき前記スナバコンデンサの放電を防止するスナバダイオードと、このスナバダイオードの他方の端子と接続されて、スナバ回路に流れる電流のピーク値を抑制し、また前記スナバコンデンサと回路上のインダクタンスとの共振を抑制するスナバ抵抗器とを直列に接続してなり、
更に前記スナバ回路は、前記スナバダイオードと逆並列にエミッタ端子およびコレクタ端子を接続したトランジスタと、このトランジスタのベース端子と前記スナバ抵抗器の一方の端子が接続された前記スイッチング素子の一端との間に介装されて、該トランジスタのベース電流を規制するベース抵抗器とを具備し、
前記トランジスタは、前記スナバコンデンサに蓄えられた電荷を放電する放電時間よりも長く、かつ前記スイッチング素子の通常スイッチング時（通常運転時）にその両端に印加される電圧パルス印加時間よりも短い蓄積時間を有することを特徴としている。

また前記スナバ回路は、前記トランジスタに代えて前記スナバダイオードと逆並列にソース端子およびドレイン端子を接続したＭＯＳＦＥＴと、このＭＯＳＦＥＴのゲート端子と前記スナバ抵抗器の一方の端子が接続された前記スイッチング素子の一端との間に介装されて、該ＭＯＳＦＥＴのゲート端子電圧の変化時間を調整するゲート抵抗器とを具備し、前記ＭＯＳＦＥＴのゲートキャパシタンスは、前記ゲート抵抗器が接続された条件において前記スナバコンデンサに蓄えられた電荷を放電する放電時間よりも長く、かつ前記スイッチング素子の通常スイッチング時（通常運転時）にその両端に印加される電圧パルス印加時間よりも短い放電時間を有することを特徴としている。
あるいは前記スナバ回路は、更に前記スナバ抵抗器と並列に接続されて、該スナバ抵抗器に流れる電流を分流させる分流ダイオードを備えることを特徴としている。
またスナバ回路は、更に前記スナバコンデンサと並列に接続されて、該スナバコンデンサの電圧が所定の電圧を超えたとき、該スナバコンデンサに蓄えられた電荷を放電する放電手段を備えることを特徴としている。例えば、この放電手段には、ツェナダイオードが適用される。

本発明の請求項１に係るスナバ回路によれば、スナバコンデンサの放電時間よりも長い蓄積時間を有するトランジスタをスナバダイオードと逆並列に接続すると共に、スナバ抵抗器に生じた電圧降下によってトランジスタをドライブしているので、スナバコンデンサＣｓを充電した後も、トランジスタは導通状態を維持し、スナバコンデンサＣｓに蓄えられたエネルギーを主回路に回生することができる。
また本発明のスナバ回路は、通常運転時にスイッチング素子に印加される電圧パルス印加時間よりも十分短い蓄積時間を有するトランジスタを用いているので、スイッチング素子印加電圧が喪失したとしても、スナバコンデンサＣｓの不必要な放電を防止できる。
あるいは本発明の請求項２に係るスナバ回路は、スナバコンデンサの放電時間よりも長い放電時間を有するゲートキャパシタンスを備えたＭＯＳＦＥＴをスナバダイオードと逆並列に接続すると共に、スナバ抵抗器に生じた電圧降下によってＭＯＳＦＥＴをドライブしているので、スナバコンデンサＣｓを充電した後も、ＭＯＳＦＥＴは導通状態を維持し、スナバコンデンサＣｓに蓄えられたエネルギーを主回路に回生することができる。
また本発明のスナバ回路は、通常運転時にその両端に印加される電圧パルス印加時間よりも十分短い放電時間を有するゲートキャパシタンスを備えたＭＯＳＦＥＴを用いているので、二次側直流ラインの電圧が喪失したとしても、スナバコンデンサＣｓの不必要な放電が防止できる。

更に本発明の請求項３に係るスナバ回路は、スナバ抵抗器と並列に分流ダイオードを設けているので、スナバ回路の電圧上昇を効果的に抑えることができる。
また本発明の請求項４に係るスナバ回路は、スナバコンデンサの電圧が所定の電圧を超えたとき、該スナバコンデンサに蓄えられた電荷を放電する放電手段として例えばツェナダイオードを備えているので、スナバコンデンサが過電圧となることを防止することができる。
このように本発明のスナバ回路は、最小限の部品で構成することができ、電力変換装置の小形化、低コスト化を図ることのできるという実用上多大なる効果を奏する。

以下、本発明の一実施形態に係るスナバ回路について添付図面を参照しながら説明する。なお、図１〜図７は、本発明の一実施形態に係るスナバ回路を例示するものであって、これらの図によって本発明のスナバ回路が限定されるものではない。

図１は本発明の実施例１に係るスナバ回路を示すものであって、図中、図１と同一の符号を付した部分は同一物を表わし、基本的な構成は、図８，９に示す従来のものと同様であるので、その説明を省略する。ちなみに本実施例１は、本発明のスナバ回路をＤＣ−ＤＣコンバータに適用したものである。
さて、実施例１に係るスナバ回路が従来のスナバ回路と異なるところは、スナバダイオードＤｓのアノード端子およびカソード端子のそれぞれにＮＰＮ型トランジスタＱ（以下、単にトランジスタＱと称する）のエミッタ端子およびコレクタ端子をそれぞれ接続した点、このトランジスタＱのベース端子と正電圧ライン７との間にトランジスタＱのベース電流を規制するベース抵抗器Ｒｂを介装した点、およびスナバコンデンサＣｓと並列に接続されて、このスナバコンデンサＣｓの電圧が所定の電圧を超えたとき、スナバコンデンサＣｓに蓄えられた電荷を放電するツェナダイオードＺｄを接続した点にある。
上記トランジスタＱは、特にスナバコンデンサＣｓの放電時間よりも長く、かつＤＣ−ＤＣコンバータの通常運転時にスイッチング素子に印加される電圧パルス印加時間よりも短い蓄積時間Ｔｓｔｇを有している。
このような特徴ある本発明のスナバ回路の作動について図２を参照しながらより詳細に説明する。このスナバ回路は、変圧器Ｔに存在する漏れリアクタンスＬｅに生じたエネルギーをスナバコンデンサＣｓで吸収することによってサージ電圧を抑制する。

まずＭＯＳＦＥＴ（Ｑ１〜Ｑ４）のオンオフを制御するオンオフ制御部３がこれらＭＯＳＦＥＴ（Ｑ１〜Ｑ４）を高速にスイッチングして変圧器Ｔの一次巻線Ｔ１に高周波交流を与える。変圧器Ｔの二次巻線Ｔ２には、同一周波数の高周波交流が現れる（図２（ａ））。
そして二次巻線Ｔ２に生じた電圧が、［０Ｖ］から正の電圧に移行した瞬間、スナバ回路１０には、スナバコンデンサＣｓを充電するべく正電圧ライン７から負電圧ライン８に向かって電流Ｉｓが流れる（図２（ｂ））。この電流Ｉｓによってスナバ抵抗器Ｒｓの両端には、電圧降下が生じる。するとトランジスタＱのエミッタ電位は、正電圧ライン７より低くなる。このためトランジスタＱは、正電圧ライン７→ベース抵抗器Ｒｂ→エミッタの経路でベース電流Ｉｂが流れて導通状態になる（図２（ｃ））。
そしてスナバコンデンサＣｓの充電が終了すると電流Ｉｓは［０Ａ］となり、トランジスタＱのベース電流Ｉｂも［０Ａ］となる。しかしトランジスタＱは、ベース電流Ｉｂが［０Ａ］になったとしても、蓄積時間Ｔｓｔｇの間、導通状態を維持する性質がある（図２（ｄ））。このためスナバコンデンサＣｓ→トランジスタＱ（コレクタ→エミッタ）→スナバ抵抗器Ｒｓの経路で電流Ｉｓが流れ放電が行われる。この放電に伴って一部のエネルギーは、スナバ抵抗器Ｒｓで失われるものの、正電圧ライン７と負電圧ライン８との間には、ダイオードブリッジ４が出力する出力電圧Ｅｒが印加されているので、大部分のエネルギーは、主回路に回生される。

したがって本発明の実施例１に係るスナバ回路は、トランジスタＱの蓄積時間がスナバコンデンサＣｓの放電に必要な時間よりも長い必要がある。一方、通常運転時の変圧器Ｔの二次巻線Ｔ２に生じる起電力Ｅ２のパルス幅よりも十分短い蓄積時間を有するトランジスタＱを選定することにより、正電圧ライン７と負電圧ライン８との間に出力電圧Ｅｒが印加されていないときの不必要な放電を防止することができる。
また図３（ａ）に示すように変圧器Ｔの二次巻線Ｔ２に誘起される起電力Ｅ２のパルス幅を短くした状態で運転することがある。これは、例えば起動時に平滑コンデンサＣや負荷５に流れる突入電流を防止するため、徐々に起電力Ｅ２のパルス幅を広げ、出力電圧をゆっくりと定格電圧まで立ち上げる、いわゆるソフトスタートが相当する。あるいは、負荷５短絡時等に流れるか電流を防止するため、出力電圧を絞る場合にも同様に起電力Ｅ２のパルス幅が短くなる。
このときトランジスタＱの蓄積時間Ｔｓｔｇが経過しないうちに起電力Ｅ２や、正電圧ライン７と負電圧ライン８との間の出力電圧Ｅｒが［０Ｖ］となり、スナバコンデンサＣｓの電荷が、過放電され得る状態になる（図３（ｂ））。しかし、このときの放電電流は、スナバ抵抗器Ｒｓの両端に電圧降下を生じさせ、それゆえトランジスタＱに逆バイアスを与えることになる。するとトランジスタＱには、負のベース電流が流れる（図３（ｃ））。そのためトランジスタＱは、比較的短時間でオフし、スナバコンデンサＣｓの放電を防ぐ（図３（ｄ））。

なお、スナバコンデンサＣｓと並列に接続されたツェナダイオードＺｄは、スナバコンデンサＣｓが過電圧にならないよう所定の電圧にクランプする役割を担う。ツェナダイオードＺｄがオンした状態になるとスナバ抵抗器Ｒｓ、トランジスタＱ、およびツェナダイオードＺｄで通常時よりも大きな損失が発生する。しかしこの状態は、オンオフ制御部３のオンオフ時間の制御（パルス幅制御）によって、短時間に限定される。このため発生する損失は、ＤＣ−ＤＣコンバータの効率に影響を及ぼすことがなく、またこれらの発熱に対応するためスナバ回路を大形化する必要もない。
ちなみに起電力Ｅ２のパルス幅を短くした状態が極めて短時間であれば、このツェナダイオードＺｄは、不要である。
かくして本発明の実施例１に係るスナバ回路は、スナバコンデンサＣｓの放電時間よりも長く、かつＤＣ−ＤＣコンバータの通常運転時に印加される電圧パルス印加時間よりも短い蓄積時間を有するトランジスタＱをスナバダイオードＤｓと逆並列に接続すると共に、スナバ抵抗器Ｒｓに生じた電圧降下によってトランジスタＱをドライブしているので、スナバコンデンサＣｓを充電した後も、トランジスタＱは蓄積時間Ｔｓｔｇの間、導通状態を維持し、スナバコンデンサＣｓに蓄えられたエネルギーを主回路に回生することができる。

また通常運転時に印加される電圧パルス印加時間よりも十分短い蓄積時間Ｔｓｔｇを有するトランジスタＱを用いているので二次側電圧Ｅｒが喪失したとしても、スナバコンデンサＣｓの不必要な放電が防止できる。
更に本発明の実施例１に係るスナバ回路は、スナバコンデンサの電圧が所定の電圧を超えたとき、該スナバコンデンサに蓄えられた電荷を放電する放電手段として例えばツェナダイオードを備えているので、スナバコンデンサに過電圧が印加されることを防ぐ。
なお、この実施例１は、ＮＰＮ型トランジスタを用いたが、図４に示すようにＰＮＰ型トランジスタを用いて変形して実施することもできる。この変形したスナバ回路は、正電圧ライン７から負電圧ライン８に向かって、スナバコンデンサＣｓ、スナバダイオードＤｓおよびスナバ抵抗器Ｒｓとを直列に接続する。そしてスナバダイオードＤｓと逆並列になるように、スナバダイオードＤｓのアノード端子とＰＮＰ形トランジスタＱのコレクタ端子、カソード端子とエミッタ端子をそれぞれ接続する。そしてこのＰＮＰ形トランジスタＱのベース端子は、このベースに流れる電流を制限するベース抵抗器Ｒｂを介して、負電圧ライン８に接続する。
このようにＰＮＰ型トランジスタを用いて構成された本発明の実施例１を変形したスナバ回路は、上述したＮＰＮ型トランジスタを用いて構成されたスナバ回路と同様の作用・効果を得ることができる。

次に本発明の実施例２に係るスナバ回路について、図５を参照しながら説明する。この実施例が上述した実施例１と異なるところは、スナバ抵抗器Ｒｓと並列に分流ダイオードＤｐを設けた点にある。この分流ダイオードＤｐは、スナバコンデンサＣｓの充電時に生じるスナバ抵抗器Ｒｓ両端の電圧上昇を抑制する役割を担うものである。
ちなみにトランジスタＱの逆バイアス電圧は、この分流ダイオードＤｐに生じる順方向電圧が相当する。したがってベース抵抗器Ｒｂの値は、上述した実施例１に比べて小さくし、トランジスタＱの作動に必要なベース電流を確保する。
かくして本発明の実施例２に係るスナバ回路は、スナバ抵抗器Ｒｓと並列に分流ダイオードＤｐを設けているので、スナバ回路の電圧上昇を抑えることができる。

次に本発明の実施例３に係るスナバ回路について、図６を参照しながら説明する。この実施例が上述した実施例１，２と異なるところは、トランジスタＱに代えてｎチャネルＭＯＳＦＥＴ（Ｑ５）を用いた点にある。つまりスナバダイオードＤｓと逆並列になるようスナバダイオードＤｓのアノード端子とｎチャネルＭＯＳＦＥＴ（Ｑ５）のソース端子、カソード端子とドレイン端子をそれぞれ接続する。そしてｎチャネルＭＯＳＦＥＴ（Ｑ５）のゲート端子は、このゲート端子に印加される電圧の時間変化を調整するゲート抵抗器Ｒｇを介して正電圧ライン７に接続される。
この場合は、上述した実施例１に記載したトランジスタＱの蓄積時間Ｔｓｔｇに代えて、ＭＯＳＦＥＴ（Ｑ５）が有するゲートキャパシタンスの放電に要する時間がスナバコンデンサＣｓの放電時間を確保することになる。したがってこの実施例３についても実施例１と同様な作用・効果を得ることができる。
かくして本発明の実施例３に係るスナバ回路は、スナバコンデンサＣｓの放電時間よりも長く、かつＤＣ−ＤＣコンバータの通常運転時に印加される電圧パルス印加時間よりも短い放電時間を有するゲートキャパシタンスを備えたＭＯＳＦＥＴ（Ｑ５）をスナバコンデンサＣｓと逆並列に接続すると共に、スナバ抵抗器Ｒｓに生じた電圧降下によってＭＯＳＦＥＴ（Ｑ５）をドライブしているので、スナバコンデンサＣｓを充電した後も、ＭＯＳＦＥＴ（Ｑ５）は導通状態を維持し、スナバコンデンサＣｓに蓄えられたエネルギーを主回路に回生することができる。

また本発明のスナバ回路は、通常運転時に印加される電圧パルス印加時間よりも十分短い放電時間を有するゲートキャパシタンスを備えたＭＯＳＦＥＴ（Ｑ５）を用いているので、二次側電圧Ｅｒが喪失したとしても、スナバコンデンサＣｓの不必要な放電が防止できる。
なお、この実施例３は、ｎチャネルＭＯＳＦＥＴを用いたが、図７に示すようにｐチャネルＭＯＳＦＥＴを用いて変形して実施することもできる。このスナバ回路は、正電圧ライン７から負電圧ライン８に向かって、スナバコンデンサＣｓ、スナバダイオードＤｓおよびスナバ抵抗器Ｒｓとを直列に接続する。そしてスナバダイオードＤｓと逆並列になるように、スナバダイオードＤｓのアノード端子とＭＯＳＦＥＴ（Ｑ６）のソース端子、カソード端子とドレイン端子をそれぞれ接続する。そしてこのＭＯＳＦＥＴ（Ｑ６）のゲート端子は、このゲート端子に印加されるゲート電圧を制限するゲート抵抗器Ｒｇを介して、負電圧ライン８に接続される。
このようにｐチャネルＭＯＳＦＥＴを用いて構成された本発明の実施例３を変形したスナバ回路は、ｎチャネルＭＯＳＦＥＴを用いても上述した作用・効果を導くことができる。

尚、本発明のスナバ回路は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えてもかまわない。

本発明の実施例１に係るスナバ回路をＤＣ−ＤＣコンバータに適用したときの構成を示す概略回路図。 図１に示すＤＣ−ＤＣコンバータの通常動作時における電圧および電流の波形を示す図。 図１に示すＤＣ−ＤＣコンバータの起動時または過負荷時における電圧および電流の波形を示す図。 図１に示したスナバ回路の変形例を示す回路図。 本発明の実施例２に係るスナバ回路の構成を示す回路図。 本発明の実施例３に係るスナバ回路の構成を示す回路図。 図６に示したスナバ回路の変形例を示す回路図。 従来のスナバ回路をＤＣ−ＤＣコンバータに適用した一例を示す概略回路図。 従来のスナバ回路を降圧チョッパに適用した一例を示す概略回路図。 図９に示す降圧チョッパの通常動作時における電圧および電流の波形を示す図。

符号の説明

Ｃｓ スナバコンデンサ
Ｄｓ スナバダイオード
Ｑ トランジスタ
Ｒｂ ベース抵抗器
Ｒｇ ゲート抵抗器
Ｒｓ スナバ抵抗器
Ｔ 変圧器
Ｚｄ ツェナダイオード
１ インバータ
２ 直流電源
３ オンオフ制御部
４ ダイオードブリッジ
５ 負荷
６ 平滑回路
７ 正電圧ライン
８ 負電圧ライン
１０ スナバ回路

Claims (4)

1. 保護対象のスイッチング素子と並列に接続されて、スイッチング時に生じるサージ電圧を抑制するスナバ回路であって、
   前記スナバ回路は、前記サージ電圧のエネルギーを吸収して該サージ電圧の急上昇を緩和するスナバコンデンサと、
   このスナバコンデンサの一方の端子と接続されて、前記スイッチング素子に電圧が印加されていないとき前記スナバコンデンサの放電を防止するスナバダイオードと、
   このスナバダイオードの他方の端子と接続されて、スナバ回路に流れる電流のピーク値を抑制するスナバ抵抗器と
   を直列に接続してなり、
   更に前記スナバ回路は、前記スナバダイオードと逆並列にエミッタ端子およびコレクタ端子を接続したトランジスタと、
   このトランジスタのベース端子と前記スナバ抵抗器の一方の端子が接続された前記スイッチング素子の一端との間に介装されて、該トランジスタのベース電流を規制するベース抵抗器と
   を具備し、
   前記トランジスタは、前記スナバコンデンサに蓄えられた電荷を放電する放電時間よりも長く、かつ前記スイッチング素子の通常スイッチング時にその両端に印加される電圧パルス印加時間よりも短い蓄積時間を有することを特徴とするスナバ回路。
2. 前記スナバ回路は、前記トランジスタに代えて前記スナバダイオードと逆並列にソース端子およびドレイン端子を接続したＭＯＳＦＥＴと、
   前記ベース抵抗器に代えて、前記ＭＯＳＦＥＴのゲート端子と前記スナバ抵抗器の一方の端子が接続された前記スイッチング素子の一端との間に介装されて、該ＭＯＳＦＥＴのゲート端子電圧の変化時間を調整するゲート抵抗器と
   を具備し、
   前記ＭＯＳＦＥＴのゲートキャパシタンスは、前記スナバコンデンサに蓄えられた電荷を放電する放電時間よりも長く、かつ前記スイッチング素子の通常スイッチング時にその両端に印加される電圧パルス印加時間よりも短い放電時間を有することを特徴とする請求項１に記載のスナバ回路。
3. 前記スナバ回路は、更に前記スナバ抵抗器と並列に接続されて、該スナバ抵抗器に流れる電流を分流させる分流ダイオードを備えることを特徴とする請求項１または２に記載のスナバ回路。
4. 前記スナバ回路は、更に前記スナバコンデンサと並列に接続されて、該スナバコンデンサの電圧が所定の電圧を超えたとき、該スナバコンデンサに蓄えられた電荷を放電する放電手段を備えることを特徴とする請求項１〜３のいずれかに記載のスナバ回路。

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