図1には、この発明に係るスイッチング電源装置の一実施例の要部概略回路図が示されている。この実施例は、入力電圧Vinを降圧した出力電圧Vout を形成する、いわゆる降圧型スイッチング電源装置に向けられている。特に制限されないが、入力電圧Vinは、例えば7Vから16Vのような比較的高い電圧とされ、出力電圧Vout は約1.2V程度の低い電圧とされる。同図では、入力電圧Vinが12Vの例が示されている。
上記入力電圧Vinは、高電位側スイッチMOSFETGHを介してインダクタLの入力側から電流ILの供給を行う。インダクタLの出力側と回路の接地電位GNDとの間にはキャパシタCが設けられ、かかるキャパシタCにより平滑されて出力電圧Vout が形成される。この出力電圧Vout は、マイクロプロセッサCPU等のような負荷回路RLの動作電圧とされる。上記インダクタLの入力側と回路の接地電位GNDとの間には、スイッチMOSFETGLが設けられる。このMOSFETGLは、上記高電位側スイッチMOSFETGHがオフ状態のときにオン状態となって中点電圧VSWHを回路の接地電位にして上記インダクタLに発生する逆起電圧をクランプする。上記スイッチMOSFETGHとGLは、特に制限されないが、Nチャネル型の縦型パワーMOSFETにより構成される。上記のようにスイッチMOSFETGHとGLとの接続点は、上記インダクタLの入力側に接続される。
この実施例では、高電位側スイッチMOSFETGHは、2つのMOSFETQMとQSから構成される。これらの2つのMOSFETQMとQSは、1つの半導体チップCP1に形成される。MOSFETQMは、高電位側スイッチMOSFETGHとしての電流ILを形成するメインMOSFETである。これに対して、MOSFETQSは、上記MOSFETQMに流れる電流ILをモニタするセンスMOSFETである。これらは、後述するように1つの半導体基板上に形成される縦型MOSFETとされる。その面積比が例えばN:1(例えば5000:1)のように形成される。これにより、MOSFETQSによりIL/N(IL/5000)のような電流が流れるようにする。また、低電位側スイッチMOSFETGLも1つの半導体チップCP2により形成される。
上記MOSFETQMとQSは、ドレインとゲートは半導体基板上において一体的に形成されることにより、それぞれが同じ電圧にされる。これらのMOSFETQMとQSは、ソースフォロワ出力MOSFETとして動作するので、上記のような面積比に対応した電流IL/Nを得るためには、上記両MOSFETQMとQSのソース電位も等しくする必要がある。差動増幅回路AMPの正相入力(+)と負相入力(−)には、上記両MOSFETQMとQSのソース電位がそれぞれ供給される。この差動増幅回路AMPの出力電圧Voは、PチャネルMOSFETQ3のゲートに供給される。このMOSFETQ3のソースは、上記MOSFETQSのソースに接続される。上記MOSFETQ3のドレインには、特に制限されないが、ダイオードDと抵抗Rsが設けられる。抵抗Rsは、上記MOSFETQSのセンス電流IL/Nに対応した電圧信号を形成し、PWM信号を形成するための1つの帰還ループ信号とされる。
この実施例では、特に制限されないが、上記MOSFETQ3のソース側とドレイン側にバイアス電流源Ib1とIb2が設けられる。これらのバイアス電流源Ib1とIb2は、特に制限されないが、共通の電流により動作する電流ミラーMOSFETにより構成されて、同じバイアス電流を流すようにされる。このようなバイアス電流源Ib1とIb2を設けることにより、センス電流が殆ど零のような無負荷時でも正常にメインMOSFETQMとセンスMOSFETQSのドレイン電圧を等しくして精度よくセンス電流を流すような状態に維持しつつ、抵抗Rsに上記MOSFETQ3に流すバイアス電流が流れ込むことによる発生するオフセットを回避することができる。
同図では、省略されているが、前記図12に示したような2つの帰還ループFB1とFB2を用いたピーク電流制御方式が適用される。かかるピーク電流制御方式のPWM生成回路により、上記出力電圧Vout を約1.2Vのような電圧に制御するPWM信号が形成される。つまり、上記抵抗Rsにより、前記図13に示したようなセンス電流に対応した電圧IL/Nのピーク値(FB2)と、出力電圧Vout を図示しない分圧回路により分圧し、その分圧電圧を補償回路CMSに入力し、補償回路CMSの出力である高周波数成分を除去した電圧信号EO(FB1)との比較信号によりPWM信号が形成される。このPWM信号が制御回路に入力され、かかる制御回路によりドライバDV1、DV2を介して上記スイッチMOSFETGHとGLのスイッチ制御が行われる。
この実施例では、高電位側スイッチ素子として、低オン抵抗・低QgdのNチャネル型のパワーMOSFETGH(QM)を用いてソースフォロワ出力回路として動作させる。上記中点の電位を上記入力電圧Vinに対応した高電圧BOOTを得るようにするために、言い換えるならば、MOSFETGH(QM)のしきい値電圧分だけ中点電位VSWHが低下して損失が生じてしまうのを防ぐために昇圧回路が設けられる。
上記昇圧回路は、上記MOSFETGHがオン状態のときのゲート電圧を上記入力電圧Vinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。つまり、上記中点は、図示のようなブートストラップ容量CBの一端に接続される。このブートストラップ容量CBの他端は、ショットキーダイオードSBD等のようなスイッチ素子を介して5Vのような電源端子Vccに接続される。上記低電位側スイッチMOSFETGLがオン状態で、上記高電位側スイッチMOSFETMOSFETGHがオフ状態のとき、上記ブートストラップ容量CBに上記電源端子Vccからチャージアップが行われる。そして、MOSFETGLがオフ状態となり、MOSFETGH(QM)がオン状態に切り替わるときには、MOSFETGHのソース側電位に対してゲート電圧が上記ブートストラップ容量CBに対する前記チャージアップ電圧分(Vin+Vcc)だけ昇圧される。この例では、上記ショットキーダイオードSBDによる電圧損失は無視するものとする。この昇圧電圧BOOTは、上記ドライバDV1、上記バイアス電流源Ib1及び差動増幅回路AMPの動作電圧として用いられる。
図2には、図1の差動増幅回路の一実施例の回路図が示されている。PチャネルMOSFETQ1とQ2とが差動形態に接続される。これらMOSFETQ1とQ2のソースと前記昇圧電圧BOOTとの間には、バイアス電流源Ib3が設けられる。上記MOSFETQ1のゲートは、正相入力端子(+)に接続される。上記MOSFETQ2のゲートは、負相入力端子(−)に接続される。上記MOSFETQ1、Q2のドレインには、電流ミラー形態にされたNチャネルMOSFETQ7とQ8が負荷回路として設けられる。MOSFETQ7は、ゲートとドレインとが接続されてダイオード形態とされる。このMOSFETQ7のゲート,ドレインは上記MOSFETQ1のドレインに接続されている。MOSFETQ8は、上記MOSFETQ7とゲート及びソースが共通接続されることにより、前記のように電流ミラー形態にされる。MOSFETQ8のドレインと上記MOSFETQ2のドレインとは出力端子OUTに接続されて、出力電圧Voが形成される。
この実施例では、上記出力電圧Voは、NチャネルMOSFETQ4のゲートに接続される。このMOSFETQ4のドレインには、特に制限されないが、前記昇圧電圧BOOTが供給される。MOSFETQ4のソースには、PチャネルMOSFETQ5のソースが接続される。このMOSFETQ5のドレインとゲートは共通接続されてダイオード形態とされる。上記MOSFETQ5のドレイン,ゲートと接地電位VSSとの間には、バイアス電流源Ib4が設けられる。上記MOSFETQ7,Q8の共通接続されたソースと、回路の接地電位VSSとの間には、ソースフォロワ形態に接続されたPチャネルMOSFETQ6が設けられる。
上記MOSFETQ1、Q2、Q7、Q8により一般的なゲート入力の差動増幅回路を構成しており、MOSFETQ4、Q5、Q6でシステマチックオフセットキャンセル回路を構成している。MOSFETQ5のゲート電圧をVa 、MOSFETQ7のドレイン電圧をVb とすると以下の方程式が成り立つ。
Va =Vout −Vgs4 −Vgs5 ……(1)
Vb =Va +Vgs7 +Vgs6 ……(2)
Ib4=Ib3/2の時、Vgs4 =Vgs7 、Vgs5 =Vgs6となるので上記式(1)(2)により、Vo=Vbになる。ここで、Vgs4 〜Vgs7 は、MOSFETQ4〜Q7のゲート,ソース電圧である。
上記差動増幅回路の出力電圧Voは、図1のようにMOSFETQ13のゲートに接続される。そして、差動増幅回路AMPの上記正相入力(+)と負相入力(−)は、上記メインMOSFETQ10とセンスMOSFETQ11のソースに接続されている。差動増幅回路AMPにおいて、上記差動MOSFETQ1とQ2のドレイン電圧が上記Vo=Vbのように等しくなるということは、正相入力(+)と負相入力(−)とが等しくなり、上記Ib4=Ib3/2の条件が成立するということである。したがって、センス電流(IL/N)の増減やLDーMOSFETQ13のVth影響がなくなり、システマチックオフセットがキャンセルされて、せいぜい5.3uV(マイクロボルト)のように小さく、差動増幅回路AMPの高精度化が図られる。
この実施例では、上記のようにセンス電流ILの増減に関係なくせいぜい5.3uVのように無視できる程度にオフセット電圧を小さくすることができる。また、メインMOSFETQ10に流れるメイン電流がゼロアンペア付近から差動増幅回路AMPの出力電圧Voを発生させることができる。かかる出力電圧Voは、メイン電流ILの増加に対応したMOSFETQ13のゲート,ソース電圧Vgsの増加を補償するように低下するので、前記のように上記メインMOSFETQ10とセンスMOSFETQ11のソース電位が等しくされて高い精度でのピーク電流制御方式によるPWM制御が実現できる。
図3において示されるように、センス電流ILの増減に関係なくせいぜい5.3uVのように無視できる程度にオフセット電圧を小さくすることができる。また、メインMOSFETQMに流れるメイン電流がゼロアンペア付近から差動増幅回路AMPの出力電圧Voを発生させることができる。かかる出力電圧Voは、メイン電流ILの増加に対応したMOSFETQ3のしきい値電圧Vgsの増加を補償するように低下するので、前記のように上記メインMOSFETQMとセンスMOSFETQSのソース電位が等しくされて高い精度でのピーク電流制御方式によるPWM制御が実現できる。
図4には、この発明に係るスイッチング電源装置の一実施例の全体構成図が示されている。特に制限されないが、同図で一点鎖線で囲まれた部分が、マルチチップ構成の半導体集積回路装置とされる。つまり、点線で示したような2つのパワーMOSFET及びそれの制御回路からなる3つの半導体チップが1つのパッケージに搭載されて構成される。高電位側スイッチMOSFETGHは、前記メインMOSFETQMに対応したMOSFETQ10と、前記センスMOSFETQSに対応したMOSFETQ11により構成される。MOSFETQ10とQ11の面積比(電流比)は、5000:1のように設定されている。低電位側スイッチMOSFETGLは、MOSFETQ12により構成される。上記MOSFETQ12のソースは、スイッチングノイズの影響を軽減するために独立した接地端子PGNDに接続される。
端子VINから約12Vのような入力電圧が供給される。端子VINの電圧は、上記MOSFETQ10及びQ11のドレインに接続されるとともに、電源回路REGにも接続される。電源回路REGは、上記12Vのような入力電圧VINを受けて約5Vのような内部電圧を形成する。端子REG5には、上記安定化用のキャパシタが接続されており、前記電源電圧Vccに対応した内部電圧が形成される。上記電源回路REGで形成された内部電圧は、PWM信号を受けて上記高電位側スイッチMOSFETGHと低電位側スイッチMOSFETGLのスイッチ制御信号を形成する論理回路LGC、上記低電位側スイッチMOSFETQ12のゲートに供給される駆動信号を形成するドライバDV2、及び後述するスロープ補償回路のトランジスタT1等のような内部回路の動作電圧とされる。
上記電源回路REGで形成された内部電圧は、昇圧回路を構成するショットキーダイオードSBD及び端子BOOTを通してブートストラップ容量CBの一端に接続される。こブートストラップ容量CBの他端は、端子SWに接続される。端子SWは、上記MOSFETQ10のソース及びMOSFETQ12のドレインに接続されるとともに、インダクタLの入力側と接続されている。インダクタLの他端と回路の接地電位との間には、キャパシタCが設けられて、1.2Vのような出力電圧Vout が形成されて、図示しない負荷回路等に供給される。
上記MOSFETQ11のソースとMOSFETQ10のソースは、差動増幅回路AMPの入力端子(+)、(−)に接続される。この差動増幅回路AMPは、前記図2に示したような回路からなり、上記MOSFETQ10とQ11のソースの電位を等しくして精度の高いセンス電流を得るように動作する。上記MOSFETQ11により形成されたセンス電流が流れるMOSFETQ3は、前記LD−MOSFETの様な高耐圧素子により構成される。かかるMOSFETQ3のソース側及びドレイン側には前記図2に示したバイアス電流源Ib1とIb2に対応したバイアス電流源Ibが設けられる。そして、MOSFETQ3のドレインは、ダイオードDを介して端子CSに接続され、ここに電圧信号に変換する抵抗Rsが接続される。この端子CSで発生した電圧信号は、前記帰還ループFB2の信号として用いられる。
この実施例では、特に制限されないが、スロープ補償回路SCが設けられる。スロープ補償回路SCは、ランプ波形に対応した電流信号を形成して端子RAMPを介して電圧信号に変換する抵抗素子に供給する。上記端子RAMPで発生した電圧信号は、トランジスタT1のエミッタに供給される。このトランジスタT1のベースには、上記抵抗Rsで形成されたセンス電流IL/5000(=N)に対応した電圧信号がダイオードDによりレベルシフトされて供給される。この結果、トランジスタT1のエミッタには、上記抵抗Rsで形成された電圧信号と、上記スロープ補償回路SCのランプ波形に対応した電圧信号が加算されて電圧比較回路VC1に伝えられる。
出力電圧Vout は、抵抗R1とR2による分圧回路により分圧されて端子FBに入力される。端子FBに入力された分圧電圧は前記帰還ループFB1の信号としてエラーアンプEAに入力される。エラーアンプEAは、基準電圧Vref との差分を取り出す。エラーアンプEAの出力信号は、端子EOに設けられた抵抗やキャパシタからなる補償回路でノイズ成分が除去されて電圧比較回路VC1に伝えられる。端子TRKに設けられた抵抗とキャパシタは、ソフトスタート信号を形成して上記エラーアンプEAに伝える。つまり、電源投入直後での出力電圧Vout が上記ソフトスタート信号に対応して緩やかに立ち上がるように制御する。発振回路OSCは、端子CTに接続されたキャパシタ等により周波数設定が行われて、PWM信号の周波数を設定する。この発振回路OSCで形成されたパルスは、PWM信号を形成するフリップフロップ回路FFのリセット信号RESとされる。
前記図13に示したピーク電流制御方式では、発振回路により形成されたリセット信号RESが同図のリセットパルスRPに対応しており、フリップフロップ回路FFをリセットして反転出力/Qから得られるPWM信号を立ち上げる。これにより、高電位側スイッチMOSFETQ10がオン状態となり、そのセンス電流IL/NがMOSFETQ11により検出されて電圧信号とされる。そして、出力電圧Vout の分圧電圧EOとが電圧比較回路VC1で比較され、上記IL/Nに対応した電圧が上記電圧EOに到達した時点でフリップフロップ回路FFをセットして、上記PWM信号をロウレベルに変化させる。これにより、上記高電位側スイッチMOSFETQ10、Q11がオフ状態となり、代わって低電位側MOSFETQ12がオン状態に切り換えられる。
上記トランジスタT1のエミッタ側に設けられたMOSFETQ14とQ13は、上記フリップフロップ回路FFの出力信号Qを受けてスイッチ動作を行うものであり、電圧比較回路VC1にヒステリシス特性を持たせるように動作する。つまり、上記のようにフリップフロップ回路FFがセットされると、MOSFETQ14及びQ15がオン状態となり、トランジスタT1を強制的にオフ状態にさせるとともに電圧比較回路VC1の入力電位を低下させて、上記リセット信号RESによりフリップフロップ回路FFがリセットされるまでセット状態を維持させる。
論理回路LGCは、上記高電位側MOSFETQ10と低電位側MOSFETQ12とが同時にオン状態にならないようなデッドタイムを設定する回路と、上記高電位側MOSFETQ10、Q11に伝えられる制御電圧を上記昇圧電圧に対応した信号レベルに変換するレベルシフト回路が設けられている。
前記のように同図に点線で示したように高電位側スイッチMOSFETGHと低電位側スイッチMOSFETGLは、それぞれが1つの半導体チップで形成される。これ以外の発振回路OSC、エラーアンプEA、フリップフロップ回路FF及び電圧比較回路VC1、トランジスタT1やスロープ補償回路SCは、PWM信号を形成するPWM制御回路を構成し、論理回路LGC、ドライバDV1、DV2、電源回路REGや差動増幅回路AMPとMOSFETQ3はドライバ回路を構成して1つの半導体チップで形成される。
図5には、この発明に係るスイッチング電源装置の他の一実施例の全体構成図が示されている。この実施例では、前記図4の実施例にMOSFETQ11で形成されたセンス電流IL/5000を用いたカレントリミッタ回路が追加される。カレントリミッタ回路は、上記外付け抵抗Rsの端子電圧を用いることにより実現される。つまり、リミッタ電流に対応した基準電圧VRと上記抵抗Rsが形成された電圧とを電圧比較回路VC2で検出し、オアゲート回路Gを通してフリップフロップ回路FFをセット状態にして、上記高電位側スイッチMOSFETQ10、Q11、Q12をオフ状態にしてしまうものである。センス電流はスイッチング時にノイズを発生するため、誤動作防止のためにセンス電流検出には数十ns程度のブランキング回路BLが設けられる。
この実施例では、本発明に係る半導体集積回路装置を並列接続した場合、エラーアンプEAの出力同士を接続することにより高精度のカレントシェアにも利用することができる。カレントシェアはエラーアンプEAの出力をダイオード(トランジスタT2のべース,エミッタ)を介して外部端子ISHに接続される。例えば、2つのスイッチング電源装置の外部端子ISH同士を相互に接続する。このように外部端子ISH同士を相互に接続することにより2つのスイッチング電源装置でのエラーアンプEAの出力電圧は共通化されて同様な出力電圧Vout を形成するように動作するので、シェアリングが可能となり出力電流供給能力を倍増させることができる。
図6には、前記スロープ補償回路の動作を説明するための波形図が示されている。同図には、スロープ補償なしの場合とスロープ補償ありの場合とが比較されて示されている。同図は、PWM信号のデューティDが60%の場合で、点線が定常時のリップル電流波形が示されており、Δiのようなノイズが入力された場合が実線で示されている。同図のようにスロープ補償なしのときには、上記Δiのノイズ電流によりリップル電流が定常時のリップル電流から外れて発振動作をしてしまう。しかしながら、スロープ補償ありの場合には、同じくΔiのようなノイズ電流が入力されてもスロープ波形の追加によって、定常時のリップル電流波形に収束する。同図の電圧Veoは、前記図13の電圧EOに対応している。
図7には、前記スロープ補償回路の動作を説明するための他の波形図が示されている。同図は、PWM信号のデューティDが40%を例にして図6と同様にスロープ補償なしの場合とスロープ補償ありの場合とが比較されて示されている。このようにデューティDが50%以下の安定動作時においても、スロープ補償を行うことよりスロープ補償をしない場合に比べて収束性を向上させることができる。このようなスロープ補償に関しては、前記非特許文献1において詳細に説明されている。
図8には、この発明に係るスイッチング電源装置に用いられる半導体集積回路装置の一実施例の構成図が示されている。同図には、実際の半導体集積回路装置に対応して、ピン配置及び内部構成が例示的に示されている。この実施例では、3つの半導体チップが1つのパッケージに搭載されるマルチチップモジュール集積回路とされる。半導体チップは、前記高電位側スイッチMOSFETGHと低電位側スイッチMOSFETGL及び制御回路DRVCから構成される。上記高電位側スイッチMOSFETGは、前記メインMOSFETQM(Q10)とセンスMOSFETQS(Q11)から構成される。低電位側スイッチMOSFETGLは、前記MOSFETQ12により構成される。そして、図5に点線で示したように制御回路DRVCのように、前記ドライバDV1、DV2、論理回路LGC、差動増幅回路AMP、MOSFETQ3及び電源回路REG等からなる半導体チップで構成される。したがって、前記図5のようなスイッチング電源装置を構成する場合、制御回路のうちPWM信号を形成する制御部分の回路が、外部に設けられた別チップの半導体集積回路装置に構成されるものである。
この実施例の半導体集積回路装置は、チップの周辺部に1ないし56の外部端子が設けられ、それぞれに同図に示したような信号ないし電圧が供給され、又は外部部品が接続される。半導体集積回路装置の裏面側には入力端子VIN、出力端子SW及びCGNDのようなタブパッド(TAB PAD)が設けられる。なお、前記図4又は図5の制御回路の全部を上記制御回路DRVCに内蔵させてもよい。
一般的には、上記のようなセンスMOS方式を採用する場合、センスMOSFETQSとメインMOSFETQMはペア比が重要となるため同構造の素子でなければならないので、コントロールICにパワーMOSFETが内蔵されている1チップ構成のデバイスにしなければならなく、コントローラとパワーMOSFETとを別チップのディスクリート構成では上記センス電流が得られない。また、1チップ構成でコントロールICにパワーMOSFETを内蔵されるときには、パワーMOSFETはディスクリートのパワーMOSFETに比べ大幅に特性が悪化するので大電流用途では使用できず電流容量の制限が出てしまう。
この実施例のような縦型構造のMOSFETを用いて、1つの半導体チップCP1に高電位側のメインMOSFETQMと同構造の1/N倍のセンスMOSFETQSを設けた場合、製造工程によって生じる両MOSFETQMとQSのしきい値電圧Vgsやオン抵抗のペア比ばらつきが最小限に抑えることができる。また、温度上昇に伴うオン抵抗の変化についてもメインMOSFETQM、センスMOSFETQSとで同様に増減するためセンス電流に温度依存が少ない。よって、これらMOSFETQMとQSに前記図2のような高精度の差動増幅回路を組み合わせることにより、ピーク電流制御に用いることのできる高精度のセンス電流検出が可能になる。
図9には、前記高電位側スイッチMOSFET、低電位側スイッチMOSFETとして用いられる縦型パワーMOSFETQ10〜Q12の一実施例の素子断面構造図が示されている。同図には、1つのMOSFET(セル)が例示的に示されている。ドレインN+領域はシリコン基板の下側にある。ゲート電極は、チャネルに挟まれたN層の全面を覆い、ゲート下の電界集中を緩和させている。電子は、N+層からなるソースからチャネルを水平に通りN層に達する。このとき、ゲート電極下の正の電圧によりN層の表面はN+蓄積層になっており、かかるN+蓄積層を通してN層の全面を垂直に電子が流れてドレインに達する。この実施例のパワーMOSFETでは、上記のような電子の流れから縦型構造と呼ばれるものである。
上記中心部のN層を囲むようにチャネル及びN+層のソースがリング状態に形成される。上記チャネル及びソース(N+層)が形成されるP層がセルの分離領域として作用する。上記ソース、チャネル及び中心部のN層の形状が六角形にされて、複数のセルが蜂の巣状に配置される。例えば、20000個のセルにより上記MOSFETQ10が形成され、4個のセルにより上記MOSFETQ11が形成される。これにより、MOSFETQ10とQ11は、5000:1のような面積比(電流比)を持つようにされる。上記MOSFETQ10とQ11のドレインは、基板裏面で共通にされており、ゲートは表面側で金属配線層により共通に接続される。そして、上記20000個のセルのソースが同図に例示的に示されている表面の金属配線層により共通に接続され、上記4個のセルも同様に金属配線層により相互に接続される。MOSFETGLも上記センスMOSFETが存在しないだけで上記同様な構造とされる。
図18には、この発明に係るスイッチング電源回路に用いられる発振回路OSCとパルス発生回路PGの一実施例のブロック図が示されている。発振回路OSCは、外部端子CTに接続されたキャパシタCと、定電流源I1,I2、スイッチS1及びヒステリシスコンパレータCPから構成される。上記定電流源I1は、電源電圧REG5から上記キャパシタCに充電電流を流す。上記スイッチS1のオン状態により上記定電流源I1より大きな定電流を回路の接地電位に向けて流し、差分電流(I2−I1)によって上記キャパシタCを放電させる。ヒステリシスコンパレータCPは、第1しきい値電圧V1からそれより低い第2しきい値電圧V2に外部端子CTの電圧が遷移する第1状態と第2しきい値電圧V2から第1しきい値電圧V1に外部端子CTの電圧が遷移する第2動作状態とを持つ。例えば、上記ヒステリシスコンパレータCPが上記第1動作状態のとき出力信号CPout がロウレベルにされて上記スイッチS1をオフ状態にする。上記ヒステリシスコンパレータCPが上記第2動作状態になると出力信号CPout がハイレベルにされて上記スイッチS1をオンにする。
上記キャパシタCの電圧が低く、上記ヒステリシスコンパレータCPが第2動作状態のとき上記スイッチS1がオフ状態となり、上記キャパシタCは上記定電流源I1により充電される。上記キャパシタCの電圧が上記第1しきい値電圧V1に到達すると、ヒステリシスコンパレータCPの出力信号CPout がロウレベルからハイレベルに変化して第1動作状態にされ、それに対応して上記スイッチS1がオン状態にされる。上記スイッチS1のオン状態により、キャパシタCは上記差電流による放電動作に切り換えられる。上記キャパシタCの電圧が上記第2しきい値電圧V2に到達すると、ヒステリシスコンパレータCPは、出力信号CPout をロウレベルに変化させて再び第2動作状態にされ、上記スイッチS1をオフ状態にさせる。このような動作の繰り返しにより、上記キャパシタCの電位は、上記第1しきい値電圧V1と第2しきい値電圧V2の範囲で変化する。
上記発振回路OSCの出力信号CPout は、分周回路で周波数fが1/2に分周される。この分周出力f/2は、スイッチS3の接点a側を通してパルス発生回路PGに入力される。また、上記分周出力f/2は、出力バッファOBとスイッチS2の接点a側を通して外部端子SYNCから出力される。また、この外部端子SYNCからの信号は、上記スイッチS2の接点b側−インバータ回路IN1、IN2及びスイッチS4の接点a側と上記スイッチS3の接点b側を通して上記パルス発生回路PGに入力される。上記インバータ回路IN1の出力信号は、上記インバータ回路IN2をバイパスさせる上記スイッチS4の接点b側と上記スイッチS3の接点b側を通して上記パルス発生回路PGに入力される。
上記スイッチS2とS3は、制御信号CT1により制御され、上記スイッチS4は、制御信号CT2により制御される。上記制御信号CT1とCT2は、電圧判定回路VDにより形成される。電圧判定回路VDは、上記キャパシタCの電位が、上記第1しきい値電圧V1よりも高いか、上記第2しきい値電圧V2よりも低いか、それ以外、つまりは上記第1しきい値電圧と第2しきい値電圧V2の範囲内であるかの判定動作を行う。例えば、上記キャパシタCの電位を、上記第1しきい値電圧V1より低い第1論理しきい値電圧を持つインバータ回路IN3と、上記第2しきい値電圧V2より高い第2論理しきい値電圧を持つインバータ回路IN4の出力信号を論理回路LOに供給して、その組み合わせにより制御信号CT1とCT2を形成する。
上記キャパシタCの電位が上記判定電圧よりも低く、第2論理しきい値電圧よりも高いとき、例えば制御信号CT1をロウレベルにしてスイッチS2とS3を接点a側に接続させる。上記キャパシタCの電位が、上記第1論理しきい値電圧より高いとき、あるいは上記第2論理しきい値電圧よりも低いときには制御信号CT1をハイレベルにしてスイッチS2とS3を接点b側に接続させる。そして、上記キャパシタCの電位が、上記第2論理しきい値電圧よりも低いときに制御信号CT2をロウレベルにして上記スイッチS4を接点a側に接続させ、上記第1論理しきい値電圧よりも高いときに制御信号CT2をハイレベルにして上記スイッチS4を接点b側に接続させる。
パルス発生回路PGは、上記のようなスイッチ2〜4からなる信号伝達経路を通して上記発振回路の分周出力f/2又は外部端子SYNCを通して入力されたパルス信号に応答して後述するようなPWM信号を形成するためのリセット信号RESと最大デューティ信号MXDを形成する。
図19には、図18の発振回路OSCとパルス発生回路PGの動作を説明するための波形図が示されている。3Vは前記第1しきい値電圧V1に対応しており、2Vは上記第2しきい値電圧V2に対応している。また、定電流源I1の電流に対して定電流源I2の電流は2倍にされる。それ故、キャパシタCが接続された外部端子CTは定電流I1に対応した電流によって充電/放電させられた三角波となる。ヒステリシスコンパレータCPの出力信号CPout は、充電動作のときにロウレベルとなり、放電動作のときにはハイレベルになる。その周波数Fは、F(Hz)=I1(A)/[2×C(F)]×1Vとなる。ここで、C(F)は、キャパシタCの容量値である。1Vは、上記第1しきい値電圧V1と第2しきい値電圧V2の電位差である。
分周回路の出力信号f/2は、上記発振回路OSCの出力信号CPout を1/2分周したパルスとされる。上記パルス発生回路は、上記分周出力f/2がロウレベルからハイレベルに立ち上がるときに最大デューティ信号MXDを発生させ、それにより時間T(例えば50ns)だけ遅れたタイミングでリセットパルスRESを発生させる。
図20には、この発明に係るスイッチング電源回路の一実施例の一部概略回路図が示されている。この実施例は、入力電圧Vinを降圧した出力電圧Vout を形成する、いわゆる降圧型スイッチング電源回路に向けられている。特に制限されないが、入力電圧Vinは、約12Vのような比較的高い電圧とされ、出力電圧Vout は約1.2V程度の低い電圧とされる。
上記入力電圧Vinは、高電位側スイッチMOSFETQ10を介してインダクタLの入力側から電流の供給を行う。インダクタLの出力側と回路の接地電位GNDとの間にはキャパシタCOが設けられ、かかるキャパシタCOにより平滑された出力電圧Vout が形成される。この出力電圧Vout は、マイクロプロセッサCPU等のような負荷回路Load の動作電圧とされる。上記インダクタLの入力側と回路の接地電位VSSとの間には、スイッチMOSFETQ12が設けられる。このMOSFETQ12は、上記スイッチMOSFETQ10がオフ状態のときにオン状態となって上記インダクタLの入力側を回路の接地電位にして上記インダクタLに発生する逆起電圧をクランプする。上記スイッチMOSFETQ10とQ12は、Nチャネル型のパワーMOSFETにより構成される。上記のようにスイッチMOSFETQ10とQ12の接続点は、上記インダクタL1の入力側に接続される。
上記出力電圧Vout は、帰還信号VFとしてPWM生成回路PWMCに帰還される。PWM生成回路PWMCは、上記帰還信号VFを受けて、上記出力電圧Vout を約1.2Vのような電圧に制御するPWM信号を生成して制御回路Logに伝える。制御回路Logは、上記PWM信号に対応した高電圧信号と低電位側信号を形成する。上記両信号には上記MOSFETQ10とQ12が同時にオンしないようなデッドタイムが設定されている。上記高電位側信号は、後述するようなレベルシフト(レベル変換)機能持つドライバDV1を通して上記高電位側スイッチMOSFETQ10のゲートに伝えられる。上記低電位側信号は、ドライバDV2を通して上記低電位側スイッチMOSFETQ12のゲートに伝えられる。
図21には、図20のスイッチング電源回路の動作を説明するための要部回路図が示され、図22にはその動作波形図が示さている。図21に示したようにPWM信号(パルス幅制御信号)によりスイッチ制御される高電位側スイッチMOSFETQ10を通してインダクタLの入力側に電流I1を供給し、インダクタLの出力側と回路の接地電位との間に出力キャパシタCOを設けて出力電圧Vout を得る。上記インダクタLと接地電位との間には、低電位側スイッチMOSFETQ12が設けられる。このMOSFETQ12は、上記MOSFETQ10がオフ状態にされたときのインダクタLの入力側を回路の接地電位VSSに電圧クランプさせ、上記インダクタLを通して負荷に供給される電流ILに対応した電流I2を流す。上記MOSFETQ10とQ12は交互にオンしており、その中点電圧VSWHは0V(VSS)と入力電圧Vinとを往復する波形となる。出力電圧Vout の安定化はPWMのデューティ(Duty)を調整することによって達成される。図22において、インダクタLに流れる電流ILの平均電流が負荷電流Iout と等しくなる。
図23に、この発明に係るスイッチング電源回路の一実施例の全体概略回路図が示されている。この実施例のスイッチング電源回路のPWM生成回路PWMCはピーク電流制御方式とされる。ピーク電流制御方式では前記出力電圧Vout を帰還させる帰還ループに加えて、入力電流IL/Nをモニタして帰還させる帰還ループとを設けることによりフィードバックループの系の不安定要素を打ち消して位相補償を容易にする。そのためループゲインを必要以上に落とす必要がないため、電源の高速負荷応答に適した回路といえる。この実施例のPWM生成回路PWMCは、フリップフロップ回路FFの反転信号/QからPWM信号を生成する。このフリップフロップ回路FFは、上記図18のパルス発生回路PGにより形成されたリセット信号RESによりリセットされる。そして、出力電圧Vout に対応した帰還信号VFと基準電圧Vref とを受けるエラーアンプEAの出力信号EOと、上記高電位側スイッチMOSFETQ10に流れる電流をセンスして形成された信号CSとを受けるコンパレータの出力信号によりセットされる。
図24には、図23のスイッチング電源回路の動作を説明するための波形図が示されている。このようなピークピーク電流制御方式では、上記リセット信号RESの到来によりフリップフロップ回路FFがリセットされてPWM信号がハイレベルとなり、高電位側スイッチMOSFETQ10をオン状態にさせる。このMOSFETQ10の電流I1に対応した電流を抵抗Rに流してモニタ電圧CSを形成する。コンパレータは、上記モニタ電圧CSが上記エラーアンプEAの出力信号EOに到達したときにフリップフロップ回路FFを反転させてPWM信号をハイレベルからロウレベルに変化させる。このように出力電流I1に対応した電流のモニタ電圧CSによりPWM信号を形成するので高速負荷応答を実現することができる。上記PWM信号をハイレベルからロウレベルにされることに応じて高電位側MOSFETQ10がオフ状態にされて、低電位側MOSFETQ12がオン状態に切り換えられる。
図25には、図24のスイッチング電源回路の一実施例の要部概略回路図が示されている。上記入力電圧Vinは、高電位側スイッチMOSFET10、インダクタL、MOSFETQ12及びドライバDV1,DV2は前記図23と同様である。上記スイッチMOSFETQ10とQ12は、特に制限されないが、Nチャネル型の縦型パワーMOSFETにより構成される。上記のようにスイッチMOSFETQ10とQ12との接続点は、上記インダクタLの入力側に接続される。同図のMOSFETQ10とQ11及びQ12は、前記図1のMOSFETQMとQS及びGLに対応している。また、キャパシタCOは、前記図1のキャパシタC対応している。
この実施例では、高電位側スイッチMOSFETQ10に対してセンス用のMOSFETQ11が設けられる。これらの2つのMOSFETQ10とQ11は、1つの半導体チップCP1に形成される。MOSFETQ10は、高電位側スイッチMOSFETとしての電流ILを形成する。これに対して、MOSFETQ11は、上記MOSFETQ10に流れる電流ILをモニタするセンスMOSFETである。これらは、後述するように1つの半導体基板上に形成される縦型MOSFETとされる。その面積比が例えばN:1(例えば5000:1)のように形成される。これにより、MOSFETQSによりIL/N(IL/5000)のような電流が流れるようにされる。また、低電位側スイッチMOSFETQ12も1つの半導体チップCP2により形成される。
上記MOSFETQ10とQ11は、ドレインとゲートは半導体基板上において一体的に形成されることにより、それぞれが同じ電圧にされる。これらのMOSFETQ10とQ11は、ソースフォロワ出力MOSFETとして動作するので、上記のような面積比に対応した電流IL/Nを得るためには、上記両MOSFETQ10とQ11のソース電位も等しくする必要がある。差動増幅回路AMPの正相入力(+)と負相入力(−)には、上記両MOSFETQ10とQ11のソース電位がそれぞれ供給される。この差動増幅回路AMPの出力電圧Voは、PチャネルMOSFETQ13のゲートに供給される。このMOSFETQ13のソースは、上記MOSFETQ11のソースに接続される。上記MOSFETQ13のドレインには、特に制限されないが、ダイオードDと抵抗Rsが設けられる。抵抗Rsは、上記MOSFETQ11のセンス電流IL/Nに対応した電圧信号を形成し、この電圧はPWM信号を形成するための1つの前記帰還信号CSとされる。
この実施例では、特に制限されないが、上記MOSFETQ13のソース側とドレイン側にバイアス電流源Ib1とIb2が設けられる。これらのバイアス電流源Ib1とIb2は、特に制限されないが、共通の電流により動作する電流ミラーMOSFETにより構成されて、同じバイアス電流を流すようにされる。このようなバイアス電流源Ib1とIb2を設けることにより、センス電流が殆ど零のような無負荷時でも正常にメインMOSFETQ10とセンスMOSFETQ11のドレイン電圧を等しくして精度よくセンス電流を流すような状態に維持しつつ、抵抗Rsに上記MOSFETQ13に流すバイアス電流が流れ込むことによる発生するオフセットを回避することができる。
上記抵抗Rsにより形成された電圧は、前記のように図23に示したような2つの帰還ループVFとCSを用いたピーク電流制御方式の上記帰還信号CSとして用いられる。図23に示したピーク電流制御方式のPWM生成回路PWMCにより、上記出力電圧Vout を約1.2Vのような電圧に制御するPWM信号が形成される。つまり、上記抵抗Rsにより、前記図24に示したようなセンス電流に対応した電圧CS(IL/N)のピーク値と、出力電圧Vout を図示しない分圧回路により分圧し、その分圧電圧と基準電圧とを受けるエラーアンプEAの出力信号EOとの比較信号によりPWM信号が形成される。このPWM信号によりスイッチMOSFETQ10とQ12のスイッチ制御が行われる。
この実施例では、高電位側スイッチ素子として、低オン抵抗・低QgdのNチャネル型のパワーMOSFETQ10を用いてソースフォロワ出力回路として動作させる。上記中点の電位を上記入力電圧Vinに対応した高電圧BOOTを得るようにするために、言い換えるならば、MOSFETQ10のしきい値電圧分だけ中点電位VSWHが低下して損失が生じてしまうのを防ぐために昇圧回路が設けられる。
上記昇圧回路は、上記MOSFETQ10がオン状態のときのゲート電圧を上記入力電圧Vinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。つまり、上記中点は、図示のようなブートストラップ容量CBの一端に接続される。このブートストラップ容量CBの他端は、ショットキーダイオードSBD等のようなスイッチ素子を介して5V(REG5)のような電源端子Vccに接続される。上記低電位側スイッチMOSFETQ12がオン状態で、上記高電位側スイッチMOSFETMOSFETQ10がオフ状態のとき、上記ブートストラップ容量CBに上記電源端子Vccからチャージアップが行われる。そして、MOSFETQ12がオフ状態となり、MOSFETQ10がオン状態に切り替わるときには、MOSFETQ10のソース側電位に対してゲート電圧が上記ブートストラップ容量CBに対する前記チャージアップ電圧分(Vin+Vcc)だけ昇圧される。この例では、上記ショットキーダイオードSBDによる電圧損失は無視するものとする。この昇圧電圧BOOTは、上記ドライバDV1、上記バイアス電流源Ib1及び差動増幅回路AMPの動作電圧として用いられる。
図25の差動増幅回路AMPは、前記図2に示した回路が用いられる。上記差動増幅回路AMPの出力電圧Voは、MOSFETQ13のゲートに接続される。そして、差動増幅回路AMPの上記正相入力(+)と負相入力(−)は、上記メインMOSFETQ10とセンスMOSFETQ11のソースに接続されている。差動増幅回路AMPにおいて、上記差動MOSFETQ1とQ2のドレイン電圧が上記Vo=Vbのように等しくなるということは、正相入力(+)と負相入力(−)とが等しくなり、上記Ib4=Ib3/2の条件が成立するということである。したがって、センス電流(IL/N)の増減やLDーMOSFETQ13のVth影響がなくなり、システマチックオフセットがキャンセルされて、せいぜい5.3uV(マイクロボルト)のように小さく、差動増幅回路AMPの高精度化が図られる。
この実施例では、上記のようにセンス電流ILの増減に関係なくせいぜい5.3uVのように無視できる程度にオフセット電圧を小さくすることができる。また、メインMOSFETQ10に流れるメイン電流がゼロアンペア付近から差動増幅回路AMPの出力電圧Voを発生させることができる。かかる出力電圧Voは、メイン電流ILの増加に対応したMOSFETQ13のゲート,ソース電圧Vgsの増加を補償するように低下するので、前記のように上記メインMOSFETQ10とセンスMOSFETQ11のソース電位が等しくされて高い精度でのピーク電流制御方式によるPWM制御が実現できる。
図26には、この発明に係るスイッチング電源装置の一実施例の全体構成図が示されている。特に制限されないが、同図で太い一点鎖線で囲まれた部分が、マルチチップ構成の半導体集積回路装置とされる。つまり、点線で示したような2つのパワーMOSFETGH,GL及びそれの制御回路DVRCとそれ以外からなる4つの半導体チップが1つのパッケージに搭載されて構成される。高電位側スイッチMOSFETGHは、前記メインMOSFETQ10と、前記センスMOSFET11により構成される。MOSFETQ10とQ11の面積比(電流比)は、5000:1のように設定されている。低電位側スイッチMOSFETGLは、MOSFETQ12により構成される。上記MOSFETQ12のソースは、スイッチングノイズの影響を軽減するために独立した外部接地端子PGNDに接続される。
端子VINから約12Vのような入力電圧供給される。端子VINの電圧は、上記MOSFETQ10及びQ11のドレインに接続されるとともに、電源回路REGに供給される。電源回路REGは、上記12Vのような入力電圧VINを受けて約5Vのような内部電圧(REG5)を形成する。端子REG5には、上記安定化用のキャパシタが接続されている。上記内部電圧(REG5)は、上記高電位側スイッチMOSFET10,Q11と低電位側スイッチMOSFETQ12のスイッチ制御信号を形成する論理回路LGC、上記低電位側スイッチMOSFETQ12のゲートに供給される駆動信号を形成するドライバDV2、及び特に制限されないが、スロープ補償用のトランジスタT1等のような内部回路の動作電圧とされる。
上記内部電圧(REG5)は、昇圧回路を構成するショットキーダイオードSBD及び端子BOOTを通してブートストラップ容量CBの一端に接続される。このブートストラップ容量CBの他端は、端子SWに接続される。端子SWは、上記MOSFETQ10のソース及びMOSFETQ12のドレインに接続されるとともに、インダクタLの入力側と接続されている。インダクタLの他端と回路の接地電位との間には、キャパシタCOが設けられて、1.2Vのような出力電圧Vout が形成されて、図示しないCPU等のような負荷回路等に供給される。
上記MOSFETQ11のソースとMOSFETQ10のソースは、差動増幅回路AMPの入力端子(+)、(−)に接続される。この差動増幅回路AMPは、前記図2に示した回路からなり、上記MOSFETQ10とQ11のソースの電位を等しくして精度の高いセンス電流を得るように動作する。上記MOSFETQ11により形成されたセンス電流が流れるMOSFETQ13は、前記LD−MOSFETにより構成される。かかるMOSFETQ13のソース側及びドレイン側には前記図25に示したバイアス電流源Ib1とIb2に対応したバイアス電流源Ibが設けられる。そして、MOSFETQ13のドレインは、ブランキング回路BK及びダイオードDを介して端子CSに接続され、ここに電圧信号に変換する抵抗Rsが接続される。
この端子CSで発生した電圧信号は、前記帰還信号CSとして用いられる。また、リミッタ電流に対応した基準電圧VRと上記抵抗Rsが形成された電圧とを電圧比較回路VC2で検出し、オアゲート回路G1を通してフリップフロップ回路FFをセット状態にして、PWM信号をロウレベルとして上記高電位側スイッチMOSFETQ10、Q11をオフ状態にしてしまうものである。センス電流はスイッチング時にノイズを発生するため、誤動作防止のためにセンス電流検出には数十ns程度の上記ブランキング回路BKが設けられる。
この実施例では、特に制限されないが、スロープ補償回路SCが設けられる。スロープ補償回路SCは、ランプ波形に対応した電流信号を形成して端子RAMPを介して電圧信号に変換する抵抗素子に供給する。上記端子RAMPで発生した電圧信号は、トランジスタT1のエミッタに供給される。このトランジスタT1のベースには、上記抵抗Rsで形成されたセンス電流IL/5000(=N)に対応した電圧信号がダイオードDによりレベルシフトされて供給される。この結果、トランジスタT1のエミッタには、上記抵抗Rsで形成された電圧信号と、上記スロープ補償回路SCのランプ波形に対応した電圧信号が加算されて電圧比較回路VC1に伝えられる。
出力電圧Vout は、抵抗R1とR2による分圧回路により分圧されて端子FBに入力される。端子FBに入力された分圧電圧は前記帰還信号VFとしてエラーアンプEAに入力される。エラーアンプEAは、基準電圧Vref との差分を取り出す。エラーアンプEAの出力信号は、端子EOに設けられた抵抗やキャパシタからなる補償回路でノイズ成分が除去されて電圧比較回路VC1に伝えられる。端子TRKに設けられた抵抗とキャパシタは、ソフトスタート信号を形成して上記エラーアンプEAに伝える。つまり、電源投入直後での出力電圧Vout が上記ソフトスタート信号に対応して緩やかに立ち上がるように制御する。発振回路OSCは、前記図18に示したように端子CTに接続されたキャパシタ及び前記定電流I1,I2により周波数設定が行われて、PWM信号の周波数を設定する。この発振回路OSCで形成されたパルスは、前記パルス発生回路PGに供給されて上記フリップフロップ回路FFのリセット信号RES、及び強制セット信号としての最大デューティ信号MXDが形成される。
ピーク電流制御方式では、発振回路OSCにより形成されたリセット信号RESにより、フリップフロップ回路FFをリセットして反転出力/Qから得られるPWM信号を立ち上げる。これにより、高電位側スイッチMOSFETQ10がオン状態となり、そのセンス電流IL/NがMOSFETQ11により検出されて電圧信号とされる。そして、エラーアンプEAにより形成された出力電圧Vout の分圧電圧と基準電圧Vref の差分出力EOとが電圧比較回路VC1で比較され、上記IL/Nに対応した電圧が上記電圧EOに到達した時点でフリップフロップ回路FFをセットして、上記PWM信号をロウレベルに変化させる。これにより、上記高電位側スイッチMOSFETQ10、Q11がオフ状態となり、代わって低電位側MOSFETQ12がオン状態に切り換ええられる。
上記トランジスタT1のエミッタ側に設けられたMOSFETQ14とQ13は、上記フリップフロップ回路FFの出力信号Qを受けてスイッチ動作を行うものであり、電圧比較回路VC1にヒステリシス特性を持たせるように動作する。つまり、上記のようにフリップフロップ回路FFがセットされると、MOSFETQ14及びQ15がオン状態となり、トランジスタT1を強制的にオフ状態にさせるとともに電圧比較回路VC1の入力電位を低下させて、上記リセット信号RESによりフリップフロップ回路FFがリセットされるまでセット状態を維持させる。
論理回路LGCは、上記高電位側MOSFETQ10と低電位側MOSFETQ12とが同時にオン状態にならないようなデッドタイムを設定する回路と、上記高電位側MOSFETQ10、Q11に伝えられる制御電圧を上記昇圧電圧に対応した信号レベルに変換するレベルシフト回路が設けられている。
この実施例では、本発明に係るスイッチング電源装置を並列接続した場合、エラーアンプEAの出力同士を接続することにより高精度のカレントシェアにも利用することができる。カレントシェアはエラーアンプEAの出力をダイオード(トランジスタT2のべース,エミッタ)を介して外部端子ISHに接続される。例えば、2つのスイッチング電源装置の外部端子ISH同士を相互に接続する。このように外部端子ISH同士を相互に接続することにより2つのスイッチング電源装置でのエラーアンプEAの出力電圧は共通化されて同様な出力電圧Vout を形成するように動作するので、シェアリングが可能となり出力電流供給能力を倍増させることができる。つまり、後述するようにスイッチング電源装置を複数並列動作させるとき、個々のスイッチング電源装置に流れる電流ILが等しくなるように分配され、特定のスイッチング電源装置が大きな電流を負担してしまうことによる熱暴走を防止する上で重要な条件とされる。
ノイズ電流によりリップル電流が定常時のリップル電流から外れて発振動作をしてしまう。しかしながら、スロープ補償回路を設けることにより、ノイズ電流が入力されてもスロープ波形の追加によって、定常時のリップル電流波形に収束する。このようなスロープ補償に関しては、前記非特許文献1において詳細に説明されている。
この実施例では、特に制限されないが、以下のような監視回路が設けられる。監視回路は、その信号経路は省略されているが、入力電圧VINが所定電圧以下に低下したことを監視する回路VLCOC,上記帰還信号CSを用いて出力電流が所定電流以上のオーバーカレントを監視する回路OCLCから構成される。これらの検出信号UVLO,OCLは、論理回路LGCに入力されてPWM信号に無関係に出力MOSFETQ10,Q11をオフ状態にさせる。また、これらの信号UVLO,OCLとスイッチング電源装置の動作制御信号ON/OFFとをオアゲート回路G2に供給して、MOSFETQ15をオン状態にして端子TRKをロウレベルにする。これにより、エラーアンプEAの出力が停止させられる。
図27には、この発明に係るスイッチング電源装置に用いられる半導体集積回路装置の一実施例の構成図が示されている。同図には、実際の半導体集積回路装置に対応して、ピン配置及び内部構成が例示的に示されている。この実施例では、3つの半導体チップが1つのパッケージに搭載されるマルチチップモジュール集積回路とされる。半導体チップは、前記図26に示した高電位側スイッチMOSFETQ10,Q11(GH)と低電位側スイッチMOSFETQ12(GL)及び制御回路DRVCから構成される。そして、図26に点線で示したように制御回路DRVCのように、前記ドライバDV1、DV2、論理回路LGC、差動増幅回路AMP、MOSFETQ13及び電源回路REG等からなる半導体チップで構成される。したがって、前記図26のようなスイッチング電源装置を構成する場合、制御回路のうちPWM信号を形成する制御部分の回路が、外部に設けられた別チップの半導体集積回路装置に構成され、合計4つの半導体チップが1つのモジュールとして構成される。
この実施例の半導体集積回路装置は、チップの周辺部に1ないし56の外部端子が設けられ、それぞれに同図に示したような信号ないし電圧が供給され、又は外部部品が接続される。半導体集積回路装置の裏面側には入力端子VIN、出力端子SW及びCGNDのようなタブパッド(TAB PAD)が設けられる。なお、前記図26制御回路の全部を上記制御回路DRVCに内蔵させて、1つのパッケージに搭載してもよい。
一般的には、上記のようなセンスMOS方式を採用する場合、センスMOSFETQ11とメインMOSFETQ10はペア比が重要となるため同構造の素子でなければならないので、コントロールICにパワーMOSFETが内蔵されている1チップ構成のデバイスにしなければならなく、コントローラとパワーMOSFETとを別チップのディスクリート構成では上記センス電流が得られない。また、1チップ構成でコントロールICにパワーMOSFETを内蔵されるときには、パワーMOSFETはディスクリートのパワーMOSFETに比べ大幅に特性が悪化するので大電流用途では使用できず電流容量の制限が出てしまう。
この実施例のような縦型構造のMOSFETを用いて、前記図25のように1つの半導体チップCP1に高電位側のメインMOSFETQ10と同構造の1/N倍のセンスMOSFETQ11を設けた場合、製造工程によって生じる両MOSFETQ10とQ11のしきい値電圧Vthやオン抵抗のペア比ばらつきが最小限に抑えることができる。また、温度上昇に伴うオン抵抗の変化についてもメインMOSFETQ10、センスMOSFETQ11とで同様に増減するためセンス電流に温度依存が少ない。よって、これらMOSFETQ10とQ11に前記図2のような高精度の差動増幅回路を組み合わせることにより、ピーク電流制御に用いることのできる高精度のセンス電流検出が可能になる。上記縦型パワーMOSFETQ10〜Q12は、前記図9の素子構造断面図に示したものが用いられる。
図28には、この発明に係る電源装置の一実施例のブロック図が示されている。この実施例では、前記図26に示したようなスイッチング電源装置SWREG1〜SWREGnの端子SYNC及びISHが互いに接続される。スイッチング電源装置SWREG1の端子CTには、キャパシタCが接続される。これにより、図18に示したような発振回路OSC、電圧判定回路VDの動作によって、スイッチング電源装置SWREG1においては同期端子SYNCを出力モードにして、スイッチング電源装置SWREG1の発振回路OSCで形成されたパルスを出力させる。
スイッチング電源装置SWREG2〜SWREGnの端子CTは、回路の接地電位VSSが与えられる。これにより、図18に示したような発振回路OSC、電圧判定回路VDの動作によって、スイッチング電源装置SWREG2〜SWREGnの同期端子SYNCは入力モードにされて、上記スイッチング電源装置SWREG1の発振回路OSCで形成されたパルスが入力されて上記スイッチング電源装置SWREG1と同期動作を行う。そして、図26に示した端子ISHが互いに接続されているので、同じ電流を分配するように各スイッチング電源装置SWREG1〜SWREGnが動作する。これにより、並列運転のときに特定のスイッチング電源装置に負荷電流が集中してしまい出力MOSFETが破壊してしまうという問題を回避することができる。
図28の電源装置では、スイッチング電源装置SWREG1〜SWREGnの同期端子SYNCを単純接続するだけで同期運転が可能になる。これにより、電流供給能力をn倍に増加させることができる。上記のような同期運転することにより、各スイッチング電源装置SWREG1〜SWREGnから発生するノイズの周波数が同一になるので、かかるノイズを減らすため対策を特定の周波数に向けて行うことができるといった利点が生じる。
図29には、この発明に係る電源装置の他の一実施例のブロック図が示されている。この実施例では、前記図26に示したようなスイッチング電源装置SWREG1〜SWREG2の端子SYNC及びISHが互いに接続される。スイッチング電源装置SWREG1の端子CTには、前記同様にキャパシタCが接続される。これにより、図18に示したような発振回路OSC、電圧判定回路VDの動作によって、スイッチング電源装置SWREG1においては同期端子SYNCを出力モードにして、スイッチング電源装置SWREG1の発振回路OSCで形成されたパルスを出力させる。
スイッチング電源装置SWREG2の端子CTは、電源電圧REG5が与えられる。これにより、図18に示したような発振回路OSC、電圧判定回路VDの動作によって、スイッチング電源装置SWREG2の同期端子SYNCは入力モードにされて、上記スイッチング電源装置SWREG1の発振回路OSCで形成されたパルスが入力され、それを反転させてパルス発生回路PGに供給して上記スイッチング電源装置SWREG1に対して位相が180°異なる同期動作を行う。上記2つのスイッチング電源装置SWREG1とSWREG2において、クロックが互いに180°位相反転しているため2フェーズ(phase) 動作を行うことになる。
このような2フェーズ動作により、図30に示した波形図のようにスイッチング電源装置SWREG1とSWREG1に設けられたインダクタL1,L2に流れる負荷電流IL1,IL2のリップル電流が小さくなり、これに対応して出力電圧Vout のリップル電圧及び出力平滑キャパシタCOのリップル電流も小さくすることが可能となる。また、電源装置の見かけ上の動作周波数が2倍となり電源の応答性(負荷電流に対するレスポンス)が向上するといった利点も生じる。電源装置のみかけ上の動作周波数により応答性をそのままにしたときには、各スイッチング電源装置SWREG1とSWREG2の動作周波数を半分に低下させることができる。この結果、個々のスイッチング電源装置SWREG1とSWREG2におけるスイッチング損失を1/2に低減させることができるために電源装置としての効率向上を図ることができる。さらに、図26に示した端子ISHが互いに接続されているので、同じ電流を分配するように各スイッチング電源装置SWREG1とSWREG2が動作する。また、前記図28の実施例と組み合わせて複数個ずつを2フェーズ動作させるものとしてもよい。
上記のような並列運転される電源装置では、比較的小さな電流供給能力しか持たないスイッチング電源装置を汎用スイッチング電源装置として設計しておけば、それが搭載ささるシステムの負荷電流に対応して上記汎用スイッチング電源装置の並列運転数を決めるだけで対応することができる。これにより、スイッチ電源の標準化が可能となり、実質的な電源装置の量産化が可能になるという効果も得られる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、パワーMOSFETは、横型MOSFETにより構成してもよい。このような横型MOSFETを用いることにより、制御回路の一部を1つの半導体チップに搭載するようにしてもよい。高電位側スイッチMOSFETGHはPチャネルMOSFETでもよい。その場合にはメインMOSFETQM、センスMOSFETQSはそれぞれPチャネルMOSFETとされ、縦型MOSFETとして構成され、ゲート及びソースが同一半導体基板上で共通にされる。
更に差動増幅回路AMPの入力それぞれにメインMOSFETQM及び、センスMOSFETQSのドレイン端子が接続され、差動増幅回路AMPの出力電圧Voを受けるMOSFETは、高電位側スイッチMOSFETGHがPチャネルMOSFETであったとしてもPチャネル型とされる。これはNチャネル型であった場合には、高電位側スイッチMOSFETGHが入力電圧Vinに接続されている関係で、出力電圧Voを高電圧で駆動する必要があり、差動増幅回路AMPの構成を複雑にするか、差動増幅回路AMP及びMOSFETQ3を高電位側スイッチMOSFETGHが構成される半導体基板上に形成して耐圧を上げる必要があるためである。
図18において、発振回路を構成する端子CTを用いて同期端子SYNCを出力モードにすること、入力モードにすること、入力モードのときのパルスの位相を同相モード、反転モードにするという3通りの動作切り換えにするものの他、外部端子に余裕があれば、制御端子を設けることによって同等の機能を簡単に実現することができる。
発振回路PSCの出力部に、例えば1/4分周回路を設けて位相が90°ずつ異なる4つのパルスを形成するようにし、それを4つの同期端子から出力させ、あるいは入力させるような機能を付加してもよい。この場合、1つのスイッチング電源をマスター動作させ、3つのスイッチング電源をスレーブ動作として3つの同期端子からマスター側に対して90°ずつ位相が異なるパルスを入力して、4つのスイッチング電源において位相が90°ずつ異なるパルスで並列運転させるようにすることもできる。このようにすれば、みかけ上の動作周波数を4倍にでき、あるいはスイッチング損失を1/4に低減させることができる。
スイッチング電源のパワーMOSFETは、横型MOSFETにより構成してもよい。このような横型MOSFETを用いることにより、制御回路の一部を1つの半導体チップに搭載するようにしてもよい。又パワーMOSFETは高電位側スイッチMOSFETQ10,Q11はPチャネルMOSFETでもよく、例えば縦型MOSFETとして構成され、ゲート及びソースが同一半導体基板上で共通にされる。