JP2009043314A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 - Google Patents

Abstract

【課題】読み出しアクセス時に発生する充放電電流及びノイズを低減し、ＮＡＮＤ型フラッシュメモリの動作を安定化させる。
【解決手段】一対の選択ゲート電極４、６と、前記一対の選択ゲート電極４、６の間の複数のフローティングゲート電極８と、各フローティングゲート電極８の間及び前記フローティングゲート電極８と前記選択ゲート電極４、６との間にそれぞれ設けられた複数のコントロールゲート電極２と、を備え、第１の読み出しアクセス時に、前記複数のフローティングゲート電極８のうち選択される第１のフローティングゲート電極８の両側の一対のコントロールゲート電極２に所定の読み出し電圧を印し、前記第1の読み出しアクセスに続く第２の読み出しアクセス時に、前記第１のフローティングゲート電極８から２ｎ（ｎは自然数）番目の第２のフローティングゲート電極８の両側の一対のコントロールゲート電極２に前記所定の読み出し電圧を印加する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法に関し、特に、フローティングゲート電極の両側に位置する一対のコントロールゲート電極を備えた不揮発性半導体記憶装置及び当該不揮発性半導体記憶装置の制御方法に関する。

従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、いわゆるＮＡＮＤ型フラッシュメモリが知られている。

従来のＮＡＮＤ型フラッシュメモリのメモリセルは、電荷を蓄積するフローティングゲート電極と当該フローティングゲート電極の電圧を制御するためのコントロールゲート電極によって構成される積層形成されたスタックゲート構造を有している。

メモリセルは、フローティングゲート電極の電荷蓄積状態に応じてデータを不揮発に記憶する。例えば、２値データを記憶する２値記憶方式を実現する場合には、チャネルから電子が注入されたフローティングゲート電極の閾値電圧より高い状態をデータ“０”としチャネルに電子が放出されたフローティングゲート電極の閾値電圧より低い状態をデータ“１”とする。なお、閾値分布をより細分化することによって、４値以上のデータを記憶する多値記憶方式を実現することもできる。

これに対して、書き込み電圧の低電圧化、高集積化及び高速化を実現する改良型ＮＡＮＤ型フラッシュメモリが知られている（特許文献１）。

特許文献１のＮＡＮＤ型フラッシュメモリのメモリセルは、フローティングゲートの両側に一対のコントロールゲート電極が位置し、一対のコントロールゲート電極の電圧が変化すると、一対のコントロールゲート電極に挟まれたフローティングゲート電極の電圧が変化する。

特許文献１のＮＡＮＤ型フラッシュメモリの書き込みアクセスでは、フローティングゲート電極の電圧と閾値電圧の関係に応じて２値又は多値のデータを不揮発に記憶する。

特許文献１のＮＡＮＤ型フラッシュメモリの読み出しアクセスでは、最初の読み出しアクセス時に任意のフローティングゲート電極が選択され、続く読み出しアクセス時に当該フローティングゲート電極に隣接するフローティングゲート電極が選択される。これらの読み出しアクセスは、データの読み出しが完了するまで連続的に行われる。

しかし、隣接するフローティングゲート電極が連続的に選択されるために、選択されるフローティングゲート電極だけでなく、選択されないフローティングゲート電極を制御するコントロールゲート電極の電圧を変化させる必要がある。

その結果、多数のコントロールゲート電極の電圧を変化させることによって、カップリング及び充放電電流によるノイズが、電源線及び信号線（例えば、ビット線）に影響を及ぼすために、ＮＡＮＤ型フラッシュメモリの動作が不安定になるという問題がある。
特開２００５−１０１０６６号公報

本発明の目的は、読み出しアクセス時に発生する充放電電流及びノイズを低減し、ＮＡＮＤ型フラッシュメモリの動作を安定化させることである。

本発明の第１の態様によれば、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた不揮発性半導体記憶装置の制御方法であって、第１の読み出しアクセス時に、前記複数のフローティングゲート電極のうち選択される第１のフローティングゲート電極の両側に位置する一対のコントロールゲート電極に所定電圧が印加され、前記第１の読み出しアクセスに続く第２の読み出しアクセス時に、前記第１のフローティングゲート電極から２ｎ（ｎは自然数）番目の第２のフローティングゲート電極の両側に位置する一対のコントロールゲート電極に前記所定の読み出し電圧が印加されることを特徴とする不揮発性半導体記憶装置の制御方法が提供される。

本発明の第２の態様によれば、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた不揮発性半導体記憶装置の制御方法であって、第１の読み出しアクセス時に、前記複数のフローティングゲート電極のうち選択される第１のフローティングゲート電極の電圧が変化し、前記第１の読み出しアクセスに続く第２の読み出しアクセス時に、前記第１のフローティングゲート電極から２ｎ（ｎは自然数）番目の第２のフローティングゲート電極の電圧が変化することを特徴とする不揮発性半導体記憶装置の制御方法が提供される。

本発明の第３態様によれば、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた不揮発性半導体記憶装置であって、物理アドレスの２ｍ―２（ｍは自然数）番地がそれぞれ連続する第１の論理アドレスに対応し、物理アドレスの２ｍ−１番地がそれぞれ前記第１の論理アドレスに続いて連続する第２の論理アドレスに対応する様に配置されたトランジスタを有するメモリ部を備えたことを特徴とする不揮発性半導体記憶装置が提供される。

本発明の第４態様によれば、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた不揮発性半導体記憶装置であって、物理アドレスの各番地がそれぞれ連続する論理アドレスに対応する様に配置されたトランジスタを有するメモリ部と、前記メモリ部の物理アドレスの２ｍ−２（ｍは自然数）番地をそれぞれ連続する第１の論理アドレスに変換し、前記メモリ部の物理アドレスの２ｍ−１番地をそれぞれ前記第１の論理アドレスに続いて連続する第２の論理アドレスに変換するためのアドレス変換テーブルを記憶するアドレス変換テーブル記憶部と、前記アドレス変換テーブル記憶部に記憶されたアドレス変換テーブルに従って前記フローティングゲート電極の両側に位置する一対のコントロールゲート電極に所定の読み出し電圧を印加する制御部と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、読み出しアクセス時に発生する充放電電流及びノイズを低減し、ＮＡＮＤ型フラッシュメモリの動作を安定化させることができる。

以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。

（基本構造）
はじめに、本発明の実施例に係る不揮発性半導体記憶装置の基本構造について説明する。

図１は、本発明の実施例に係る不揮発性半導体記憶装置の模式的回路構成図（ａ）及び模式的素子断面構造図（ｂ）である。

図１（ｂ）に示されるように、本発明の実施例に係る不揮発性半導体記憶装置は、半導体基板に形成されたｐ型のウェル２６と、ウェル２６上に図示されないゲート絶縁膜を介して設けられた一対の選択ゲート電極４、６と、選択ゲート電極４、６の間のウェル２６上に図示されないゲート絶縁膜を介して設けられた複数のフローティングゲート電極（ＦＧ）８と、各フローティングゲート電極（ＦＧ）８の間及びフローティングゲート電極（ＦＧ）８と選択ゲート電極４、６との間に電極間絶縁膜を介してそれぞれ設けられた複数のコントロールゲート電極（ＣＧ）２を備えている。このコントロールゲート電極（ＣＧ）２も図示されない絶縁膜を介してウェル２６上に設けられている。

各コントロールゲート電極（ＣＧ）２には、コントロールゲート線ＣＧ０〜８が接続され、選択ゲート電極４、６には、選択ゲート線ＳＧＳ、ＳＧＤが接続されている。

ウェル２６内には、ｎ型のビット線コンタクト領域１４、ソース線コンタクト領域１６及び複数の拡散層１８が設けられている。ビット線コンタクト領域１４には、ビット線ＢＬが配線されている。ソース線コンタクト領域１６には、ソース線ＳＬが配線されている。各拡散層１８は、各コントロールゲート電極（ＣＧ）２の下方のウェル２６内に設けられている。一対の選択ゲート電極４、６及び複数のフローティングゲート電極（ＦＧ）８は拡散層１８を共有して直列に配置され、ＮＡＮＤメモリセル列（以下「ＮＡＮＤストリング」という）が構成される。

ＮＡＮＤストリングは、ビット線ＢＬｋ又はＢＬｋ＋１との間に選択ゲートトランジスタＳＧ１を備え、コントロールゲート線ＣＧ０〜８に平行に１本の選択ゲート線ＳＧＤが接続されている。また、ＮＡＮＤストリングは、ソース線ＳＬとの間に選択ゲートトランジスタＳＧ２を備え、コントロールゲート線ＣＧ０〜８に平行に１本の選択ゲート線ＳＧＳが接続されている。また、ＮＡＮＤストリングは、コントロールゲート線ＣＧ８に隣接して接続される選択ゲートトランジスタＳＧ１を介して、ビット線ＢＬｋ又はＢＬｋ＋１に接続され、コントロールゲート線ＣＧ０に隣接して接続される選択ゲートトランジスタＳＧ２を介して、ソース線ＳＬに接続される。

これらの選択ゲートトランジスタＳＧ１、ＳＧ２の各ゲートに対して選択ゲート線ＳＧＳ、ＳＧＤが配線されている。

図１（ａ）より明らかなように、２本のＮＡＮＤストリングは、ビット線側選択ゲートトランジスタＳＧ１を介して別々のビット線ＢＬｋ、ＢＬｋ＋１に接続され、各ビット線毎のビット線コンタクトＣＢｋ、ＣＢｋ＋１を有する。

図１（ｂ）に示されるように、ＮＡＮＤストリングのビット線ＢＬ側は、ビット線側選択ゲートトランジスタＳＧ１の選択ゲート６に接続された選択ゲート線ＳＧＤを介してビット線コンタクト領域１４に接続され、ＮＡＮＤストリングのソース線ＳＬ側は、ソース線側選択ゲートトランジスタＳＧ２の選択ゲート４に接続された選択ゲート線ＳＧＳを介してソース線コンタクト領域１６に接続されている。

ＮＡＮＤストリングに対して更に、このようなソース側選択ゲートトランジスタＳＧ１及びビット線側の選択ゲートトランジスタＳＧ２までも含めた構成を「ＮＡＮＤメモリセルユニット」という。

図１（ａ）に示される回路構成は、２列のＮＡＮＤメモリセルユニットが示されたものであり、図１（ｂ）に示される構造は、図１（ａ）に示される回路構成のうち、１本のＮＡＮＤメモリセルユニット部分を模式的に表した断面構造に装置し、尚且つ、後述の図２（ｂ）に示される平面パターン図においてＩ−Ｉ線に沿った模式的断面構造を表している。

なお、上記例では、ビット線側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳがそれぞれ１本であるが、本発明の実施例は、これに限られるものではなく、ビット線側選択ゲート線ＳＧＤが２本以上であっても良く、ソース側選択ゲート線ＳＧＳが２本以上であっても良い。

なお、本発明の実施例では、フローティングゲート電極（ＦＧ）及びコントロールゲート電極（ＣＧ）の数は、３個以上であれば幾つでも良い。

また、本発明の実施例では、最端部のコントロールゲート電極（ＣＧ）と選択ゲート電極４、６との間にダミーのフローティングゲート電極を設けても良い。

（基本動作）
次に、本発明の実施例に係る不揮発性半導体記憶装置の読み出しアクセスの基本動作について説明する。

本発明の実施例に係る不揮発性半導体記憶装置の読み出しアクセスは、連続的に行われる。以下、連続的に行われる２つの読み出しアクセスのうち、最初の読み出しアクセスを第１の読み出しアクセスとし、第１の読み出しアクセスに続く読み出しアクセスを第２の読み出しアクセスとする。

第１の読み出しアクセス時には、複数のフローティングゲート電極（ＦＧ）８の中から１つが第１の選択フローティングゲート電極（ＳＦＧ１）として選択され、第１の選択フローティングゲート電極（ＳＦＧ１）の両側に位置する一対のコントロールゲート電極（ＣＧ）２（以下「第１の選択コントロールゲート電極（ＳＣＧ１）という）」のそれぞれに所定の読み出し電圧Ｖ_t（例えば、Ｖ_t＝０Ｖ）が印加される。

第１の選択フローティングゲート電極（ＳＦＧ１）の電圧は、一対の第１の選択コントロール電極（ＳＣＧ１）の電圧の平均値となる。（実際には、CG-FG間のカップリング比を乗じた値になるが、単純化のためにこの値を用いる。）本実施形態では、２つの第１の選択コントロール電極（ＳＣＧ１）に印加された所定の読み出し電圧Ｖ_tが等しいので、第１の選択フローティングゲート電極（ＳＦＧ１）の電圧も所定の読み出し電圧Ｖ_t（＝０Ｖ）に等しくなる。

このとき、第１の選択コントロールゲート電極（ＳＣＧ１）以外のコントロールゲート電極（以下「第１の非選択コントロールゲート電極（ＮＳＣＧ１）」という）には、交互に読み出し低電圧Ｖ_readL（例えば、Ｖ_readL＝０Ｖ）と読み出し高電圧Ｖ_readH（例えば、Ｖ_readH＝１０Ｖ）が印加されている。その結果、第１の選択フローティングゲート電極（ＳＦＧ１）以外のフローティングゲート電極（以下「第１の非選択フローティングゲート（ＮＳＦＧ１）」という）の電圧は５Ｖになる。

第２の読み出しアクセス時には、第１の選択フローティングゲート電極（ＳＦＧ１）から２ｎ（ｎは自然数）番目のフローティングゲート電極（ＦＧ）８が第２の選択フローティングゲート電極（ＳＦＧ２）として選択され、第２の選択フローティングゲート電極（ＳＦＧ２）の両側に位置する一対のコントロールゲート電極（以下「第２の選択コントロールゲート電極（ＳＣＧ２）という）」のそれぞれに所定の読み出し電圧Ｖ_t（例えば、Ｖ_t＝０Ｖ）が印加される。

第１の選択フローティングゲート電極（ＳＦＧ１）の読み出しアクセス時と同様に、第２の選択フローティングゲート電極（ＳＦＧ２）の電圧は、第２の選択コントロール電極（ＳＣＧ２）の電圧の平均値となり、本実施形態の場合には、２つの第２の選択コントロール電極（ＳＣＧ２）に印加された所定の読み出し電圧Ｖ_tが等しいので、第２の選択フローティングゲート電極（ＳＦＧ２）の電圧も所定の読み出し電圧Ｖ_t（＝０Ｖ）に等しくなる。

また、第２の選択コントロールゲート電極（ＳＣＧ２）以外のコントロールゲート電極（以下「第２の非選択コントロールゲート電極（ＮＳＣＧ２）」という）には、第１の選択フローティングゲート電極（ＳＦＧ１）の読み出しアクセス時と同様に、交互に読み出し低電圧Ｖ_readL（例えば、Ｖ_readL＝０Ｖ）と読み出し高電圧Ｖ_readH（例えば、Ｖ_readH＝１０Ｖ）が印加され、第２の選択フローティングゲート電極（ＳＦＧ２）以外のフローティングゲート電極（以下「第２の非選択フローティングゲート（ＮＳＦＧ２）」という）の電圧は５Ｖになる。

各読み出しアクセスでは、所定の読み出し電圧Ｖ_tが印加された選択コントロールゲート電極（ＳCＧ）の組み合わせが属するメモリセルＭＣは閾値電圧が判定され、互いに異なる読み出し電圧Ｖ_readL、V_readHが印加された非選択コントロールゲート電極（ＮＳＦＧ）の属するメモリセルＭＣは記憶されたデータに拘らずオン状態となる。

第１及び第２の読み出しアクセスでは、第１の選択フローティングゲート電極（ＳＦＧ１）と第２の選択フローティングゲート電極（ＳＦＧ２）との間に２ｎ−１（ｎは自然数）個のフローティングゲート電極（ＦＧ）８が存在することになる。

次に、本発明の実施例１について説明する。本発明の実施例１は、不揮発性半導体記憶装置の回路構成を用いて、読み出しアクセス時に発生する充放電電流及びノイズを低減する例について説明する。

なお、本発明の実施例１では、コントロールゲート線ＣＧ０〜８が接続されたコントロールゲート電極（ＣＧ）２をそれぞれ、コントロールゲート電極（ＣＧ０〜８）という。

図２は、本発明の実施例１に係る不揮発性半導体記憶装置の論理回路構成図（ａ）及び読み出しアクセスにおける物理アドレスと論理アドレスの関係を示す表（ｂ）である。

図２（ａ）に示されるように、本発明の実施例１に係る不揮発性半導体記憶装置は、前述の複数のコントロールゲート電極（ＣＧ）２に対応する複数のＮＡＮＤ回路と、アドレス線をプリデコードすることによって生成された信号Ａ０〜ＢＡ２に対して図２（ｂ）に示される関係が成立するように配置された複数のトランジスタを含むメモリ部を備えている。

図２（ｂ）に示されるように、本発明の実施例１に係る不揮発性半導体記憶装置のメモリ部は、論理アドレスがインクリメントされる毎に物理アドレスが１番地おきにアクセスされる。すなわち、物理アドレス「２ｍ―２（ｍは自然数）番地」は、論理アドレス「０〜３番地」（第１の論理アドレス）に対応し、物理アドレス「２ｍ−１番地」は、論理アドレス「４〜７番地」（第２の論理アドレス）に対応する。

ここで、第１の読み出しアクセス時に論理アドレス「５番地」がアクセスされ、第２の読み出しアクセス時に論理アドレス「６番地」がアクセスされる場合の例を説明する。

図３は、図２に対応する各コントロールゲート電極（ＣＧ０〜８）及び各フローティングゲート電極（ＦＧ０〜７）の電圧の遷移を示す概念図である。

第１の読み出しアクセス時には、論理アドレス「５番地」に対応する物理アドレス「３」を示すフローティングゲート電極（ＦＧ３）が第１の選択フローティングゲート電極（ＳＦＧ１）として選択される。その結果、フローティングゲート電極（ＦＧ３）の両側に位置するコントロールゲート電極（ＣＧ３、４）が第１の選択コントロールゲート電極（ＳＣＧ１）となる。また、フローティングゲート電極（ＦＧ０〜２、４〜７）が第１の非選択フローティングゲート電極（ＮＳＦＧ１）となり、コントロールゲート電極（ＣＧ０〜２、５〜８）が第１の非選択コントロールゲート電極（ＮＳＣＧ１）となる。

続いて、コントロールゲート電極（ＣＧ３、４）にそれぞれ所定の読み出し電圧Ｖ_t（＝０Ｖ）が印加される。その結果、フローティングゲート電極（ＦＧ３）の電圧は０Ｖになる。

このとき、コントロールゲート電極（ＣＧ０〜２、５〜８）には、交互に読み出し低電圧Ｖ_readL（＝０Ｖ）と読み出し高電圧Ｖ_readH（＝１０Ｖ）が印加されている。すなわち、第１の非選択コントロールゲート電極（ＮＳＣＧ１）であるコントロールゲート電極（ＣＧ０、ＣＧ２、ＣＧ５、ＣＧ７）には読み出し高電圧ＶreadH（＝１０Ｖ）が印加され、第１の非選択コントロールゲート電極（ＮＳＣＧ１）であるコントロールゲート電極（ＣＧ１、ＣＧ６、ＣＧ８）には読み出し低電圧ＶreadL（＝０Ｖ）が印加される。その結果、第１の非選択フローティングゲート電極（ＮＳＦＧ１）であるフローティングゲート電極（ＦＧ０〜２、４〜７）の電圧は５Ｖになる。

第２の読み出しアクセス時には、論理アドレス「６番地」に対応する物理アドレス「５番地」を示すフローティングゲート電極（ＦＧ５）が第２の選択フローティングゲート電極（ＳＦＧ２）として選択される。その結果、フローティングゲート電極（ＦＧ５）の両側に位置するコントロールゲート電極（ＣＧ５、６）が第２の選択コントロールゲート電極（ＳＣＧ２）となる。また、フローティングゲート電極（ＦＧ０〜４、６、７）が第２の非選択フローティングゲート電極（ＮＳＦＧ２）となり、コントロールゲート電極（ＣＧ０〜４、７、８）が第２の非選択コントロールゲート電極（ＮＳＣＧ２）となる。

続いて、コントロールゲート電極（ＣＧ５、ＣＧ６）にそれぞれに所定の読み出し電圧Ｖ_t（＝０Ｖ）が印加される。その結果、フローティングゲート電極（ＦＧ５）の電圧は０Ｖになる。

このとき、コントロールゲート電極（ＣＧ０〜４、７、８）には、交互に読み出し低電圧Ｖ_readL（＝０Ｖ）と読み出し高電圧Ｖ_readH（＝１０Ｖ）が印加されている。すなわち、第２の非選択コントロールゲート電極（ＮＳＣＧ１）であるコントロールゲート電極（ＣＧ０、ＣＧ２、ＣＧ４、ＣＧ７）には読み出し高電圧ＶreadH（＝１０Ｖ）が印加され、第２の非選択コントロールゲート電極（ＮＳＣＧ１）であるコントロールゲート電極（ＣＧ１、ＣＧ３、ＣＧ８）には読み出し低電圧ＶreadL（＝０Ｖ）が印加される。その結果、第２の非選択フローティングゲート電極（ＮＳＦＧ２）であるフローティングゲート電極（ＦＧ０〜４、６、７）の電圧は５Ｖになる。

図３に示されるように、第１の読み出しアクセスと第２読み出しアクセスを比較すると、第１又は第２の選択コントロールゲート電極（ＳＣＧ１、２）となったコントロールゲート電極（ＣＧ３〜６）の電圧のみが変化している。換言すれば、第１及び第２の非選択コントロールゲート電極（ＮＳＣＧ１、２）となったコントロールゲート電極（ＣＧ０〜２、７、８）の電圧は変化せず維持されている。

図４は、本発明の実施例１の変形例に係る不揮発性半導体記憶装置の論理回路構成図（ａ）及び読み出しアクセスにおける物理アドレスと論理アドレスの関係を示す表（ｂ）である。

図４（ａ）に示されるように、本発明の実施例１の変形例に係る不揮発性半導体記憶装置は、前述のコントロールゲート電極（ＣＧ）２に相当する複数のＮＡＮＤ回路と、アドレス線をプリデコードすることによって生成された信号Ａ０〜ＢＡ２に対して図４（ｂ）に示される関係が成立するように配置された複数のトランジスタを含むメモリ部を備えている。

図４（ｂ）に示されるように、本発明の実施例１の変形例に係る不揮発性半導体記憶装置のメモリ部は、論理アドレスがインクリメントされる毎に物理アドレスが３番地おきにアクセスされることを示す。

ここで、第１の読み出しアクセス時に論理アドレス「６番地」がアクセスされ、第２の読み出しアクセス時に論理アドレス「７番地」がアクセスされる場合の例を説明する。

図５は、図４に対応する各コントロールゲート電極（ＣＧ０〜８）及び各フローティングゲート電極（ＦＧ０〜７）の電圧の遷移を示す概念図である。

はじめに、第１の読み出しアクセス時には、論理アドレス「６番地」に対応する物理アドレス「３番地」を示すフローティングゲート電極（ＦＧ３）が第１の選択フローティングゲート電極（ＳＦＧ１）として選択される。その結果、フローティングゲート電極（ＦＧ３）の両側に位置するコントロールゲート電極（ＣＧ３、４）が第１の選択コントロールゲート電極（ＳＣＧ１）となる。また、フローティングゲート電極（ＦＧ０〜２、４〜７）が第１の非選択フローティングゲート電極（ＮＳＦＧ１）となり、コントロールゲート電極（ＣＧ０〜２、５〜８）が第１の非選択コントロールゲート電極（ＮＳＣＧ１）となる。

続いて、コントロールゲート電極（ＣＧ３、ＣＧ４）にそれぞれ所定の読み出し電圧Ｖ_t（＝０Ｖ）が印加される。その結果、フローティングゲート電極（ＦＧ３）の電圧は０Ｖになる。

このとき、コントロールゲート電極（ＣＧ０〜２、５〜８）には、交互に読み出し低電圧Ｖ_readL（＝０Ｖ）と読み出し高電圧Ｖ_readH（＝１０Ｖ）が印加されている。その結果、フローティングゲート電極（ＦＧ０〜２、４〜７）の電圧は５Ｖになる。

第２の読み出しアクセス時には、論理アドレス「７番地」に対応する物理アドレス「７番地」を示すフローティングゲート電極（ＦＧ７）が第２の選択フローティングゲート電極（ＳＦＧ２）として選択される。その結果、フローティングゲート電極（ＦＧ７）の両側に位置するコントロールゲート電極（ＣＧ７、８）が第２の選択コントロールゲート電極（ＳＣＧ２）となる。また、フローティングゲート電極（ＦＧ０〜６）が第２の非選択フローティングゲート電極（ＮＳＦＧ２）となり、コントロールゲート電極（ＣＧ０〜６）が第２の非選択コントロールゲート電極（ＮＳＣＧ２）となる。

続いて、コントロールゲート電極（ＣＧ７、ＣＧ８）にそれぞれ所定の読み出し電圧Ｖ_t（＝０Ｖ）が印加される。その結果、フローティングゲート電極（ＦＧ７）の電圧は０Ｖになる。

このとき、第２の非選択コントロールゲート電極（ＮＳＣＧ２）には、交互に読み出し低電圧Ｖ_readL（＝０Ｖ）と読み出し高電圧Ｖ_readH（＝１０Ｖ）が印加されている。その結果、フローティングゲート電極（ＦＧ０〜６）の電圧は５Ｖになる。

図５に示されるように、第１の読み出しアクセスと第２読み出しアクセスを比較すると、 第１又は第２の選択コントロールゲート電極（ＳＣＧ１、２）となったコントロールゲート電極（ＣＧ３、４、７、８）の電圧及び第１及び第２の選択コントロールゲート電極（ＳＣＧ１、２）の間に位置するコントロールゲート電極（ＣＧ５、６）の電圧のみが変化している。換言すれば、コントロールゲート電極（ＣＧ０〜２）の電圧は変化せず維持されている。

本発明の実施例１によれば、連続する読み出しアクセスにおいて、選択フローティングゲート電極（ＳＦＧ）のみの電圧が変化するように選択コントロールゲート電極（ＳＣＧ）に電圧を印加するので、非選択コントロールゲート電極（ＮＳＣＧ）に電圧を印加する際に生じる充放電電流を低減し、不揮発性半導体記憶装置の動作を安定化させることができる。

また、本発明の実施例１によれば、充放電電流及びフローティングゲート電極（ＦＧ）８の電圧変化によって発生するノイズを低減し、不揮発性半導体記憶装置の動作を安定化させることができる。

次に、本発明の実施例２について説明する。本発明の実施例１は、不揮発性半導体記憶装置の回路構成を用いる例であるが、本発明の実施例２は、アドレス変換テーブルを用いて、読み出しアクセス時に発生する充放電電流及びノイズを低減する例である。なお、本発明の実施例１と同様の内容についての説明は省略する。

なお、本発明の実施例２では、コントロールゲート線ＣＧ０〜８が接続されたコントロールゲート電極（ＣＧ）２をそれぞれ、コントロールゲート電極（ＣＧ０〜８）という。

図６は、本発明の実施例２に係る不揮発性半導体記憶装置の論理回路構成図（ａ）及び読み出しアクセスにおける物理アドレスと論理アドレスの関係を示す表（ｂ）である。

図６（ａ）に示されるように、本発明の実施例２に係る不揮発性半導体記憶装置は、前述のコントロールゲート電極（ＣＧ）２に相当する複数のＮＡＮＤ回路と、アドレス線をプリデコードすることによって生成された信号Ａ０〜ＢＡ２に対して所定の基準に従って配置された複数のトランジスタを含むメモリ部を備えている。

図６（ｂ）に示されるように、本発明の実施例２に係る不揮発性半導体記憶装置のメモリ部２０１（図７）は、論理アドレスがインクリメントされる毎に物理アドレスが連続的にアクセスされる。

図７は、本発明の実施例２に係る不揮発性半導体記憶装置の構成を示すブロック図である。

本発明の実施例２に係る不揮発性半導体記憶装置は、メモリ部２０１及びコントローラ２０２を備えている。

メモリ部２０１は、前述の基本構造（図１、２）を備え、前述の基本動作の通りに動作する。また、メモリ部２０１は、前述の論理回路構成（図６）を有する。

コントローラ２０２は、アドレス変換テーブル記憶部２０２１及び制御部２０２２を備えている。

アドレス変換テーブル記憶部２０２１は、複数のアドレス変換テーブル２０２１Ａ、Ｂを記憶している。アドレス変換テーブル２０２１Ａ、Ｂは、論理アドレスを物理アドレスに変換するための情報、例えば、図２（ｂ）又は図４（ｂ）に示されるように、論理アドレスがインクリメントされる毎に物理アドレスが２ｍ−１（ｍは自然数）番地おきにアクセスされることを示す情報を含む。

制御部２０２２は、アドレス変換テーブル記憶部２０２１に記憶されたアドレス変換テーブル２０２１Ａ又はＢを参照し、アドレス変換テーブル２０２１Ａ又はＢに含まれる情報に従って、論理アドレスを物理アドレスに変換し、変換された物理アドレスに対応するフローティングゲート電極（ＦＧ）８の両側に位置する一対のコントロールゲート電極（ＣＧ）２に所定の読み出し電圧Ｖ_t（例えば、Ｖ_t＝０Ｖ）を印加する。

本発明の実施例２に係る不揮発性半導体記憶装置の読み出しアクセス時には、図６（ｂ）に示される物理アドレスと論理アドレスの関係とは異なり、アドレス変換テーブル２０２１Ａ又はＢに含まれる情報（すなわち、図２（ｂ）又は図４（ｂ）に示されるような物理アドレスと論理アドレスの関係）に従って、図３又は図５に示されるようにフローティングゲート電極（ＦＧ０〜７）及びコントロールゲート電極（ＣＧ０〜８）の電圧が遷移する。

なお、本発明の実施例２では、アドレス変換テーブル記憶手段２０２１がコントローラ２０２の外部に設けられても良いし、メモリ部２０１の内部に設けられても良い。

また、本発明の実施例２では、コントローラ２０２がメモリ部２０１の内部に設けられても良い。

本発明の実施例２によれば、アドレス変換テーブル２０２１Ａ、Ｂを参照して一対のコントロールゲート電極（ＣＧ）２に電圧を印加するので、論理アドレスがインクリメントされる毎に物理アドレスが連続的にアクセスされることを示す論理回路を用いる場合であっても、本発明の実施例１と同様の効果を得ることができる。

本発明の実施例に係る不揮発性半導体記憶装置の模式的回路構成図（ａ）及び模式的素子断面構造図（ｂ）である。 本発明の実施例１に係る不揮発性半導体記憶装置の論理回路構成図（ａ）及び読み出しアクセスにおける物理アドレスと論理アドレスの関係を示す表（ｂ）である。 図２に対応する各コントロールゲート電極（ＣＧ０〜８）及び各フローティングゲート電極（ＦＧ０〜７）の電圧の遷移を示す概念図である。 本発明の実施例１の変形例に係る不揮発性半導体記憶装置の論理回路構成図（ａ）及び読み出しアクセスにおける物理アドレスと論理アドレスの関係を示す表（ｂ）である。 図４に対応する各コントロールゲート電極（ＣＧ０〜８）及び各フローティングゲート電極（ＦＧ０〜７）の電圧の遷移を示す概念図である。 本発明の実施例２に係る不揮発性半導体記憶装置の論理回路構成図（ａ）及び読み出しアクセスにおける物理アドレスと論理アドレスの関係を示す表（ｂ）である。 本発明の実施例２に係る不揮発性半導体記憶装置の構成を示すブロック図である。

符号の説明

２ コントロールゲート電極（ＣＧ）
４、６ 選択ゲート電極
８ フローティングゲート電極（ＦＧ）
１４ ビット線コンタクト領域
１６ ソース線コンタクト領域
１８ 拡散層
２６ ウェル
２０１ メモリ部
２０２ コントローラ
２０２１ アドレス変換テーブル記憶部
２０２１Ａ、Ｂ アドレス変換テーブル
２０２２ 制御部

Claims (5)

1. 半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた不揮発性半導体記憶装置の制御方法であって、
   第１の読み出しアクセス時に、前記複数のフローティングゲート電極のうち選択される第１のフローティングゲート電極の両側に位置する一対のコントロールゲート電極に所定電圧が印加され、
   前記第１の読み出しアクセスに続く第２の読み出しアクセス時に、前記第１のフローティングゲート電極から２ｎ（ｎは自然数）番目の第２のフローティングゲート電極の両側に位置する一対のコントロールゲート電極に前記所定の読み出し電圧が印加されることを特徴とする不揮発性半導体記憶装置の制御方法。
2. 前記第２の読み出しアクセス時に、前記第１のフローティングゲート電極から２番目の第２のフローティングゲート電極の両側に位置する一対のコントロールゲート電極に前記読み出し電圧が印加される請求項１に記載の不揮発性半導体記憶装置の制御方法。
3. 半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた不揮発性半導体記憶装置の制御方法であって、
   第１の読み出しアクセス時に、前記複数のフローティングゲート電極のうち選択される第１のフローティングゲート電極の電圧が変化し、
   前記第１の読み出しアクセスに続く第２の読み出しアクセス時に、前記第１のフローティングゲート電極から２ｎ（ｎは自然数）番目の第２のフローティングゲート電極の電圧が変化することを特徴とする不揮発性半導体記憶装置の制御方法。
4. 半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた不揮発性半導体記憶装置であって、
   物理アドレスの２ｍ―２（ｍは自然数）番地がそれぞれ連続する第１の論理アドレスに対応し、物理アドレスの２ｍ−１番地がそれぞれ前記第１の論理アドレスに続いて連続する第２の論理アドレスに対応する様に配置されたトランジスタを有するメモリ部を備えたことを特徴とする不揮発性半導体記憶装置。
5. 半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられた一対の選択ゲート電極と、前記一対の選択ゲート電極の間の前記半導体基板上にゲート絶縁膜を介して設けられた複数のフローティングゲート電極と、各フローティングゲート電極の間及び前記フローティングゲート電極と前記選択ゲート電極との間にそれぞれ設けられた複数のコントロールゲート電極と、を備えた不揮発性半導体記憶装置であって、
   物理アドレスの各番地がそれぞれ連続する論理アドレスに対応する様に配置されたトランジスタを有するメモリ部と、
   前記メモリ部の物理アドレスの２ｍ−２（ｍは自然数）番地をそれぞれ連続する第１の論理アドレスに変換し、前記メモリ部の物理アドレスの２ｍ−１番地をそれぞれ前記第１の論理アドレスに続いて連続する第２の論理アドレスに変換するためのアドレス変換テーブルを記憶するアドレス変換テーブル記憶部と、
   前記アドレス変換テーブル記憶部に記憶されたアドレス変換テーブルに従って前記フローティングゲート電極の両側に位置する一対のコントロールゲート電極に所定の読み出し電圧を印加する制御部と、を備えたことを特徴とする不揮発性半導体記憶装置。

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