CN113345489B - 存储器及其操作方法 - Google Patents

存储器及其操作方法 Download PDF

Info

Publication number
CN113345489B
CN113345489B CN202110722171.5A CN202110722171A CN113345489B CN 113345489 B CN113345489 B CN 113345489B CN 202110722171 A CN202110722171 A CN 202110722171A CN 113345489 B CN113345489 B CN 113345489B
Authority
CN
China
Prior art keywords
memory cell
block
sub
cell array
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110722171.5A
Other languages
English (en)
Other versions
CN113345489A (zh
Inventor
郭路
陶伟
曹坚
陶媛
程泊轩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110722171.5A priority Critical patent/CN113345489B/zh
Publication of CN113345489A publication Critical patent/CN113345489A/zh
Application granted granted Critical
Publication of CN113345489B publication Critical patent/CN113345489B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明实施例提供了一种存储器及其操作方法。其中，存储器包括：至少一个存储单元阵列块，其包括多层存储单元以及对应每层存储单元设置的字线层；字线驱动器，其与存储单元阵列块耦接；以及控制电路，用于控制字线驱动器；存储单元阵列块包括：相邻设置的第一存储单元阵列子块和第二存储单元阵列子块；以及子块配置区，其包括设置在第一存储单元阵列子块与第二存储单元阵列子块之间的K层存储单元层和相应的K层字线层，并且其用于控制选择第一存储单元阵列子块和第二存储单元阵列子块，其中K为大于或等于2的整数；通过子块配置区，使第一存储单元阵列子块的用于存储数据的存储单元层数等于第二存储单元阵列子块的用于存储数据的存储单元层数。

Description

存储器及其操作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器及其操作方法。
背景技术
随着三维NAND型存储器技术的不断发展，三维NAND型存储器中堆叠结构的层数越来越高，从24层增长到48，96，128，192，甚至更高层数，从而存储器中单个存储阵列块的容量不断增加。然而，在当前主流为高层数的背景下，小容量的存储单元阵列块仍然存在需求。因此，亟待提供一种存储器，在不需要更新固件的前提下，能够适应小容量的存储单元阵列块的需求。
发明内容
为解决现有存在的技术问题的一个或多个，本发明实施例提出一种存储器及其操作方法。
本发明实施例提供了一种存储器，包括：
至少一个存储单元阵列块，其包括多层存储单元以及对应每层存储单元设置的字线层；
字线驱动器，其与所述存储单元阵列块耦接；以及
控制电路，其至少用于控制所述字线驱动器；所述存储单元阵列块包括相邻设置的第一存储单元阵列子块和第二存储单元阵列子块；以及
子块配置区，其包括设置在所述第一存储单元阵列子块与第二存储单元阵列子块之间的K层存储单元层和相应的K层字线层，并且其用于控制选择所述第一存储单元阵列子块和第二存储单元阵列子块，其中K为大于或等于2的整数；
通过所述子块配置区，使所述第一存储单元阵列子块的用于存储数据的存储单元层数等于所述第二存储单元阵列子块的用于存储数据的存储单元层数。
上述方案中，所述存储单元阵列块通过三维堆叠结构形成，其包括邻接堆叠的第一子堆叠结构和第二子堆叠结构；
第一子堆叠结构具有M层存储单元层和相应的M层字线层，第二子堆叠结构具有N层存储单元层和相应的N层字线层，其中，M和N为大于或等于2的整数且M大于N；
其中，所述子块配置区的K层存储单元层和相应的K层字线层被包括在所述第一子堆叠结构中。
上述方案中，所述第一存储单元阵列子块整体被包括在所述第一子堆叠结构中。
上述方案中，所述第二子堆叠结构的N层存储单元层和相应的N层字线层被定义在所述第二存储单元阵列子块中，并且通过所述子块配置区，使所述第一子堆叠结构的F层存储单元层以及相应的F层字线层被定义在所述第二存储单元阵列子块中，F为大于或等于1的整数，其中，(F+N)等于所述第二存储单元阵列子块的用于存储数据的存储单元层数，(M-F-K)等于所述第一存储单元阵列子块的用于存储数据的存储单元层数。
上述方案中，所述第一存储单元阵列子块和第二存储单元阵列子块的用于存储数据的存储单元层数均为C，C为大于或等于2的整数；
其中，C*2+K＝M+N。
上述方案中，所述字线驱动器包括：
第一子驱动器，其对应驱动所述第一存储单元阵列子块的字线层；
第二子驱动器，其对应驱动所述第二存储单元阵列子块的字线层；以及
第三子驱动器，其对应驱动所述子块配置区的K层字线层。
上述方案中，所述控制电路用于控制所述第三子驱动器以及对应所述第一存储单元阵列子块的第一选择晶体管来实现对所述第一存储单元阵列子块的选择控制；所述控制电路还用于控制所述第三子驱动器以及对应所述第二存储单元阵列子块的第二选择晶体管来实现对所述第二存储单元阵列子块的选择控制。
上述方案中，所述K层字线层包括第一字线层和第二字线层，所述K层存储单元层包括分别对应第一字线层和第二字线层的第一存储单元层和第二存储单元层；
其中，所述第一字线层、第一存储单元层与所述第一选择晶体管一起用于控制选择所述第一存储单元阵列子块，所述第二字线层、第二存储单元层与所述第二选择晶体管一起用于控制选择所述第二存储单元阵列子块。
上述方案中，所述K层存储单元层不用于存储数据。
上述方案中，所述第一子堆叠结构和第二子堆叠结构还具有虚设存储单元层和相应的虚设字线层。
上述方案中，所述存储单元阵列块包括多层字线层，以及不对称地穿插在所述多层字线层中的多层虚设字线层；所述多层字线层包括第一类字线层和第二类字线层；与所述第一类字线层耦合的存储单元层用于形成所述第一存储单元阵列子块和第二存储单元阵列子块；所述第二类字线层用于形成所述子块配置区。
上述方案中，K为奇数或者偶数。
上述方案中，所述存储器还包括：第一坏块检测电路，其对应所述第一存储单元阵列子块设置并用于检测所述第一存储单元阵列子块的坏块情况；
第二坏块检测电路，其对应所述第二存储单元阵列子块设置并用于检测所述第二存储单元阵列子块的坏块情况。
上述方案中，所述第一坏块检测电路和/或第二坏块检测电路被配置为以多位二进制数据的方式输出结果标识。
上述方案中，所述存储器包括三维NAND型存储器。
本发明实施例还提供了一种存储器***，包括：
一个或多个如上述实施例中所述的存储器；以及
存储控制器，其与所述存储器的耦接。
上述方案中，所述存储控制器被配置为从所述存储单元阵列块中指定相应的存储单元层和字线层分别作为所述K层存储单元层和K层字线层以定义出所述子块配置区。
本发明实施例又提供了一种如上述实施例中任一所述存储器的操作方法，所述存储器包括：
接收到第一指令，所述第一指令表征采用子块模式对所述存储单元阵列块进行擦除、读取或者写操作；
通过驱动控制所述子块配置区，选择存储单元阵列块中所述第一存储单元阵列子块和/或第二存储单元阵列子块；
对选择的所述第一存储单元阵列子块和/或第二存储单元阵列子块中的存储单元层执行擦除、读取或者写操作。
上述方案中，所述方法还包括：
接收到第二指令；所述第二指令表征采用块模式对所述存储单元阵列块进行擦除、读取或者写操作；
选择一个存储单元阵列块；
对选择的存储单元阵列块中的存储单元层执行擦除、读取或者写操作。
上述方案中，所述存储器还包括衬底；
所述对选择的存储单元阵列子块中的存储单元执行擦除操作，包括：
对选择的第一存储单元阵列子块/第二存储单元阵列子块中的存储单元层所耦合的字线层均施加第一电压，对对应所述第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层均施加第二电压；对未选择的第二存储单元阵列子块/第一存储单元阵列子块中的存储单元层所耦合的字线层以及所述子块配置区的K层字线层均施加第三电压；对所述衬底施加第四电压；
其中，所述第一电压与第四电压的差值大于阈值电压；所述第二电压与第四电压的差值小于所述阈值电压；所述第三电压与第四电压的差值小于所述阈值电压。
上述方案中，所述第一电压为接地，所述第三电压通过浮置实现，所述第四电压为存储单元的擦除电压。
上述方案中，所述存储器还包括衬底；
所述对选择的存储单元阵列子块中的存储单元执行写操作，包括：
对选择的第一存储单元阵列子块/第二存储单元阵列子块中的存储单元层所耦合的字线层均施加第五电压，对未选择的所述第一存储单元阵列子块/第二存储单元阵列子块中相应的存储单元层、对应第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层以及所述子块配置区的K层字线层均施加第六电压，对所述衬底施加第七电压；
其中，所述第五电压与第七电压的差值大于阈值电压；所述第六电压与第七电压的差值小于所述阈值电压；所述第五电压大于所述第六电压。
上述方案中，所述第五电压为存储单元的编程电压，所述第六电压为存储单元的通过电压，所述第七电压为接地电压。
上述方案中，所述存储器还包括衬底；
所述对选择的存储单元阵列子块中的存储单元执行读取操作操作，包括：
对选择的第一存储单元阵列子块/第二存储单元阵列子块中的存储单元层所耦合的字线层均施加第八电压，对未选择的所述第一存储单元阵列子块/第二存储单元阵列子块中相应的存储单元层、对应第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层以及所述子块配置区的K层字线层均施加第九电压，对所述衬底施加第十电压；其中，对与所述选择的存储单元阵列子块中的存储单元连接的位线施加第十一电压；
其中，所述第八电压与第十电压的差值大于阈值电压；所述第九电压与第十电压的差值小于所述阈值电压；所述第八电压大于所述第九电压。
上述方案中，所述第八电压为存储单元的读取电压，所述第九电压为存储单元的通过电压，所述第十电压为接地电压，所述第十一电压为感测电压。
上述方案中，所述方法还包括：
利用对应选择的述第一存储单元阵列子块和第二存储单元阵列子块的坏块检测控制电路，分别检测所述存储单元阵列子块中的所述第一存储单元阵列子块和第二存储单元阵列子块的坏块情况；
根据所述坏块检测控制电路输出的结果标识，判断所述第一存储单元阵列子块和第二存储单元阵列子块的坏块检测情况。
本发明实施例中通过将单个存储单元阵列块设置为多个子存储单元阵列块，从而利用对子存储单元阵列块的操作可以满足小容量的存储单元阵列块的需求；同时，本发明实施例中利用字线层作为控制开关将单个存储单元阵列块划分为多个包含存储单元层数相同的存储单元阵列子块，如此，能够保证存储控制器在面向各子存储单元阵列块时均能相同对待，避免了由于各存储单元阵列子块所包含的存储单元数不同而导致的固件更新。
附图说明
图1为本发明实施例提供的一种存储器的检测电路与存储单元阵列关系示意图；
图2为相关技术中的一种存储器的存储单元阵列块组成结构示意图；
图3为本发明实施例提供的一种存储器的存储单元阵列块组成结构示意图；
图4为本发明实施例提供的一种存储器的操作方法的实现流程示意图；
图5为本发明实施例提供的一种存储器的驱动器与存储单元阵列块的关系示意图；
图6为本发明实施例提供的一种存储器执行擦除操作的电压示意图；
图7为本发明实施例提供的一种存储器执行写操作的电压示意图；
图8为本发明实施例提供的一种存储器执行读取操作的电压示意图；
图9为本发明实施例提供的一种存储器的控制电路、驱动器与存储单元阵列块的关系示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
本发明实施例中的存储器包括但不限于三维NAND型存储器，为了便于理解，以三维NAND型存储器为例进行说明。
实际应用中，所述三维NAND型存储器可以包括存储单元阵列和***电路；其中，所述存储单元阵列包括至少一个存储单元阵列块。所述存储单元阵列块可以包括顶部选择晶体管(TSG，Top Select Gate)、底部选择晶体管(BSG，Bottom Select Gate)、多层字线层及与多层字线层耦合的多层存储单元层。
所述***电路可以包括用于便于存储器实现读取操作、写操作、擦除操作等各种操作的任何合适的数字、模拟和/或混合信号电路。例如，***电路可以包括控制逻辑、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线、字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
本发明实施例提供一种存储器，所述存储器包括：
至少一个存储单元阵列块，其包括多层存储单元以及对应每层存储单元设置的字线层；
字线驱动器，其与所述存储单元阵列块耦接；以及
控制电路，其至少用于控制所述字线驱动器；所述存储单元阵列块包括相邻设置的第一存储单元阵列子块和第二存储单元阵列子块；以及
子块配置区，其包括设置在所述第一存储单元阵列子块与第二存储单元阵列子块之间的K层存储单元层和相应的K层字线层，并且其用于控制选择所述第一存储单元阵列子块和第二存储单元阵列子块，其中K为大于或等于2的整数；
通过所述子块配置区，使所述第一存储单元阵列子块的用于存储数据的存储单元层数等于所述第二存储单元阵列子块的用于存储数据的存储单元层数。
这里，所述存储器可以包括一个或多个存储单元阵列块；每个存储单元阵列块可以包括多个存储单元阵列子块。多个存储单元阵列子块中包含的字线层及与字线层耦合的存储单元层数均相同。这里，一个存储单元层(一层存储单元)也可以理解为一页存储单元。这里，所述子块配置区包括两层字线层，所述两层字线层用于作为相邻的两个存储单元阵列子块的选择控制层。即，将所述子块配置区中的一层字线层作为相邻的两个存储单元阵列子块中位于上方的一个存储单元阵列子块的底部选择晶体管；同时，将所述子块配置区中的另一层字线层作为相邻的两个存储单元阵列子块中位于下方的一个存储单元阵列子块的顶部选择晶体管。
实际应用中，所述子块配置区包括的字线层可以大于两层。此时，用于作为相邻的两个存储单元阵列子块中位于上方的一个存储单元阵列子块的底部选择晶体管的字线层层数可以大于一层；和/或，用于作为相邻的两个存储单元阵列子块中位于下方的一个存储单元阵列子块的顶部选择晶体管的字线层层数可以大于一层。
需要说明的是，与所述子块配置区中字线层连接的存储单元层不用来存储数据。
可以理解的是，当子块配置区所包含的字线层的层数越多时，相邻的两个存储单元阵列子块间的物理间隔越远，相邻的两个存储单元阵列子块间产生干扰的概率越低。然而，此时与所述子块配置区中字线层连接的存储单元层也会越多，不用来存储数据的存储单元层也会越多。
在一些实施例中，所述子块配置区所包含的字线层的层数包括奇数或者偶数。
实际应用中，当所述子块配置区所包含的字线层的层数为偶数时，可以将子块配置区包含字线层平均的分配到相邻的两个存储单元阵列子块中。当所述子块配置区所包含的字线层的层数为奇数时，用于作为相邻的两个存储单元阵列子块中位于上方的一个存储单元阵列子块的底部选择晶体管的字线层层数为奇数，同时，用于作为相邻的两个存储单元阵列子块中位于下方的一个存储单元阵列子块的顶部选择晶体管字线层层数为偶数；或者，用于作为相邻的两个存储单元阵列子块中位于上方的一个存储单元阵列子块的底部选择晶体管的字线层层数为偶数，同时，用于作为相邻的两个存储单元阵列子块中位于下方的一个存储单元阵列子块的顶部选择晶体管字线层层数为奇数。
示例性的，所述子块配置区包括两层字线层，所述存储单元阵列块包括两个存储单元阵列子块，即第一存储单元阵列子块和第二存储单元阵列子块时，所述两层字线层包括的第一层字线层可以作为第一存储单元阵列子块的选择控制层；所述两层字线层包括的第二层字线层可以作为第二存储单元阵列子块的选择控制层。
示例性的，所述子块配置区包括三层字线层，所述存储单元阵列块包括两个存储单元阵列子块，即第一存储单元阵列子块和第二存储单元阵列子块时，所述三层字线层包括的一层字线层可以作为第一存储单元阵列子块的选择控制层；所述三层字线层包括的剩余两层字线层可以作为第二存储单元阵列子块的选择控制层。
可以理解的是，子块配置区所包含的字线层的层数可以根据所述存储单元阵列块包含的总字线层的层数而定。
实际应用中，子块配置区的数量与存储单元阵列子块的数量相关。当存储单元阵列块包括两个存储单元阵列子块时，需要一个子块配置区，当存储单元阵列块包括N个存储单元阵列子块时，需要N-1个子块配置区。
前已述及，随着存储器技术的不断发展，存储器包括的存储单元层数(英文可以表达为Layer)也随之不断增长，从24层增长到48，96，128，192以及更高的层数的存储单元层。受制程工艺的限制，包含48层存储单元层以上的存储器需要采用多个子堆叠结构(Deck)层叠设置的技术形成，在存储单元阵列块中，各个子堆叠结构对应的沟道孔(CH，ChannelHole)并非一次成型。
在一些实施例中，由于处于底部位置的子堆叠结构比处于较高位置的子堆叠结构上更加稳定，处于底部位置的子堆叠结构中包含的存储单元层的层数多余处于较高位置的子堆叠结构中包含的存储单元层的层数。也就是说，子堆叠结构之间存在不对称结构。并且，为了适应制造的需求，在子堆叠结构中除了常规的字线层还会存在虚设字线层。由于与多层虚设字线层耦合的存储单元层不用来存储数据，在一些实施例中，对于具有多个子堆叠结构的存储器可以利用虚设字线层作为控制开关将单个存储单元阵列块划分成多个存储单元阵列子块。
具体地，以图1所示的单个存储单元阵列块进行说明。在图1中，单个存储单元阵列块包括：1层底部选择晶体管、位于底部选择晶体管上的例如4层底部虚设字线层、位于底部虚设字线层上的例如111层字线层、位于111层字线层的例如4层中部虚设字线层、位于中部虚设字线层上的例如81层字线层、位于81层字线层上的例如3层顶部虚设字线层以及位于顶部虚设字线层上的顶部选择晶体管。
这里，对于图2示出的非对称子堆叠结构的存储器，可以采用虚设字线层来作为存储单元阵列子块之间的划分区域，此时，被划分的两个存储单元阵列子块所包含的字线层为81层和111层。即非对称子堆叠结构带来的直接结果是两个(或多个)存储单元阵列子块的容量不同。
可以理解的是，对于当前的固件(FW，英文可以表达为Firmware)来讲，一个存储单元阵列子块中的存储单元无论是单层存储单元(SLC，Single-Level Cell)、双层存储单元(MLC，Multi-Level Cell)、三层存储单元(TLC，Trinary-Level Cell)或者四层存储单元(QLC，Quad-Level Cell)，固件所能区分的存储单元层的数量(例如页的数量)都是相应固定数字，对于不同数量的存储单元层需要对固件进行更新。
为了简化对固件的操作，需要保证存储单元阵列子块中包含的存储单元层的数量相同。一种简易实现存储单元阵列子块中包含的存储单元层的数量一致的方法是，对于容量较大的存储单元阵列子块舍弃一部分容量，即以容量最小的为基准，以图1所示的单个存储单元阵列块为例，可以将111层字线层中30层字线层舍弃，以与81层字线层的数量保持一致。该种方式导致的弊端主要有两点，其一，舍弃容量太多，对存储器最终数据写入量(TBW，TeraByte Writteb)有较大折损；其二，舍弃的字线层也会参与擦除操作，此时需要对与舍弃的字线层耦合的存储单元层中写入虚设的数据以保证存储器的性能。
对于上述存在虚设字线层的非对称子堆叠结构，同样可以采用本发明实施例的方案实现划分的不同存储单元阵列子块中包含的存储单元层的数量相同。
在一些实施例中，所述存储单元阵列块通过三维堆叠结构形成，其包括邻接堆叠的第一子堆叠结构和第二子堆叠结构；
第一子堆叠结构具有M层存储单元层和相应的M层字线层，第二子堆叠结构具有N层存储单元层和相应的N层字线层，其中，M和N为大于或等于2的整数且M大于N；
其中，所述子块配置区的K层存储单元层和相应的K层字线层被包括在所述第一子堆叠结构中。
示例性的，这里第一子堆叠结构可以包括前述实施例中的111层存储单元层和相应的111层字线层，即M＝111；第二子堆叠结构可以包括前述实施例中的81层存储单元层和相应的81层字线层，即N＝81。如图2所示，子块配置区可以包括4层存储单元层和相应的4层字线层，即K＝4。
需要说明的是，这里的M和N为不同的数值，且K+N＜M。
在一些实施例中，所述第一存储单元阵列子块整体被包括在所述第一子堆叠结构中。
实际应用中，第一子堆叠结构中可以包括多个存储单元阵列子块，可以理解的是，第一子堆叠结构中可以整体被包括在第一存储单元阵列子块，也可以整体被包括在第二存储单元阵列子块；这里，第一子堆叠结构包括第一存储单元阵列子块，即第一子堆叠结构具有M层存储单元层和相应的M层字线层。
这样，在一些实施例中，所述第二子堆叠结构的N层存储单元层和相应的N层字线层被定义在所述第二存储单元阵列子块中，并且通过所述子块配置区，使所述第一子堆叠结构的F层存储单元层以及相应的F层字线层被定义在所述第二存储单元阵列子块中，F为大于或等于1的整数，其中，(F+N)等于所述第二存储单元阵列子块的用于存储数据的存储单元层数，(M-F-K)等于所述第一存储单元阵列子块的用于存储数据的存储单元层数。
实际应用中，第二子堆叠结构具有N层存储单元层和相应的N层字线层，相较于第一子堆叠结构具有的M层存储单元层和相应的M层字线层，少了M-N层存储单元层和相应的M-N层字线层。其中，第一子堆叠结构中的K层存储单元层和相应的K层字线层设置为子块配置区，这样，第一子堆叠结构中比第二子堆叠结构中的存储单元层和相应的字线层多了M-N-K层存储单元层和相应的字线层。为了使第一存储单元阵列子块和第二存储单元阵列子块具有相同数量的存储单元层和相应的字线层，将M-N-K层存储单元层和相应的M-N-K层字线层平均分为两部分，即M-N-K＝2F，一部分(即F层存储单元层以及相应的F层字线层)被配置在第二子堆叠结构中，形成具有N+F层存储单元层和相应的N+F层字线层的第二存储单元阵列子块。另一部分(即F层存储单元层以及相应的F层字线层)被配置在第一子堆叠结构中，形成具有M-F-K层存储单元层和相应的M-F-K层字线层的第一存储单元阵列子块；其中，F＝1/2(M-N-K)。
这样，使得第一存储单元阵列子块包含的存储单元层和相应的字线层的数量与第二存储单元阵列子块中包含的存储单元层和相应的字线层的数量相同。
示例性的，如图2所示，第一子堆叠结构具有111层存储单元层和相应的111层字线层，第二子堆叠结构具有81层存储单元层和相应的81层字线层，其中，第一子堆叠结构中的4层存储单元层和相应的4层字线层被配置为子块配置区。这样，第一子堆叠结构中除子块配置区之外的存储单元层和相应的字线层与第二子堆叠结构中存储单元层和相应的字线层相差26层存储单元层和相应的26层字线层，即111-81-4＝26。
将第一子堆叠结构和第二子堆叠结构相差的26层存储单元层和相应的26层字线层平均分为两个均衡区域，即2*13。
接下来，通过子块配置区的控制选择将两个均衡区域中的第一均衡区域中包括13层存储单元层和相应的13层字线层配置在第二子堆叠结构中，形成具有(81+13＝94)层存储单元层和相应的94层字线层的第二存储单元阵列子块。与此同时，将两个均衡区域中的第二均衡区域中包括的13层存储单元层和相应的13层字线层配置在第二子堆叠结构，形成具有(111-13-4＝94)存储单元层和相应的94层字线层的第一存储单元阵列子块。
这样，所述第一存储单元阵列子块的用于存储数据的存储单元层数等于所述第二存储单元阵列子块的用于存储数据的存储单元层数。如此，能够保证存储控制器在面向各存储单元阵列子块时均能相同对待，避免了由于各存储单元阵列子块所包含的存储单元数不同而导致的固件更新。
在一些实施例中，所述第一存储单元阵列子块和第二存储单元阵列子块的用于存储数据的存储单元层数均为C，C为大于或等于2的整数；
其中，C*2+K＝M+N。
示例性的，如图2所示，第一存储单元阵列子块和第二存储单元阵列子块的用于存储数据的存储单元层数C均为94，并且，子块配置区包括4层存储单元层；这样，第一存储单元阵列子块和第二存储单元阵列子块以及子块配置区包括的存储单元层总数，与第一子堆叠结构包括111层存储单元层和第二子堆叠结构包括81层存储单元层之和相等，即94*2+4＝111+81。
在一些实施例中，所述字线驱动器包括：
第一子驱动器，其对应驱动所述第一存储单元阵列子块的字线层；
第二子驱动器，其对应驱动所述第二存储单元阵列子块的字线层；以及
第三子驱动器，其对应驱动所述子块配置区的K层字线层。
实际应用中，所述存储器还包括字线驱动器和控制电路，其中，字线驱动器与所述存储单元阵列块耦接；而控制电路可以用于控制所述字线驱动器。
这里，在第一存储单元阵列子块、第二存储单元阵列子块以及子块配置区中均对应有相应的驱动器，即第一子驱动器、第二子驱动器以及第三子驱动器。其中，第一子驱动器用于驱动第一存储单元阵列子块的字线层；第二子驱动器用于驱动第二存储单元阵列子块的字线层；第三子驱动器用于驱动子块配置区的字线层。
在一些实施例中，所述控制电路用于控制所述第三子驱动器以及对应所述第一存储单元阵列子块的第一选择晶体管来实现对所述第一存储单元阵列子块的选择控制；所述控制电路还用于控制所述第三子驱动器以及对应所述第二存储单元阵列子块的第二选择晶体管来实现对所述第二存储单元阵列子块的选择控制。
这里，所述第一选择晶体管可以理解为前述的顶部选择晶体管，第二选择晶体管可以理解为前述的底部选择晶体管。
在一些实施例中，所述K层字线层包括第一字线层和第二字线层，所述K层存储单元层包括分别对应第一字线层和第二字线层的第一存储单元层和第二存储单元层；
其中，所述第一字线层、第一存储单元层与所述第一选择晶体管一起用于控制选择所述第一存储单元阵列子块，所述第二字线层、第二存储单元层与所述第二选择晶体管一起用于控制选择所述第二存储单元阵列子块。
需要说明的是，这里的K为奇数或者偶数。这里，存储控制器可以将子块配置区包含的K层字线层平均的分配到相邻的两个存储单元阵列子块中，分别于相对应的存储单元层、选择晶体管一起用于控制选择所对应的存储单元阵列子块，其分配方式前已述及，这里不再赘述。
在一些实施例中，所述K层存储单元层不用于存储数据。
在一些实施例中，所述第一子堆叠结构和第二子堆叠结构还具有虚设存储单元层和相应的虚设字线层。
这里，示例性地，可以将图2中的底部虚设字线层和/或中部虚设字线层划归到第一子堆叠结构，将顶部虚设字线层和/或中部虚设字线层划归到第二子堆叠结构，但中部虚设字线层只能划归到一个子堆叠结构中。
需要说明的是，虚设字线层中包含的虚设存储单元层和相应的虚设字线层不被计于子堆叠结构包含的存储单元层和相应的字线层中，也就是说，虚设存储单元层和相应的虚设字线层不被计算在第一子堆叠结构的M层存储单元层和相应的M层字线层中，也不被计算在第二子堆叠结构的N层存储单元层和相应的N层字线层中。
在一些实施例中，存储单元阵列块包括多层字线层，以及不对称地穿插在所述多层字线层中的多层虚设字线层；所述多层字线层包括第一类字线层和第二类字线层；与所述第一类字线层耦合的存储单元层用于形成所述第一存储单元阵列子块和第二存储单元阵列子块；所述第二类字线层用于形成所述子块配置区。
这里，将字线层分为两大类，第一类字线层和第二类字线层；其中，与所述第一类字线层连接的存储单元层用于形成所述多个存储单元阵列子块，即与所述第一类字线层连接的存储单元层用于存储数据；所述第二类字线层用于形成所述子块配置区，即第二类字线层用于作为控制开关来区分所述多个存储单元阵列子块，与所述第二类字线层连接的存储单元层不用于存储数据，第二类字线层可以在某一子堆叠结构中定义相应的字线层来获得，例如，在对应存储器***的存储控制器中配置某一子堆叠结构中的相应的字线层为第二类字线层。
需要说明的是，所述多个虚设字线层对称地穿插设置在多层字线层之间，可以理解为，受工艺制程的限制，在形成多层字线层的过程中，需要在多层字线层之间形成多层虚设字线层；而形成的该多层虚设字线层的位置及层数是依据存储器制程工艺要求而设置的，具有一定的随机性，并不根据存储器中形成的多层字线层的层数而定。
仍以图2所示的单个存储单元阵列块进行说明。
在本发明实施例中，如图2所示，将该单个存储单元阵列块包含的192层(第00层至第191层)字线层划分为两类；其中，第00层至第93层(共94层)以及第97层至第191层(共94层)为第一类字线层，第94层至第97层(共4层)为第二类字线层。与第00层至第93层耦合的存储单元层形成第一存储单元阵列子块，第一存储单元阵列子块包含94层存储单元层；与第98层至第191层耦合的存储单元层形成第二存储单元阵列子块，第二存储单元阵列子块同样包含94层存储单元层。第94层至第97层字线层用于作为控制层，具体的，第94层至第95层可以作为第二存储单元阵列子块的底部选择晶体管，第96层至第97层可以作为第一存储单元阵列子块的顶部选择晶体管。
在一些实施例中，所述存储器还包括：
第一坏块检测电路，其对应所述第一存储单元阵列子块设置并用于检测所述第一存储单元阵列子块的坏块情况；
第二坏块检测电路，其对应所述第二存储单元阵列子块设置并用于检测所述第二存储单元阵列子块的坏块情况。
这里，所述坏块检测控制电路用于检测存储单元阵列块的坏块情况，如检测出厂坏块情况。所述第一坏块检测控制电路和第二坏块检测控制电路一一对应于第一存储单元阵列子块和第二存储单元阵列子块，使得每一个坏块检测控制电路均用于检测相对应的一个存储单元阵列子块的坏块情况。
仍以所述存储单元阵列块包括两个存储单元阵列子块为例进行说明。如图3所示，所述存储单元阵列块包括第一存储单元阵列子块和第二存储单元阵列子块，两个坏块检测控制电路中的第一坏块检测控制电路用于检测所述第一存储单元阵列子块的坏块情况；两个坏块检测控制电路中的第二坏块检测控制电路用于检测第二存储单元阵列子块的坏块情况。在进行坏块检测时，可以对存储单元阵列块中的两个存储单元阵列子块分别进行检测，这样，可以同时对两个存储单元阵列子块进行检测，也即可以同时检测出两个存储单元阵列子块的坏块情况。
需要说明的是，第一存储单元阵列子块可以位于第二存储单元阵列子块的上方，也可以位于第二存储单元阵列子块的下方；这里，以第一存储单元阵列子块位于第二存储单元阵列子块的上方为例进行说明。
在一些实施例中，所述第一坏块检测电路和/或第二坏块检测电路被配置为以多位二进制数据的方式输出结果标识。
这里，所述第一坏块检测电路和/或第二坏块检测电路输出的最终结果标识均可以采用多位二进制数据进行表达。
实际应用中，一位二进制一般利用0和1两个状态来衡量数据；两位二进制一般利用00，01，10，11四种状态来衡量数据；三位二进制一般利用000，001，010，011，100，101，110，111八种状态来衡量数据。依次类推，N位二进制一般采用2N种状态来衡量数据。
仍以所述存储单元阵列块包括两个存储单元阵列子块为例进行说明。在采用一位二进制数据表达对两个存储单元阵列子块执行检测结果时，该检测结果如表1所示。其中，将两位二进制中的11状态设置为通过，00、01、10状态设置为失败。
表1
这样，可以根据表1测试结果，筛选出多个存储单元子块中存在的坏块情况。
本发明实施例中通过将单个存储单元阵列块设置为多个子存储单元阵列块，从而利用对子存储单元阵列块的操作可以满足小容量的存储单元阵列块的需求；同时，本发明实施例中利用字线层作为控制开关将单个存储单元阵列块划分为多个包含存储单元层数相同的存储单元阵列子块，如此，能够保证存储控制器在面向各子存储单元阵列块时均能相同对待，避免了由于各存储单元阵列子块所包含的存储单元数不同而导致的固件更新。
本发明实施例还提供了一种存储器***，包括：
一个或多个如上述实施例中所述的存储器；以及
存储控制器，其与所述存储器的耦接。
实际应用中，所述存储控制器可以用于控制所述存储器执行擦除、读取或者写操作，并对所述存储器中发出或接收的指令进行译码、解析或运算。
在一些实施例中，所述存储控制器被配置为从所述存储单元阵列块中指定相应的存储单元层和字线层分别作为所述K层存储单元层和K层字线层以定义出所述子块配置区。
实际应用中，存储控制器可以用于控制选择子块配置区所对应的存储单元层和字线层，也就是说，存储控制器可以用于控制选择所述第一存储单元阵列子块和第二存储单元阵列子块分别对应的存储单元层和字线层。
这样，通过选择控制所述子块配置区所对应的存储单元层和字线层，使所述第一存储单元阵列子块的用于存储数据的存储单元层数等于所述第二存储单元阵列子块的用于存储数据的存储单元层数。
本发明实施例提供一种存储器的操作方法。图4为本发明实施例存储器的操作方法的实现流程示意图。如图4所示，所述方法包括以下步骤：
步骤401，接收到第一指令，所述第一指令表征采用子块模式对所述存储单元阵列块进行擦除、读取或者写操作；
步骤402，通过驱动控制所述子块配置区，选择存储单元阵列块中所述第一存储单元阵列子块和/或第二存储单元阵列子块；
步骤403，对选择的所述第一存储单元阵列子块和/或第二存储单元阵列子块中的存储单元层执行擦除、读取或者写操作。
这里，所述存储器可以包括至少一个存储单元阵列块，所述存储单元阵列子块可以包括第一存储单元阵列子块和/或第二存储单元阵列子块及子块配置区；所述第一存储单元阵列子块和/或第二存储单元阵列子块均可以包括多个存储单元层；所述子块配置区可以包括多层字线层。
这里，在步骤401中，所述第一指令表征选择存储器的一个存储单元阵列块中的第一存储单元阵列子块和/或第二存储单元阵列子块为目标块，并对所述目标块执行相应操作。
实际应用中，所述存储器还包括控制逻辑单元，所述控制逻辑单元用于接收指令，以控制存储器执行擦除、读取或者写操作，进而使得存储器中相应的存储单元阵列块包括的存储单元层根据接收到的控制指令执行相应操作。
实际应用中，所述控制逻辑单元在接收控制指令后，根据指令的指示内容，确定采用不同的模式对一个存储单元阵列块执行擦除、读取或者写操作。
在一些实施例中，在步骤402中，以选择的第一存储单元阵列子块和/或第二存储单元阵列子块作为目标块。这里，所述选择的第一存储单元阵列子块和/或第二存储单元阵列子块与所述存储单元阵列以及子块配置区的关系与前面的实施例中描述的关系相同，这里不再赘述。
在一些实施例中，所述选择是通过控制设置在相邻的两个存储单元阵列子块之间的子块配置区的字线层来实现的，其具体可以通过子块配置区的字线层作为控制开关来实现第一存储单元阵列子块与第二存储单元阵列子块的区域配置。
实际应用中，可以利用字线驱动器产生相应的电压，并在相应的字线层上施加该产生的电压来实现第一存储单元阵列子块与第二存储单元阵列子块的选择。
接下来，在步骤403中，对选择的第一存储单元阵列子块和/或第二存储单元阵列子块包括的相应存储单元层执行擦除、读取或者写操作。
实际应用中，擦除操作一般是以子块为单元进行的，读取操作和写操作一般是以页为单元进行的。
在一些实施例中，所述方法还包括：
接收到第二指令；所述第二指令表征采用块模式对所述存储单元阵列块进行擦除、读取或者写操作；
选择一个存储单元阵列块；
对选择的存储单元阵列块中的存储单元执行擦除、读取或者写操作。
这里，所述第二指令表征选择存储器的一个存储单元阵列块作为目标块，并对所述目标块执行相应操作。
为了便于理解，仍以前述的一个存储单元阵列块包括两个存储单元阵列子块为例进行说明。
图5示出了一种存储器的控制电路示意图。如图5所示，存储单元阵列块包括第一存储单元阵列子块和第二存储单元阵列子块；在接收到第二指令后，确定以整个存储单元阵列块(即第一存储单元阵列子块和第二存储单元阵列子块一起)为目标块。在接收到第一指令后，确定以第一存储单元阵列子块或第二存储单元阵列子块为目标块。在确定目标块后，对目标块执行相应的操作。
在一些实施例中，所述存储单元阵列块包括多层字线层，以及不对称穿插在所述多层字线层中的多层虚设字线层；所述多层字线层包括第一类字线层和第二类字线层；与所述第一类字线层耦合的存储单元层用于形成所述多个存储单元阵列子块；所述第二类字线层用于形成所述子块配置区。
这里，存储单元阵列块包括与多个存储单元层耦合的多层字线层，以及穿插设置在多层字线层中的多层虚设字线层；这里，将字线层分为两大类，第一类字线层和第二类字线层；其中，与所述第一类字线层连接的存储单元层用于形成所述多个存储单元阵列子块，即与所述第一类字线层连接的存储单元层用于存储数据；所述第二类字线层用于形成所述子块配置区，即第二类字线层用于作为控制开关来区分所述多个存储单元阵列子块，与所述第一类字线层连接的存储单元层可以不用于存储数据。这里，多层虚设字线层可以在工艺制程中按需形成。
需要说明的是，多层虚设字线层不对称地穿插设置在多个存储单元阵列子块之间，其是受工艺制程的限制的；在形成多层字线层的过程中，需要在多层字线层之间形成多层虚设字线层，而形成的该多层虚设字线层的位置及层数是依据工艺要求而设置的，具有一定的随机性，并不根据形成的多层字线层的层数而定。可以理解的是，多个位于相邻的两个存储单元阵列子块之间的多层虚设字线层的层数可以不相同。
在一些实施例中，所述存储器还包括衬底；所述对选择的第一存储单元阵列子块和/或第二存储单元阵列子块中的相应的存储单元执行擦除操作，包括：
对选择的第一存储单元阵列子块和/或第二存储单元阵列子块中包含的第一类字线层上施加第一电压；对对应所述第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层均施加第二电压；对未选择的第二存储单元阵列子块/第一存储单元阵列子块中的存储单元层所耦合的字线层以及所述子块配置区的K层字线层上均施加第三电压(例如置于浮置状态)；对所述衬底施加第四电压；
其中，所述第一电压与第四电压的差值大于阈值电压；所述第二电压与第四电压的差值小于所述阈值电压；所述第三电压与第四电压的差值小于所述阈值电压。
在一些实施例中，所述第一电压为接地，所述第三电压通过浮置实现，所述第四电压为存储单元的擦除电压。
这里，所述存储器的阈值电压可以包括存储器执行擦除操作过程中被导通的隧穿电压。
为了便于理解，仍以前述的一个存储单元阵列块包括两个存储单元阵列子块为例进行说明。如图6所示，存储单元阵列块可以包括第一存储单元阵列子块、第二存储单元阵列子块；以选择第一存储单元阵列子块进行擦除为例进行说明。
实际应用中，对选择的第一存储单元阵列子块和/或第二存储单元阵列子块中包含的第一类字线层施加第一电压，所述第一电压可以为接地电压，第一电压的电压值具体可以为0V；对对应所述第一存储单元阵列子块/第二存储单元阵列子块的多层虚设字线层施加第二电压，所述第二电压为高电压(VHigh Vol.)，所述第二电压大于第一电压；对未选择的多层字线层施加第三电压，所述第三电压可以为相对较高的电压，也可以对未选择的多层字线层设置为浮置状态；对所述衬底施加第四电压，所述第四电压为擦除电压(VERA)。
在第一电压、第二电压、第三电压、第四电压的作用下，使得施加在所述衬底与选择的存储单元阵列子块中第一类字线层上的电压差大于隧穿电压，进而使得耦合到选择的存储单元阵列子块中第一类字线层的多层存储单元层执行擦除操作。这里，施加在虚设字线层上的第二电压与施加在衬底上的电压差小于该隧穿电压，进而不执行擦除操作。
本发明实施例中，还可以对选择的存储单元阵列子块中的存储单元层执行写操作和读取操作。仍以前述的一个存储单元阵列块包括两个存储单元阵列子块为例进行说明。
如图7所示，存储单元阵列块可以包括第一存储单元阵列子块、第二存储单元阵列子块，以选择第一存储单元阵列子块中的存储单元层执行写操作为例进行说明。
在一些实施例中，所述存储器还包括衬底；
所述对选择的存储单元阵列子块中的存储单元执行写操作操作，包括：
对选择的第一存储单元阵列子块/第二存储单元阵列子块中的存储单元层所耦合的字线层均施加第五电压，对未选择的所述第一存储单元阵列子块/第二存储单元阵列子块中相应的存储单元层、对应第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层以及所述子块配置区的K层字线层均施加第六电压，对所述衬底施加第七电压；
其中，所述第五电压与第七电压的差值大于阈值电压；所述第六电压与第七电压的差值小于所述阈值电压；所述第五电压大于所述第六电压。
在一些实施例中，所述第五电压为存储单元的编程电压，所述第六电压为存储单元的通过电压，所述第七电压为接地电压。
这里，所述存储器的阈值电压可以包括存储器执行写操作过程中被编程的电压。
这里，对选择的第一存储单元阵列子块/第二存储单元阵列子块中选择的第一类字线层施加第五电压，所述第五电压可以为编程电压(VPGM)；对对应第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层、第一存储单元阵列子块/第二存储单元阵列子块中未被选择的第一类字线层、第二类字线层以及未选择的所述子块配置区包括的所有第一类字线层均施加第六电压，所述第六电压可以为通过电压(VPASS)；对所述衬底施加第七电压，所述第七电压可以为接地电压，该电压值可以为0V。在第五电压、第六电压、第七电压的作用下，可以实现对与选择的存储单元阵列子块中选择的第一类字线层耦合的存储单元层执行写操作。
如图8所示，存储单元阵列块可以包括第一存储单元阵列子块、第二存储单元阵列子块，以选择第一存储单元阵列子块中的存储单元层执行读取操作为例进行说明。
在一些实施例中，所述存储器还包括衬底；
所述对选择的存储单元阵列子块中的存储单元执行读取操作，包括：
对选择的第一存储单元阵列子块/第二存储单元阵列子块中的存储单元层所耦合的字线层均施加第八电压，对未选择的所述第一存储单元阵列子块/第二存储单元阵列子块中相应的存储单元层、对应第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层以及所述子块配置区的K层字线层均施加第九电压，对所述衬底施加第十电压；其中，对与所述选择的存储单元阵列子块中的存储单元连接的位线施加第十一电压；
其中，所述第八电压与第十电压的差值大于阈值电压；所述第九电压与第十电压的差值小于所述阈值电压；所述第八电压大于所述第九电压。
在一些实施例中，所述第八电压为存储单元的读取电压，所述第九电压为存储单元的通过电压，所述第十电压为接地电压，所述第十一电压为感测电压。
这里，所述存储器的阈值电压可以包括存储器执行读取操作过程中被读取的电压。
这里，对选择的第一存储单元阵列子块/第二存储单元阵列子块中选择的第一类字线层施加第八电压，所述第八电压为读取电压(VREAD)；对对应第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层、第一存储单元阵列子块/第二存储单元阵列子块中未被选择的第一类字线层、第二类字线层以及未选择的所述子块配置区中包括的所有第一类字线层均施加第九电压，所述第九电压为通过电压(VPASS)；对所述衬底施加第十电压，所述第十电压可以为接地电压，该电压值可以为0V。
需要说明的是，对与所述选择的存储单元阵列子块中的存储单元连接的位线施加第十一电压，所述第十一电压为感测电压(VDD)；在第八电压、第九电压、第十电压及第十一电压的作用下，可以实现对与选择的存储单元阵列子块中选择的第一类字线层耦合的存储单元层执行读取操作。
在一些实施例中，所述方法还包括：
利用对应选择的所述第一存储单元阵列子块和第二存储单元阵列子块的坏块检测控制电路，分别检测所述存储单元阵列子块中的所述第一存储单元阵列子块和第二存储单元阵列子块的坏块情况；
根据所述坏块检测控制电路输出的结果标识，判断所述第一存储单元阵列子块和第二存储单元阵列子块的坏块检测情况。
仍以前述的一个存储单元阵列块包括两个存储单元阵列子块为例进行说明。
如图9所示，在所述存储单元阵列块包括第一存储单元阵列子块和第二存储单元阵列子块时，选择的子块配置区包括第一均衡区域和第二均衡区域；第一均衡区域可以用于作为第一存储单元阵列子块的底部选择晶体管；第二均衡区域可以用于作为第二存储单元阵列子块的顶部选择晶体管。这样，顶部选择晶体管、第一存储单元阵列子块及第一均衡区域形成完整的可被单独用于执行擦除、读取或者写操作的第一子存储器。同样，第二均衡区域、第二存储单元阵列子块及底部选晶体管形成完整的被单独用于执行擦除、读取或者写操作的第二子存储器。这样，所述第一存储单元阵列子块和第二存储单元阵列子块的坏块检测控制电路一一对应于所述第一存储单元阵列子块和第二存储单元阵列子块，使得一个坏块检测控制电路均用于检测相对应的一个存储单元阵列子块的坏块情况。在进行坏块检测时，对所述存储单元阵列块中的第一存储单元阵列子块和第二存储单元阵列子块分别进行检测，这样，可以同时检测出两个存储单元阵列子块的坏块情况，提高所述存储器中的坏块检测效率。
需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (26)

1.一种存储器，包括：
至少一个存储单元阵列块，其包括多层存储单元以及对应每层存储单元设置的字线层；
字线驱动器，其与所述存储单元阵列块耦接；以及
控制电路，其至少用于控制所述字线驱动器；
其特征在于，所述存储单元阵列块包括：
相邻设置的第一存储单元阵列子块和第二存储单元阵列子块；以及
子块配置区，其包括设置在所述第一存储单元阵列子块与第二存储单元阵列子块之间的K层存储单元层和相应的K层字线层，并且其用于控制选择所述第一存储单元阵列子块和第二存储单元阵列子块，其中K为大于或等于2的整数；
通过所述子块配置区，使所述第一存储单元阵列子块的用于存储数据的存储单元层数等于所述第二存储单元阵列子块的用于存储数据的存储单元层数。
2.根据权利要求1所述的存储器，其特征在于，所述存储单元阵列块通过三维堆叠结构形成，其包括邻接堆叠的第一子堆叠结构和第二子堆叠结构；
第一子堆叠结构具有M层存储单元层和相应的M层字线层，第二子堆叠结构具有N层存储单元层和相应的N层字线层，其中，M和N为大于或等于2的整数且M大于N；
其中，所述子块配置区的K层存储单元层和相应的K层字线层被包括在所述第一子堆叠结构中。
3.根据权利要求2所述的存储器，其特征在于，所述第一存储单元阵列子块整体被包括在所述第一子堆叠结构中。
4.根据权利要求3所述的存储器，其特征在于，所述第二子堆叠结构的N层存储单元层和相应的N层字线层被定义在所述第二存储单元阵列子块中，并且通过所述子块配置区，使所述第一子堆叠结构的F层存储单元层以及相应的F层字线层被定义在所述第二存储单元阵列子块中，F为大于或等于1的整数，其中，(F+N)等于所述第二存储单元阵列子块的用于存储数据的存储单元层数，(M-F-K)等于所述第一存储单元阵列子块的用于存储数据的存储单元层数。
5.根据权利要求2所述的存储器，其特征在于，所述第一存储单元阵列子块和第二存储单元阵列子块的用于存储数据的存储单元层数均为C，C为大于或等于2的整数；
其中，C*2+K＝M+N。
6.根据权利要求1所述的存储器，其特征在于，所述字线驱动器包括：
第一子驱动器，其对应驱动所述第一存储单元阵列子块的字线层；
第二子驱动器，其对应驱动所述第二存储单元阵列子块的字线层；以及
第三子驱动器，其对应驱动所述子块配置区的K层字线层。
7.根据权利要求6所述的存储器，其特征在于，所述控制电路用于控制所述第三子驱动器以及对应所述第一存储单元阵列子块的第一选择晶体管来实现对所述第一存储单元阵列子块的选择控制；所述控制电路还用于控制所述第三子驱动器以及对应所述第二存储单元阵列子块的第二选择晶体管来实现对所述第二存储单元阵列子块的选择控制。
8.根据权利要求7所述的存储器，其特征在于，所述K层字线层包括第一字线层和第二字线层，所述K层存储单元层包括分别对应第一字线层和第二字线层的第一存储单元层和第二存储单元层；
其中，所述第一字线层、第一存储单元层与所述第一选择晶体管一起用于控制选择所述第一存储单元阵列子块，所述第二字线层、第二存储单元层与所述第二选择晶体管一起用于控制选择所述第二存储单元阵列子块。
9.根据权利要求1所述的存储器，其特征在于，所述K层存储单元层不用于存储数据。
10.根据权利要求2所述的存储器，其特征在于，所述第一子堆叠结构和第二子堆叠结构还具有虚设存储单元层和相应的虚设字线层。
11.根据权利要求1所述的存储器，其特征在于，所述存储单元阵列块包括多层字线层，以及不对称地穿插在所述多层字线层中的多层虚设字线层；所述多层字线层包括第一类字线层和第二类字线层；与所述第一类字线层耦合的存储单元层用于形成所述第一存储单元阵列子块和第二存储单元阵列子块；所述第二类字线层用于形成所述子块配置区。
12.根据权利要求1所述的存储器，其特征在于，K为奇数或者偶数。
13.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：
第一坏块检测电路，其对应所述第一存储单元阵列子块设置并用于检测所述第一存储单元阵列子块的坏块情况；
第二坏块检测电路，其对应所述第二存储单元阵列子块设置并用于检测所述第二存储单元阵列子块的坏块情况。
14.根据权利要求13所述的存储器，其特征在于，所述第一坏块检测电路和/或第二坏块检测电路被配置为以多位二进制数据的方式输出结果标识。
15.根据权利要求1所述的存储器，其特征在于，所述存储器包括三维NAND型存储器。
16.一种存储器***，其特征在于，包括：
一个或多个如权利要求1至15中任一项所述的存储器；以及
存储控制器，其与所述存储器的耦接。
17.如权利要求16所述的存储器***，其特征在于，所述存储控制器被配置为从所述存储单元阵列块中指定相应的存储单元层和字线层分别作为所述K层存储单元层和K层字线层以定义出所述子块配置区。
18.一种如权利要求1至15中任一项所述的存储器的操作方法，其特征在于，包括：
接收到第一指令，所述第一指令表征采用子块模式对所述存储单元阵列块进行擦除、读取或者写操作；
通过驱动控制所述子块配置区，选择存储单元阵列块中所述第一存储单元阵列子块和/或第二存储单元阵列子块；
对选择的所述第一存储单元阵列子块和/或第二存储单元阵列子块的存储单元层执行擦除、读取或者写操作。
19.根据权利要求18所述的方法，其特征在于，所述方法还包括：
接收到第二指令；所述第二指令表征采用块模式对所述存储单元阵列块进行擦除、读取或者写操作；
选择一个存储单元阵列块；
对选择的存储单元阵列块中的存储单元层执行擦除、读取或者写操作。
20.根据权利要求18所述的方法，其特征在于，所述存储器还包括衬底；
所述对选择的存储单元阵列子块中的存储单元执行擦除操作，包括：
对选择的第一存储单元阵列子块/第二存储单元阵列子块中的存储单元层所耦合的字线层均施加第一电压，对对应所述第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层均施加第二电压，对未选择的第二存储单元阵列子块/第一存储单元阵列子块中的存储单元层所耦合的字线层以及所述子块配置区的K层字线层均施加第三电压；对所述衬底施加第四电压；
其中，所述第一电压与第四电压的差值大于阈值电压；所述第二电压与第四电压的差值小于所述阈值电压；所述第三电压与第四电压的差值小于所述阈值电压。
21.根据权利要求20所述的方法，其特征在于，所述第一电压为接地，所述第三电压通过浮置实现，所述第四电压为存储单元的擦除电压。
22.根据权利要求18所述的方法，其特征在于，所述存储器还包括衬底；
所述对选择的存储单元阵列子块中的存储单元执行写操作，包括：
对选择的第一存储单元阵列子块/第二存储单元阵列子块中的存储单元层所耦合的字线层均施加第五电压，对未选择的所述第一存储单元阵列子块/第二存储单元阵列子块中相应的存储单元层、对应第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层以及所述子块配置区的K层字线层均施加第六电压，对所述衬底施加第七电压；
其中，所述第五电压与第七电压的差值大于阈值电压；所述第六电压与第七电压的差值小于所述阈值电压；所述第五电压大于所述第六电压。
23.根据权利要求22所述的方法，其特征在于，
所述第五电压为存储单元的编程电压，所述第六电压为存储单元的通过电压，所述第七电压为接地电压。
24.根据权利要求18所述的方法，其特征在于，所述存储器还包括衬底；
所述对选择的存储单元阵列子块中的存储单元执行读取操作操作，包括：
对选择的第一存储单元阵列子块/第二存储单元阵列子块中的存储单元层所耦合的字线层均施加第八电压，对未选择的所述第一存储单元阵列子块/第二存储单元阵列子块中相应的存储单元层、对应第一存储单元阵列子块/第二存储单元阵列子块的虚设字线层以及所述子块配置区的K层字线层均施加第九电压，对所述衬底施加第十电压；其中，对与所述选择的存储单元阵列子块中的存储单元连接的位线施加第十一电压；
其中，所述第八电压与第十电压的差值大于阈值电压；所述第九电压与第十电压的差值小于所述阈值电压；所述第八电压大于所述第九电压。
25.根据权利要求24所述的方法，其特征在于，所述第八电压为存储单元的读取电压，所述第九电压为存储单元的通过电压，所述第十电压为接地电压，所述第十一电压为感测电压。
26.根据权利要求18所述的方法，其特征在于，所述方法还包括：
利用对应选择的所述第一存储单元阵列子块和第二存储单元阵列子块的坏块检测控制电路，分别检测所述存储单元阵列子块中的所述第一存储单元阵列子块和第二存储单元阵列子块的坏块情况；
根据所述坏块检测控制电路输出的结果标识，判断所述第一存储单元阵列子块和第二存储单元阵列子块的坏块检测情况。
CN202110722171.5A 2021-06-28 2021-06-28 存储器及其操作方法 Active CN113345489B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110722171.5A CN113345489B (zh) 2021-06-28 2021-06-28 存储器及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110722171.5A CN113345489B (zh) 2021-06-28 2021-06-28 存储器及其操作方法

Publications (2)

Publication Number Publication Date
CN113345489A CN113345489A (zh) 2021-09-03
CN113345489B true CN113345489B (zh) 2023-08-08

Family

ID=77481231

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110722171.5A Active CN113345489B (zh) 2021-06-28 2021-06-28 存储器及其操作方法

Country Status (1)

Country Link
CN (1) CN113345489B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115620790A (zh) * 2022-09-29 2023-01-17 长江存储科技有限责任公司 存储器及其操作方法、存储器***
CN117912505A (zh) * 2022-10-11 2024-04-19 华为技术有限公司 存储芯片、存储设备和电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081299A (ja) * 2005-09-16 2007-03-29 Seiko Epson Corp 半導体集積回路装置及び電子機器
FR2955001A1 (fr) * 2010-01-06 2011-07-08 St Microelectronics Grenoble 2 Procede et dispositif d'entrelacement en ligne et en colonne pour blocs de taille variable
US8898548B1 (en) * 2012-08-24 2014-11-25 Western Digital Technologies, Inc. Methods, data storage devices and systems having variable size ECC page size
CN106169307A (zh) * 2015-05-21 2016-11-30 三星电子株式会社 三维半导体存储器装置及其操作方法
CN109427397A (zh) * 2017-09-05 2019-03-05 三星电子株式会社 基于子块位置操作存储器装置的方法和相关存储器***

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102222594B1 (ko) * 2014-11-13 2021-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
US10706177B2 (en) * 2017-02-13 2020-07-07 Hiroshi Watanabe Apparatus and method for chip identification and preventing malicious manipulation of physical addresses by incorporating a physical network with a logical network

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081299A (ja) * 2005-09-16 2007-03-29 Seiko Epson Corp 半導体集積回路装置及び電子機器
FR2955001A1 (fr) * 2010-01-06 2011-07-08 St Microelectronics Grenoble 2 Procede et dispositif d'entrelacement en ligne et en colonne pour blocs de taille variable
US8898548B1 (en) * 2012-08-24 2014-11-25 Western Digital Technologies, Inc. Methods, data storage devices and systems having variable size ECC page size
CN106169307A (zh) * 2015-05-21 2016-11-30 三星电子株式会社 三维半导体存储器装置及其操作方法
CN109427397A (zh) * 2017-09-05 2019-03-05 三星电子株式会社 基于子块位置操作存储器装置的方法和相关存储器***

Also Published As

Publication number Publication date
CN113345489A (zh) 2021-09-03

Similar Documents

Publication Publication Date Title
US10580493B2 (en) Nonvolatile semiconductor memory device with a plurality of memory blocks and a shared block decoder
US7313023B2 (en) Partition of non-volatile memory array to reduce bit line capacitance
KR101127413B1 (ko) 개선된 부분 페이지 프로그램 능력을 가진 비휘발성 메모리및 제어
KR101121610B1 (ko) 비휘발성 다중레벨 메모리 셀
US7839678B2 (en) NAND type flash memory and write method of the same
CN111009278B (zh) 用于确定存储器单元的数据状态的设备及方法
CN113345489B (zh) 存储器及其操作方法
US7864590B2 (en) Non-volatile memory device and method of operating the same
US20100128527A1 (en) Nonvolatile memory device
KR100953065B1 (ko) 불휘발성 메모리 소자
US10366759B2 (en) Memory devices having selectively electrically connected data lines
US10950316B2 (en) Apparatus for determining a pass voltage of a read operation
JP5870017B2 (ja) 不揮発性半導体記憶装置
US8780667B2 (en) Semiconductor memory device
CN114664363A (zh) 用于编程验证操作的存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant