JP2009017616A - 電源保護装置及び電子制御装置 - Google Patents

Abstract

【課題】直流レギュレータや負荷回路の破損を招くことなく、安価且つ確実に短絡を検出できる電源保護装置、及び、電子制御装置を提供する。
【解決手段】電源２から直流レギュレータ３への給電線に直列接続されたスイッチ部４と、スイッチ部４を所定時間導通し、その後遮断した後の直流レギュレータ３の出力電圧値に基づいて短絡を検出する第一短絡検出部５を備えて構成される電源保護装置１であって、スイッチ部４の導通時にスイッチ部４への流入電流値に基づいて短絡を検出する第二短絡検出部７と、第二短絡検出部７により短絡が検出されたときに第一短絡検出部５によるスイッチ部４の制御状態に関わらずスイッチ部４を強制的に遮断するスイッチ遮断部８を備えている。
【選択図】図５

Description

本発明は、電源から直流レギュレータへの給電線に直列接続されたスイッチ部と、前記スイッチ部を所定時間導通し、その後遮断した後の前記直流レギュレータの出力電圧値に基づいて短絡を検出する第一短絡検出部と、前記電源の出力電圧が所定電圧に降下すると前記第一短絡検出部の動作をリセットするリセット部を備えて構成される電源保護装置及び電子制御装置に関する。

昇圧ＤＣ／ＤＣコンバータで構成される直流レギュレータ１００は、図１に示すように、昇圧ＤＣ／ＤＣコンバータ制御ＩＣ１１０がＭＯＳ‐ＦＥＴ１２０のオンオフを切替制御することにより、コイル１３０に蓄えられたエネルギーを電源２００のエネルギーに重畳して負荷回路３００に出力するように構成されている。

このような構成の場合に、直流レギュレータ１００または負荷回路３００に短絡等の異常が生じると、想定外の電流が電源２００から直流レギュレータ１００及び負荷回路３００に流れて、電源２００から負荷回路３００への給電の有無を切り替えるためのスイッチ回路４００としてのＭＯＳ‐ＦＥＴ、並びに、コイル１３０、及び、ダイオード１４０等の素子が故障する虞があった。

そこで、図１に破線で示すように、マイクロコンピュータ５００によって制御されるスイッチ回路切替部６００を設け、マイクロコンピュータ５００は、直流レギュレータ１００または負荷回路３００に短絡等の異常が生じた場合に、スイッチ回路切替部６００によってスイッチ回路４００をオフとすることで想定外の大電流が素子へ流れることを防止するプライマリーチェックを、負荷回路３００への給電開始時に行なっていた。

詳述すると、マイクロコンピュータ５００は、図２に示すように、スイッチ回路４００を所定期間（図２では３０ｍｓｅｃ）だけオンとした後にオフした上で、オフ後の直流レギュレータ１００の出力電圧をモニタして検出し、検出した出力電圧を予め設定されている閾値と比較することで、短絡等の異常の有無を判断していた。具体的には、短絡等の異常が発生している場合は、コンデンサ１５０に蓄えられた電荷が、正常の場合よりも急激に減少するため、出力電圧の下がり方が急になり、検出される出力電圧は予め設定された閾値より小さくなるのである。

尚、特許文献１には、ＰＷＭ制御にて動作する負荷回路の断線等の異常を検出する断線検出回路が開示されている。この断線検出回路では、負荷回路に流れる電流を電流検出回路にて検出し、検出した電流に基づいて算出された電圧を基準電圧と比較して、その比較結果をＤ型フリップフロップに入力する。そして、ＰＷＭ信号の立下りをＤ型フリップフロップのクロックとすることで、ＰＷＭ信号が立下る直近のタイミングでＤ型フリップフロップに入力された比較結果、つまり負荷回路にＰＷＭ信号による電流が流れているときの比較結果に基づいて断線検出の有無の判定が行なわれるように構成されている。
特開２００５−１２１４３３号公報

しかし、図１に示す回路でマイクロコンピュータ５００によって行なわれるプライマリーチェックにおいて、直流レギュレータ１００や負荷回路３００で短絡異常が生じた場合に、短絡した箇所の抵抗が零または１００ｍΩ等の小さな抵抗値であると、スイッチ回路４００がオンした瞬間に直流レギュレータ１００や負荷回路３００に過電流が流れることで電源電圧が低下して、以下のような問題が生じる。

通常、マイクロコンピュータ５００は、当該マイクロコンピュータ５００の制御対象の誤動作防止等のために、電源２００からの入力電圧が予め設定された所定値以下となると、リセット部７００によってリセットされるように構成されているので、上述のように電源電圧が低下して入力電圧が所定値以下となるとリセットされ、マイクロコンピュータ５００によって制御されていたスイッチ回路４００はオフとなる。

スイッチ回路４００がオフとなることで、電源２００の電圧低下が是正されるので、マイクロコンピュータ５００は再び起動してプライマリーチェックを行なうのであるが、プライマリーチェックにおいてスイッチ回路４００がオンになると、負荷回路３００の短絡に起因する大電流が直流レギュレータ１００や負荷回路３００に再び流れるので、マイクロコンピュータ５００はリセットされてスイッチ回路４００はオフとなる。

つまり、スイッチ回路４００はオンとオフを繰り返すこととなり、スイッチ回路４００が複数回オンとなる間に、スイッチ回路４００、コイル１３０、ダイオード１４０等の素子が故障する虞があった。

このようなスイッチ回路４００のオンオフの繰り返し動作を防止するために、図３に示すように、マイクロコンピュータ５００は、抵抗Ｒ１００の両端の電圧を検出することで直流レギュレータ１００や負荷回路３００に流れる電流を検出し、過電流が流れていると判断した場合に、プライマリーチェックの結果にかかわらずスイッチ回路４００を強制的にオフする構成が考えられる。

しかし、図３に示す構成において、電流の過渡特性の検出によって過電流を適正に検出するためには、電流を高速サンプリングする必要があり、高価な高性能のマイクロコンピュータ５００が必要となってしまう。

本発明の目的は、上述した従来の問題点に鑑み、直流レギュレータや負荷回路の破損を招くことなく、安価且つ確実に短絡を検出できる電源保護装置、及び、電子制御装置を提供する点にある。

上述の目的を達成するため、本発明による電源保護装置の特徴構成は、電源から直流レギュレータへの給電線に直列接続されたスイッチ部と、前記スイッチ部を所定時間導通し、その後遮断した後の前記直流レギュレータの出力電圧値に基づいて短絡を検出する第一短絡検出部と、前記電源の出力電圧が所定電圧に降下すると前記第一短絡検出部の動作をリセットするリセット部を備えて構成される電源保護装置であって、前記スイッチ部の導通時に前記スイッチ部への流入電流値に基づいて短絡を検出する第二短絡検出部と、前記第二短絡検出部により短絡が検出されたときに第一短絡検出部による前記スイッチ部の制御状態に関わらず前記スイッチ部を強制的に遮断するスイッチ遮断部を備えている点にある。

上述の構成によれば、短絡による電流が大電流のときは、第一短絡検出部が短絡を検出しているか否かにかかわらず、第二短絡検出部が大電流を検出して、スイッチ遮断部がスイッチ部を強制的に遮断する。つまり、スイッチ遮断部が、第一短絡検出部によって短絡が検出されるよりも前にスイッチ部を迅速に遮断することによって、大電流による素子の故障を防止することができる。

また、第二短絡検出部をハードウェアで構成することによって、高性能のマイクロコンピュータを用いる必要がなくなる。尚、スイッチ遮断部によってスイッチ部が強制的に遮断された場合であっても、直流レギュレータの出力電圧値は小さくなるので、第一短絡検出部は短絡異常を適正に検出することができる。

以上説明した通り、本発明によれば、直流レギュレータや負荷回路の破損を招くことなく、安価且つ確実に短絡を検出できる電源保護装置、及び、電子制御装置を提供することができるようになった。

以下に、本発明による電源保護装置及び電子制御装置について説明する。本実施形態では、一例として、車両に搭載され、直流レギュレータに接続される負荷としての液晶モジュールを制御するディスプレイコントローラとしての機能を有するＣＰＵを備えた電子制御装置に電源保護装置が組み込まれた場合を説明する。

図４に示すように、電源保護装置１は、車載バッテリで構成されるＤＣ１４Ｖの電源２から直流レギュレータ３への給電線に直列接続されたＭＯＳ‐ＦＥＴ４１を備えたスイッチ部４と、スイッチ部４を所定時間導通し、その後遮断した後の直流レギュレータ３の出力電圧値に基づいて短絡を検出するＣＰＵを備えた第一短絡検出部５と、電源２の出力電圧が所定電圧に降下すると前記ＣＰＵの動作をリセットするリセット部６と、スイッチ部４の導通時にスイッチ部４への流入電流値に基づいて短絡を検出する第二短絡検出部７と、第二短絡検出部７により短絡が検出されたときに第一短絡検出部５によるスイッチ部４の制御状態に関わらずスイッチ部４を強制的に遮断するスイッチ遮断部８を備えて構成されている。

直流レギュレータ３は、図５に示すように、スイッチング用ＭＯＳ‐ＦＥＴ３２と昇圧用コイル３３と平滑コンデンサ３４等を備えた昇圧スイッチングレギュレータと、昇圧スイッチングレギュレータのＭＯＳ‐ＦＥＴ３２をスイッチング制御する昇圧制御回路３１で構成され、昇圧制御回路によりＭＯＳ‐ＦＥＴ３２が所定周波数でスイッチング制御することにより、ＭＯＳ‐ＦＥＴ３２のオン時にコイル３３に蓄えられた起電力が電源２の電圧に重畳してコンデンサに蓄積されて所定レベルの直流電圧に昇圧される。

昇圧制御回路３１には、第一短絡検出部５が組み込まれた電子制御装置により駆動制御され、液晶モジュールのバックライトを構成する複数のＬＥＤ９１に電流を供給する複数の定電流ドライバ３１１が組み込まれている。

本実施形態では、直流レギュレータ３から給電される負荷９が液晶モジュールのバックライトとなる複数のＬＥＤ９１である場合を説明するが、例えば、エアバッグの点火回路等、他の任意の負荷であってもよい。

スイッチ部４は、電源２から直流レギュレータ３へ電力を供給または遮断するＭＯＳ‐ＦＥＴ４１と、ＭＯＳ‐ＦＥＴ４１の導通、遮断を切り替えるＭＯＳ‐ＦＥＴ切替部４２を備えている。ＭＯＳ‐ＦＥＴ切替部４２は、ＭＯＳ‐ＦＥＴ４１のソースゲート間に接続された抵抗Ｒ４１２と、ＭＯＳ‐ＦＥＴ４１のソースゲート間の電圧を制御してＭＯＳ‐ＦＥＴ４１の導通、遮断を切り替えるトランジスタＱ４２及び複数の抵抗４１３〜４１５で構成され、第一短絡検出部５またはスイッチ遮断部８からのハイレベルの出力信号によってトランジスタＱ４２を介してＭＯＳ‐ＦＥＴ４１を導通させ、ローレベルの出力信号によってトランジスタＱ４２を介してＭＯＳ‐ＦＥＴ４１を遮断する。

第一短絡検出部５は、上述したように、液晶モジュールの表示部に映像を表示するディスプレイコントローラとして機能するＣＰＵを備えた電子制御装置に組み込まれ、例えば、アクセサリ電源スイッチ（ＡＣＣ‐ＳＷ）がオンされたときに、トランジスタＱ４２のベース電圧を制御することによりＭＯＳ‐ＦＥＴ４１を介して電源２からの直流レギュレータ３への給電状態を切替制御して、負荷側の短絡状態を検出するプライマリーチェックを行なう。

詳述すると、第一短絡検出部５は、図６（ａ）に示すように、トランジスタＱ４２を所定期間（ＭＯＳ‐ＦＥＴ４１がオン作動するのに必要な時間として３０ｍｓｅｃ．に設定している）オンした後にオフして、その間及びその後の所定の短絡判定期間に直流レギュレータ３の出力電圧を電圧モニタインタフェース回路５１を介してモニタして負荷側の短絡状態を検出する。

モニタした出力電圧が短絡判定期間内に予め設定された第一短絡検出閾値電圧以下であると短絡が生じていると判断して、その後トランジスタＱ４２を介してＭＯＳ‐ＦＥＴ４１を遮断することにより直流レギュレータ３への給電を停止する。

モニタした出力電圧が短絡判定期間内に予め設定された第一短絡検出閾値電圧より高ければ、正常状態であると判断して、その後トランジスタＱ４２を介してＭＯＳ‐ＦＥＴ４１を導通することにより直流レギュレータ３へ給電する。

本実施形態では、図６（ａ）に示すように、５ｍｓｅｃ毎のサンプリングを、第一短絡検出部５のトランジスタＱ４２への出力信号がハイレベルからローレベルに切り替える前に２回、切り替えた後に５回、つまり合計７回行なう間を短絡判定期間に設定している。

尚、電圧モニタインタフェース回路５１は直流レギュレータ３の出力電圧を直接ＡＤ変換するＡＤ変換回路で構成してもよく、例えば、図６（ｂ）に示すように、直列接続された二つの抵抗の分圧値をＡＤ変換するＡＤ変換回路で構成するものであってもよい。

また、第一短絡検出部５は初期に短絡状態であると検出したときには、同様の検出を複数回繰り返し、その結果、短絡状態であるとの検出が繰り返されたときに短絡状態と判断し、不揮発性メモリ等で構成される記憶部にその異常情報を記憶する。記憶部に記憶された異常情報は、例えば、異常情報を統括して管理する他の電子制御装置へＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）バス等を介して転送されて管理される。

リセット部６は、ＣＰＵの動作状態を適正に保つために、電源２の出力電圧が所定の電源電圧低下検知レベル以下に低下したか否かを検出するレベル検出回路と、出力電圧が所定の電源電圧低下検知レベル以下に低下すると、ＣＰＵに所定時間リセット信号を出力するＣＲ時定数回路を備えて構成されている。

尚、ＣＲ時定数回路によるＣＰＵのハードウェアリセット処理に替えて、当該出力電圧が電源電圧低下検知レベル以下に低下したときにレベル検出回路からの信号をＣＰＵの割り込み信号端子に出力し、ＣＰＵが割込み処理でプログラムを再度０番地から起動するソフトウェアによるリセット処理で行なってもよい。

負荷側が完全に短絡していると、プライマリーチェック時に流れる過電流により電源２の出力電圧が低下してリセット部６により第一短絡検出部５にリセットがかかり、再度プライマリーチェックを実行するという動作が繰り返される間に、電源２から繰り返し流れる過電流によってＭＯＳ‐ＦＥＴ４１やチョークコイル３３等の素子が破損する虞がある。そこで、第一短絡検出部５による短絡検出前に短絡を検出する第二短絡検出部７及びスイッチ遮断部８を設けている。

第二短絡検出部７は、電源２とＭＯＳ‐ＦＥＴ４１の間に直列接続された抵抗Ｒ７１と、抵抗Ｒ７１に流れる電流をその両端電圧で検出する電圧検出回路で構成されている。

電圧検出回路は、図５に示すように、抵抗Ｒ７１の両端電圧が所定値以上となったときに導通するトランジスタＱ７回路で構成することができる。第二短絡検出部７は、抵抗Ｒ７１に短絡を検出する閾値以上の電流が流れて、それに対応する抵抗Ｒ７１の電圧降下によりトランジスタＱ７がオンするように構成され、その出力信号がスイッチ遮断部８に出力されるように構成されている。

短絡を検出する閾値電流に対応する第二短絡検出閾値電圧は抵抗Ｒ７１の抵抗値で決定され、第一短絡検出部５による第一短絡検出閾値電圧よりも高い値に設定されている。ＭＯＳ‐ＦＥＴ４１がオンして直流レギュレータ３の起動時に必要とされる定常状態よりも大きな電流値が流れている状態を第二短絡検出部７が短絡状態であると誤検出することを回避するためである。

従って、第二短絡検出部７では負荷側が完全に短絡した所謂デッドショート状態は検出できるが、短絡状態であるものの短絡部の接触抵抗が高い所謂レアショート状態では短絡状態が検出できない。このようなレアショート状態を確実に検出できるように第一短絡検出閾値電圧が設定されている。

スイッチ遮断部８は、第二短絡検出部７のトランジスタＱ７が導通することによりベース電圧が印加されてトランジスタＱ４２をオフするトランジスタＱ８と、トランジスタＱ８の出力レベルをラッチする状態保持回路８１を備えて構成され、トランジスタＱ８のオンタイミング以降、状態保持回路８１によりスイッチ部４が遮断状態に維持される。

状態保持回路８１は、例えば、Ｄ型フリップフロップやトランジスタロジックで構成することができ、スイッチ遮断部８によるスイッチ部４の遮断の原因となった短絡が解消された後に、つまり、トランジスタＱ７がオフした状態で、第一短絡検出部５からリセット信号が入力されることによりリセットされる。

スイッチ遮断部８に状態保持回路８を備えていない場合には、スイッチ遮断部８によってスイッチ部４が遮断状態になると、第二短絡検出部７により短絡が検出されずにトランジスタＱ７がオフして、ＭＯＳ‐ＦＥＴ４１が導通するという動作が繰り返されるのを防ぐためである。

第二短絡検出部７がハードウェア回路で構成されているため、コストの嵩む高速のＣＰＵを用いずに安価且つ迅速に過電流を検出することができ、上述した第一短絡検出部５によるプライマリーチェック時の不都合が解消される。

以下に、図８のタイムチャートに基づいて直流レギュレータ３の起動時における電源保護装置１の動作について説明する。

第一短絡検出部５がトランジスタＱ４２を時刻Ｔ１にオンし、所定期間ｔａ（例えば、３０ｍｓｅｃ．）経過後の時刻Ｔ３にトランジスタＱ４２をオフすると、それに伴ってＭＯＳ‐ＦＥＴ４１が固有のターンオン時間でオンした後、固有のターンオフ時間でオフする。ＭＯＳ‐ＦＥＴ４１がオンすると電源２から給電された直流レギュレータ３は昇圧駆動される。

第二短絡検出部７は、このときに流れる電流により発生する抵抗Ｒ７１の両端電圧が第二短絡検出閾値電圧以上の電圧であると時刻Ｔ２で検出すると、スイッチ遮断部８のトランジスタＱ８をオンしてトランジスタＱ４２を介してＭＯＳ‐ＦＥＴ４１を強制的にオフする。つまり、デッドショート状態が検出される。

ＭＯＳ‐ＦＥＴ４１の強制的な遮断によって、負荷側がデッドショート状態にある直流レギュレータ３の出力電圧が急激に低下するため、第一短絡検出閾値電圧以下となる時点Ｔ２´で第一短絡検出部５でも短絡が検出される。このとき、既に第二短絡検出部７によりＭＯＳ‐ＦＥＴ４１が遮断されているので、リセット部６による電源電圧の低下検出は行なわれない。つまり、電源２の出力電圧がリセット部６による電圧低下検出閾値電圧より低下する前にＭＯＳ‐ＦＥＴ４１が遮断される。

第二短絡検出部７により負荷側の短絡が検出されないときは、第一短絡検出部５が時刻Ｔ３でＭＯＳ‐ＦＥＴ４１をオフする時点の前後に所定時間間隔（例えば、５ｍｓｅｃ．の間隔）で、電圧モニタインタフェース回路５１を介して直流レギュレータ３の出力電圧を監視し、その間に当該出力電圧が第一短絡検出閾値電圧より低下したことを検出すると（Ｔ４）、負荷側がレアショート状態であると判断して、同様の短絡検出動作を設定回数（例えば３回）繰り返す。

尚、所定時間間隔で検出した直流レギュレータ３の出力電圧値が一回でも第一短絡検出閾値を下回ると短絡状態であると判断してもよいし、複数回連続して第一短絡検出閾値を下回ると短絡状態であると判断してもよいし、所定時間間隔で検出した直流レギュレータ３の各出力電圧値の傾き（微分値）に基づいて第一短絡検出閾値を下回ると予測判断して短絡状態であると判断してもよい。

短絡検出動作を設定回数繰り返した結果、何れの場合にも短絡であると判断すると、記憶部にその異常情報を記憶するとともに、ＭＯＳ‐ＦＥＴ４１の遮断状態を維持する。

一方、第一短絡検出部５及び第二短絡検出部７の何れによっても短絡が検出されないときには、正常状態と判断して、第一短絡検出部５はＭＯＳ‐ＦＥＴ４１を導通して直流レギュレータ３に対する給電状態を維持する。

以下に第一短絡検出閾値電圧及び第二短絡閾値電圧について詳述する。第一短絡検出部５による第一短絡検出閾値電圧は、直流レギュレータ３の出力電圧をモニタする、例えば、図６（ｂ）に示すＡ点の電圧に対して設定される。一方、第二短絡検出部７による第二短絡検出閾値電圧は、抵抗Ｒ７１を流れる電流による両端の電圧降下に対して設定される。

このように、両閾値電圧を設定する対象が異なるため、第一短絡検出閾値電圧と第二短絡検出閾値電圧は一定の相関関係の下に設定される必要がある。

ＭＯＳ‐ＦＥＴ４１に流れる電流を基準として説明すると、図７（ａ）に示すように、所謂デッドショートを検出する第二短絡検出閾値電圧は、回路素子の特性ばらつきを考慮して直流レギュレータ３の起動時の最大電流値より所定値だけ余裕持った大きな値に設定される。

その場合に、第二短絡検出部７では第二短絡検出閾値電圧に対応する電流値より小さな電流が流れる所謂レアショート状態を検出することができないという不感帯が生じる。そこで、図７（ｂ）に示すように、当該不感帯をカバーするように第一短絡検出閾値電圧を直流レギュレータ３が起動した後の通常動作時の電流値よりやや大きな電流を検出可能なレベルに設定することにより、レアショートからデッドショート迄の異常を検出することができるようになる。

ディスプレイコントローラである電子制御装置に、第一短絡検出部５によるプライマリーチェック時に、直流レギュレータ３に接続されている負荷であるＬＥＤアレイ９への給電を停止するべく複数の定電流ドライバ３１１をオフする負荷制御部を備える場合には、直流レギュレータ３から負荷へ給電されることが無いため、第一短絡検出閾値電圧を直流レギュレータ３が起動した後の通常動作時の電流値よりやや小さな電流を検出可能なレベルに設定することにより、図７（ｃ）に示すように、短絡検出可能範囲を下方に拡げることが可能になり、微妙なレアショート状態も確実に検出できるようになる。

さらに、図９に示すように、第二短絡検出部７を並列接続された二つの抵抗Ｒ７１、Ｒ７３と、一方の抵抗Ｒ７３に経路を切り離すスイッチであるＭＯＳ‐ＦＥＴ７１を接続して、ＭＯＳ‐ＦＥＴ７１の状態によりＭＯＳ‐ＦＥＴ４１を流れる電流に対応する第二短絡検出閾値電圧を切替可能に構成してもよい。

このように構成する場合、プライマリーチェックで正常と判断された後に、第二短絡検出閾値電圧を下げることにより、図７（ｄ）に示すように、直流レギュレータ３の起動時の電流値より小さく通常動作時の電流値より大きな電流を検出することが可能となり、プライマリーチェック以降に発生するようなレアショートを第二短絡検出部７で検出することができる。

ＭＯＳ‐ＦＥＴ７１は、第一短絡検出部５により制御される。プライマリーチェック時にはＭＯＳ‐ＦＥＴ４１を遮断して第二短絡検出閾値電圧を上昇させ、プライマリーチェックが正常に終了して、ＭＯＳ‐ＦＥＴ４１を導通し、直流レギュレータ３が起動した後の指定時間後の定常状態でＭＯＳ‐ＦＥＴ４１を導通して第二短絡検出閾値電圧を下降させるのである。

つまり、第二短絡検出部７に第二短絡検出電圧の閾値を切り替える閾値切替部を備え、第一短絡検出部５は短絡を検出しないときにＭＯＳ‐ＦＥＴ４１を導通して直流レギュレータ３を介して負荷に給電制御するとともに、閾値切替部による短絡検出電圧の閾値を下げるように構成するのである。

以上説明したように、直流レギュレータ３に接続されている負荷を制御するＣＰＵを備えた電子制御装置は、本発明による電源保護装置が組み込まれて構成されている。

以下、別実施形態について説明する。上述の実施形態では、電源２の出力電圧が所定の電源電圧低下検知レベル以下に低下したか否かを検出するレベル検出回路を備えたリセット部６について説明したが、上述の閾値切替部を備えた場合も含めて、リセット部６を第二短絡検出部７で兼用してもよい。

この場合、第一短絡検出部５にスイッチ遮断部８の出力信号を入力することにより、第一短絡検出部５はリセットがかかったときにスイッチ遮断部８の出力信号が短絡検出レベルであることを検出すると、プライマリーチェックを実行せずに待機し、或は、状態保持回路８１をリセットした後に通常のプライマリーチェックを実行するように構成してもよい。

上述の実施形態では、電源保護装置１が負荷側の短絡を検出する場合を説明したが、本発明でいう短絡の概念には、負荷側の異常により過電流が流れるような状態になった場合も含まれる。

上述の実施形態では、昇圧型のスイッチングレギュレータを対象とした電源保護装置について説明したが、本発明による電源保護装置は、直流レギュレータ３一般に適用可能であり、降圧スイッチングレギュレータや昇降圧スイッチングレギュレータ、さらにはシリーズレギュレータにも適用可能である。

例えば、直流レギュレータ３として、図１０に示すような昇降圧自在なＳＥＰＩＣ（Ｓｉｎｇｌｅ Ｅｎｄｅｄ Ｐｒｉｍａｒｙ Ｉｎｄｕｃｔａｎｃｅ Ｃｏｎｖｅｒｔｅr）３Ａであってもよいし、、図１１に示すようなバックブーストコンバータ３Ｂであってもよい。しかしながら、本発明は、電圧を調整するスイッチング素子が電源ラインに対して並列に接続された直流レギュレータに対してより好適に利用できる。

上述の実施形態では、電源保護装置が組み込まれた電子制御装置として、液晶モジュールを制御する車載ディスプレイコントローラを説明したが、本発明による電源保護装置が組み込まれる車載電子制御装置はディスプレイコントローラに限るものではなく、例えば、車両のエアバッグを作動させる際のフィラメント等への通電のために用いられる点火回路を負荷として制御するＣＰＵを備えたエアバッグ用の車載電子制御装置等任意の車載電子制御装置でよい。

さらに、電源保護装置が組み込まれるのは車載電子制御装置に限らず、例えば、船舶や航空機等の他の乗物や、ＯＡ機器の電子制御装置、家電機器の電子制御装置等任意の電子制御装置に組み込むことができる。

同様に、上述の実施形態では、電源２が車載バッテリである場合を説明したが、電源は車載バッテリに限るものではなく任意の直流電源であればよい。例えば、商用電源から整流された直流電源であってもよい。

尚、上述した実施形態は、本発明の一例に過ぎず、本発明の作用効果を奏する範囲において各ブロックの具体的構成等を適宜変更設計できることは言うまでもない。

従来の構成の電源保護回路及び直流レギュレータの回路図 従来の構成の電源保護回路によるプライマリーチェックのタイミングチャート 過電流検知をソフトウェアによって行なう場合の電源保護回路及び直流レギュレータの回路図 本発明による電源保護回路のブロック構成図 本発明による電源保護回路及び直流レギュレータの回路図 （ａ）は、第一短絡検出部によるプライマリーチェックのタイミングチャートを示し、（ｂ）は、電圧モニタインタフェース回路の回路を示した説明図 （ａ）は、第二短絡検出部による短絡検出可能範囲を示し、（ｂ）は、第一短絡検出部による短絡検出可能範囲を示し、（ｃ）は、第一短絡検出部及び第二短絡検出部による短絡検出可能範囲を示し、（ｄ）は、定電流ドライバを停止させた場合の第一短絡検出部及び第二短絡検出部による短絡検出可能範囲を示した説明図 直流レギュレータの起動時における電源保護装置の動作について説明するためのタイムチャート 第二短絡検出部に閾値切替部を備えた場合の電源保護装置及び直流レギュレータの回路図 直流レギュレータとしてＳＥＰＩＣ回路を用いた場合の回路図 直流レギュレータとしてバックブーストコンバータを用いた場合の回路図

符号の説明

１：電源保護回路
３：直流レギュレータ
４：スイッチ部
５：第一短絡検出部
５１：負荷制御部
６：リセット部
７：第二短絡検出部
８：スイッチ遮断部
８１：状態保持回路
９：負荷（液晶モジュール）

Claims (12)

1. 電源から直流レギュレータへの給電線に直列接続されたスイッチ部と、前記スイッチ部を所定時間導通し、その後遮断した後の前記直流レギュレータの出力電圧値に基づいて短絡を検出する第一短絡検出部と、前記電源の出力電圧が所定電圧に降下すると前記第一短絡検出部の動作をリセットするリセット部を備えて構成される電源保護装置であって、
   前記スイッチ部の導通時に前記スイッチ部への流入電流値に基づいて短絡を検出する第二短絡検出部と、前記第二短絡検出部により短絡が検出されたときに第一短絡検出部による前記スイッチ部の制御状態に関わらず前記スイッチ部を強制的に遮断するスイッチ遮断部を備えている電源保護装置。
2. 前記第二短絡検出部が前記スイッチ部と直列接続された抵抗の両端電圧を検出する電圧検出回路で構成され、前記第二短絡検出部による短絡検出電圧の閾値が前記第一短絡検出部による短絡検出電圧閾値より大に設定されている請求項１記載の電源保護装置。
3. 前記第二短絡検出部がハードウェア回路で構成されている請求項１または２記載の電源保護装置。
4. 前記スイッチ遮断部に前記スイッチ部の遮断状態を維持する状態保持回路を備え、前記第一短絡検出部により前記状態保持回路がリセットされるように構成されている請求項１から３の何れかに記載の電源保護装置。
5. 前記第一短絡検出部は短絡検出を複数回繰り返すように構成され、何れも短絡を検出したときに異常情報を記憶する記憶部を備えている請求項１から４の何れかに記載の電源保護装置。
6. 前記第一短絡検出部は短絡を検出しないときに前記スイッチ部を導通して前記直流レギュレータを介して負荷に給電制御する請求項１から５の何れかに記載の電源保護装置。
7. 前記第二短絡検出部に前記短絡検出電圧の閾値を切り替える閾値切替部を備え、前記第一短絡検出部は短絡を検出しないときに前記スイッチ部を導通して前記直流レギュレータを介して負荷に給電制御するとともに、前記閾値切替部による短絡検出電圧の閾値を下げる請求項２から５の何れかに記載の電源保護装置。
8. 前記リセット部が前記第二短絡検出部で兼用されている請求項１から７の何れかに記載の電源保護装置。
9. 前記第一短絡検出部による短絡検出時に前記直流レギュレータに接続されている負荷への給電を停止する負荷制御部を備えている請求項１から８の何れかに記載の電源保護装置。
10. 前記直流レギュレータが昇圧レギュレータである請求項１から９の何れかに記載の電源保護装置。
11. 前記電源が車載バッテリである請求項１から１０の何れかに記載された電源保護装置。
12. 前記直流レギュレータに接続されている負荷を制御するＣＰＵを備えた電子制御装置であって、請求項１から１１の何れかに記載された電源保護装置が組み込まれている電子制御装置。

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