JP2009016775A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2009016775A JP2009016775A JP2007220440A JP2007220440A JP2009016775A JP 2009016775 A JP2009016775 A JP 2009016775A JP 2007220440 A JP2007220440 A JP 2007220440A JP 2007220440 A JP2007220440 A JP 2007220440A JP 2009016775 A JP2009016775 A JP 2009016775A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- layer
- semiconductor substrate
- drift region
- removal portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】半導体基板の一方の表面にドリフト領域を備えて成る半導体装置とその製造方法において、簡単な構成により、半導体基板の少なくとも一部を除去して寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度と歩留まりの向上による低コスト化を実現可能とする。
【解決手段】半導体装置1は、半導体基板2の一方の表面21にドリフト領域3(左右の破線で挟まれた領域)を備えて成り、半導体基板2の他方の表面22側から半導体基板2の少なくとも一部を除去してドリフト領域3またはその近傍に至る除去部23が形成され、その除去部23にガラスまたは樹脂による絶縁部材4が充填されている。半導体装置1は、ドリフト領域3の下部の除去部23を形成することにより、寄生容量の低減、ならびに素子の高耐圧化を達成すると共に、絶縁部材4を充填することによって、十分な機械的強度が実現されている。
【選択図】図1
【解決手段】半導体装置1は、半導体基板2の一方の表面21にドリフト領域3(左右の破線で挟まれた領域)を備えて成り、半導体基板2の他方の表面22側から半導体基板2の少なくとも一部を除去してドリフト領域3またはその近傍に至る除去部23が形成され、その除去部23にガラスまたは樹脂による絶縁部材4が充填されている。半導体装置1は、ドリフト領域3の下部の除去部23を形成することにより、寄生容量の低減、ならびに素子の高耐圧化を達成すると共に、絶縁部材4を充填することによって、十分な機械的強度が実現されている。
【選択図】図1
Description
本発明は、半導体基板の一方の表面にドリフト領域を備えて成る半導体装置とその製造方法に関する。
従来、シリコン基板の表面にp層、n層が形成されている半導体中のキャリアが電界により移動するドリフト領域を持つMOSFET、バイポーラトランジスタ、IGBT、ダイオード、サイリスタなどが形成されている半導体装置において、シリコン基板の裏面を介して寄生容量が発生し、半導体装置に電圧を印加したときにシリコン基板中の空乏層の影響を受けて理論値よりも耐圧が下がることが指摘されている。このような問題を解決する方法として、ドリフト領域を形成した部分の基板裏面のシリコンを除去することが有効である。この場合、裏面のシリコンに電気絶縁性かつ良熱伝導性の膜を形成して蓄熱の防止と機械強度の向上を図る半導体装置が知られている(例えば、特許文献1参照)。
特表2004−510329号公報
しかしながら、上述した特許文献1に示されるような半導体装置においては、シリコンを除去した裏面に膜を形成したとしても、薄くなったドリフト領域の機械強度が充分ではなく、衝撃や樹脂封止の際の圧力によって半導体装置が破壊される虞がある。
本発明は、上記課題を解消するものであって、簡単な構成により、半導体基板の少なくとも一部を除去して寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度と歩留まりの向上による低コスト化を実現できる半導体装置とその製造方法を提供することを目的とする。
上記課題を達成するために、請求項1の発明は、半導体基板の一方の表面にドリフト領域を備えて成る半導体装置であって、前記半導体基板の他方の表面側から当該半導体基板の少なくとも一部を除去して前記ドリフト領域またはその近傍に至る除去部が形成され、前記除去部に絶縁部材であるガラスが設けられているものである。
請求項2の発明は、半導体基板の一方の表面にドリフト領域を備えて成る半導体装置であって、前記半導体基板の他方の表面側から当該半導体基板の少なくとも一部を除去して前記ドリフト領域またはその近傍に至る除去部が形成され、前記除去部に絶縁部材である樹脂が設けられているものである。
請求項3の発明は、請求項1または請求項2に記載の半導体装置において、前記ドリフト領域と前記除去部との間にp層またはn層が形成され、前記p層またはn層が当該半導体基板の平面視における全面に広がっているものである。
請求項4の発明は、請求項1または請求項2に記載の半導体装置において、前記ドリフト領域と前記除去部との間にp層またはn層が形成され、前記p層またはn層が当該半導体基板の平面視における前記ドリフト領域を覆う領域に広がっているものである。
請求項5の発明は、請求項1または請求項2に記載の半導体装置において、前記ドリフト領域と前記除去部との間にp層またはn層が形成され、前記p層またはn層が当該半導体基板の平面視における前記ドリフト領域を除く領域に広がっているものである。
請求項6の発明は、請求項1乃至請求項5のいずれか一項に記載の半導体装置において、前記ドリフト領域以外の領域に掘り込みが形成されており、前記掘り込みは前記半導体基板の一方の表面から前記除去部に至るように形成されているものである。
請求項7の発明は、請求項1乃至請求項6のいずれか一項に記載の半導体装置において、前記半導体基板の一方の表面に少なくとも2種類の絶縁層から成る積層構造が形成されているものである。
請求項8の発明は、請求項1乃至請求項7のいずれか一項に記載の半導体装置において、前記半導体基板の一方の表面にワイヤボンディング用のパッドが形成されており、前記パッドは、前記除去部の上部を避けて形成されているものである。
請求項9の発明は、請求項1乃至請求項7のいずれか一項に記載の半導体装置において、前記除去部が前記半導体基板の他方の表面側の全面に形成されているものである。
請求項10の発明は、請求項1乃至請求項9のいずれか一項に記載の半導体装置の製造方法であって、半導体基板の一方の表面にp型およびn型の拡散層を含むドリフト領域を形成して半導体素子を形成する素子形成工程と、前記半導体素子に対する外部接続用の金属配線を形成する金属配線形成工程と、前記半導体基板の他方の表面側から当該半導体基板の少なくとも一部を除去して前記ドリフト領域またはその近傍に至る除去部を形成すると共に前記除去部に絶縁部材であるガラスまたは樹脂を充填する絶縁部材充填工程と、を備え、前記絶縁部材であるガラスまたは樹脂の変性または溶解に必要な温度が、前記金属配線の形成に用いる金属の融点より高い場合には、前記絶縁部材充填工程を前記金属配線形成工程よりも先に行い、それ以外の場合には、前記金属配線形成工程を前記絶縁部材充填工程よりも先に行うものである。
請求項1の発明によれば、半導体基板の少なくとも一部を除去して成る除去部に絶縁部材であるガラスが設けられているので、寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度を有する半導体装置を実現できる。ガラスは、半導体基板との熱膨張率の差が小さい種々のものを用いることができ、除去部に充填して設けられる。ガラスは、除去部に(ゲル状の)ガラスを流し込むことにより充填できる。また、機械的強度の向上により、歩留まりの向上と低コスト化が可能である。
請求項2の発明によれば、半導体基板の少なくとも一部を除去して成る除去部に絶縁部材である樹脂が設けられているので、寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度を有する半導体装置を実現できる。樹脂は、半導体基板との熱膨張率の差が小さい種々のものを用いることができ、除去部に充填して設けられる。また、スピンコーティング可能な樹脂を用いることができる。また、機械的強度の向上により、歩留まりの向上と低コスト化が可能である。
請求項3の発明によれば、半導体基板の平面視における全面に広がって形成されているp層やn層を除去部形成時のエッチストップ層として用いることができるので、エッチングがドリフト領域に進行するのを防止して所望の形状の除去部が精度良く形成できており、寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度を有する半導体装置が実現されている。このようなエッチストップ層を備えているので半導体プロセスの信頼性が向上でき、歩留まりの向上と低コスト化が可能である。これは、半導体基板に形成されたp層やn層が、通常、他の層とは異なるエッチング速度を有することによる。
請求項4の発明によれば、半導体基板の平面視におけるドリフト領域を覆う領域に広がって形成されているp層やn層を除去部形成時のエッチストップ層として用いることができるので、エッチングがドリフト領域に進行するのを防止して所望の形状の除去部を精度良く形成できており、寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度を有する半導体装置が実現されている。このようなエッチストップ層を備えているので半導体プロセスの信頼性が向上でき、歩留まりの向上と低コスト化が可能である。
請求項5の発明によれば、半導体基板の平面視におけるドリフト領域を除く領域に広がって形成されているp層やn層を除去部形成時のエッチストップ層として用いることができるので、所望の形状の除去部を精度良く形成できており、寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度を有する半導体装置が実現されている。また、エッチストップ層として用いるp層やn層がドリフト領域を外した領域にあるので、p層やn層の不純物がドリフト領域に拡散してドリフト領域における不純物濃度が変化するなどの影響を回避できる。このようなエッチストップ層を備えているので、半導体プロセスの信頼性が向上し、歩留まりの向上と低コスト化が可能である。
請求項6の発明によれば、半導体基板の一方の表面から除去部に至る掘り込みは、除去部形成のためのエッチング処理におけるエッチエンド検出に用いられるものであり、このような掘り込みを用いて除去部を形成するとエッチングプロセスの信頼性が向上するので、半導体装置は、歩留まりの向上と低コスト化されたものとなる。
請求項7の発明によれば、少なくとも2種類の絶縁層のエッチング速度を異なるものとしておくことにより、個々の絶縁層に対する寸法制御および形状制御が容易となり、半導体プロセスの信頼性が向上するので、半導体装置は、歩留まりの向上と低コスト化されたものとなる。
請求項8の発明によれば、接合時に圧力のかかるワイヤボンディング用のパッドが、機械強度の弱い除去部の上部を避けて形成されているので、ワイヤボンディングのプロセスおよび接合部の信頼性が向上するので、半導体装置は、歩留まりの向上と低コスト化されたものとなる。
請求項9の発明によれば、半導体基板の他方の面側の全面に形成された除去部にガラスや樹脂の絶縁部材を全面にわたって一様に備えることができるので、寄生容量の低減と高耐圧化をより確実に実現すると共に十分な機械的強度を有し、かつ小型化された半導体装置を実現できる。
請求項10の発明によれば、絶縁部材と金属配線用の部材の温度特性に応じて製造工程の順番を選択し、高温が必要とされる工程を先に行い、後の工程ほど低温で実施できる工程とするので、ガラスや樹脂を用いた絶縁部材充填に必要とされる高熱による金属配線の変質や変形を防ぐことができ、逆に金属配線の形成時の熱による絶縁部材の変質や変形を防ぐことができ、従って、半導体装置の歩留りと信頼性を向上させることができる。
以下、本発明の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
(第1の実施形態)
図1は第1の実施形態に係る半導体装置の断面を示す。この半導体装置1は、半導体基板2の一方の表面21にドリフト領域3(左右の破線で挟まれた領域)を備えて成り、半導体基板2の他方の表面22側から半導体基板2の少なくとも一部を除去してドリフト領域3またはその近傍に至る除去部23が形成され、その除去部23にガラスまたは樹脂による絶縁部材4が充填されて設けられているものである。
図1は第1の実施形態に係る半導体装置の断面を示す。この半導体装置1は、半導体基板2の一方の表面21にドリフト領域3(左右の破線で挟まれた領域)を備えて成り、半導体基板2の他方の表面22側から半導体基板2の少なくとも一部を除去してドリフト領域3またはその近傍に至る除去部23が形成され、その除去部23にガラスまたは樹脂による絶縁部材4が充填されて設けられているものである。
半導体基板2は、n型のシリコンウエハであり、その一方の表面21側には、p型領域、n型領域などが形成されてMOSFET、バイポーラトランジスタ、IGBT、ダイオード、サイリスタなどの、主に電力用の素子のいずれか、またはこれらの素子の複数が形成されている。図1には、ゲート電極G、ドレイン電極D、ソース電極Sを備えた素子部が、ドリフト領域3の内部に示されている。なお、半導体基板2の導電型や素子部構造は図1に示したものに限られず、必要に応じて所望の導電型や素子部構造を採用することができる。すなわち、n型のシリコンウエハに限らずp型のものでもよい。また、半導体基板2は、エピウエハ、バルクウエハ、SOIウエハなどを用いることができる。除去部23の形成には、ドライエッチングとウエットエッチングのいずれも用いることができる。
半導体装置1は、ドリフト領域3の下部のシリコンを除去した除去部23を形成することにより、ドリフト領域3に形成した素子の動作に悪影響を及ぼす寄生容量の低減および素子の高耐圧化を達成している。さらに、除去部23に充填したガラス、樹脂などの絶縁部材4は、除去部形成によって薄くなったドリフト領域3を支持して、外力や熱応力などによってドリフト領域3が破壊されるのを防止している。
除去部23に充填するガラスや樹脂は、半導体基板2との熱膨張率の差が小さい種々のものを用いることができる。スピンコーティング可能な樹脂を用いることができる。また、ガラスや樹脂は、ドロドロの状態で半導体基板2の裏面の除去部23に流し込むことにより成形することができる。このように大気中で絶縁部材4の充填を行うことにより、蒸着成膜やスパッタ成膜などのように真空技術を用いる場合と比べて、半導体装置1を生産性良く、かつ低コストで製造できる。
また、半導体装置1は、除去部23にドリフト領域3を支持する絶縁部材4を設けたことによる機械的強度の向上により、歩留まりの向上と低コスト化が可能である。すなわち、ダイシングされてチップ状とされた半導体装置1(図1はこの状態を示す)をパッケージングする場合に、絶縁部材4が、チップのピックアップ時の衝撃や、封止用樹脂のモールド時の応力からチップのドリフト領域3を保護し、破壊されることを防ぐので、歩留まりが向上する。
(第2の実施形態)
図2は第2の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、ドリフト領域3と除去部23と間にp層またはn層から成るエッチストップ層11が形成され、そのエッチストップ層11が半導体基板2の平面視における全面に広がって形成されているものであり、他の点は上述の第1の実施形態の半導体装置1と同様である。なお、ドリフト領域3の詳細構造は、以下に示す各実施形態と同様に図示省略されており、その構造は第1の実施形態の半導体装置1と同様である。
図2は第2の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、ドリフト領域3と除去部23と間にp層またはn層から成るエッチストップ層11が形成され、そのエッチストップ層11が半導体基板2の平面視における全面に広がって形成されているものであり、他の点は上述の第1の実施形態の半導体装置1と同様である。なお、ドリフト領域3の詳細構造は、以下に示す各実施形態と同様に図示省略されており、その構造は第1の実施形態の半導体装置1と同様である。
上述のエッチストップ層11は、埋め込みエピ層として形成することができ、また、エピ層の成長中に不純物濃度を変更することによって形成することができる。また、エッチストップ層11は、基板張り合わせやイオン注入などによって埋め込み層として形成することができる。
このようなエッチストップ層11を備えた半導体装置1は、エッチングがドリフト領域3に進行してドリフト領域3を過剰エッチングしてしまうのを防止でき、所望の形状の除去部を精度良く形成できるので、寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度が実現されている。半導体装置1は、このようなエッチストップ層を備えているので半導体プロセスの信頼性が向上でき、歩留まりの向上と低コスト化が可能である。これは、半導体基板2に形成されたp層やn層が、通常、他の層とは異なるエッチング速度を実現できることによる。
例えば、エッチストップ層11がシリコンウエハ中に形成されたp層の場合、ドリフト領域3の下部のシリコンをウエットエッチによって除去するときのp層のエッチングスピードを通常のシリコンと比べて遅くできる。従って、p層がエッチストップ層11としての役割を果たし、エッチングの進み過ぎが防止される。
また、エッチストップ層11がシリコンウエハ中に形成されたn層の場合、電気化学エッチングという手法を用いることにより、n層のエッチングスピードを通常のシリコンと比べて遅くできるので、n層がエッチストップ層11としての役割を果たし、エッチングの進み過ぎが防止される。
(第3の実施形態)
図3は第3の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、ドリフト領域3と除去部23と間にp層またはn層から成るエッチストップ層11が形成され、そのエッチストップ層11が半導体基板2の平面視におけるドリフト領域3を覆う領域に広がって形成されているものであり、エッチストップ層11の広がりがドリフト領域3を覆う領域に限定されている点が上述の第2の実施形態の半導体装置1と異なり、他の点は第2の実施形態と同様である。
図3は第3の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、ドリフト領域3と除去部23と間にp層またはn層から成るエッチストップ層11が形成され、そのエッチストップ層11が半導体基板2の平面視におけるドリフト領域3を覆う領域に広がって形成されているものであり、エッチストップ層11の広がりがドリフト領域3を覆う領域に限定されている点が上述の第2の実施形態の半導体装置1と異なり、他の点は第2の実施形態と同様である。
上述のエッチストップ層11は、パターン形成技術と組み合わせて、埋め込みエピ層として形成することができ、また、エピ層の成長中に不純物濃度を変更することによって形成することができる。また、エッチストップ層11は、同様に、パターン形成技術と組み合わせて、基板張り合わせやイオン注入などによって埋め込み層として形成することができる。
本実施形態の半導体装置1は、上述の第2の実施形態と同様に、p層またはn層を除去部形成時のエッチストップ層11として用いることにより、エッチングがドリフト領域3に進行するのを防止して所望の形状の除去部23が精度良く形成できており、寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度が実現されている。また、エッチストップ層11と周辺部とのエッチング進行速度の違いを、エッチング量決定の目安とすることができるので、エッチングプロセスの効率化と信頼性向上、半導体装置1の低コスト化が実現される。例えば、このような目安を用いて、ウエットエッチングにおけるエッチング液の劣化に対応できる。
(第4の実施形態)
図4は第4の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、ドリフト領域3と除去部23と間にp層またはn層から成るエッチストップ層11が形成され、そのエッチストップ層11が半導体基板2の平面視におけるドリフト領域3を除く領域に広がっているものであり、エッチストップ層11の広がりがドリフト領域3に関して上述の第3の実施形態の半導体装置1とは逆になっており、他の点は第3の実施形態と同様である。エッチストップ層11は、第3の実施形態と同様に形成できる。
図4は第4の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、ドリフト領域3と除去部23と間にp層またはn層から成るエッチストップ層11が形成され、そのエッチストップ層11が半導体基板2の平面視におけるドリフト領域3を除く領域に広がっているものであり、エッチストップ層11の広がりがドリフト領域3に関して上述の第3の実施形態の半導体装置1とは逆になっており、他の点は第3の実施形態と同様である。エッチストップ層11は、第3の実施形態と同様に形成できる。
本実施形態の半導体装置1は、上述の第2の実施形態と同様に、p層またはn層を除去部形成時のエッチストップ層11として用いることにより、エッチングがドリフト領域3に進行するのを防止して所望の形状の除去部23が精度良く形成できており、寄生容量の低減と高耐圧化を実現すると共に十分な機械的強度が実現されている。また、エッチストップ層11と周辺部とのエッチング進行速度の違いを、エッチング量決定の目安とすることができる。また、エッチストップ層11がドリフト領域3から離れた場所に形成されているので、エッチストップ層11のp層やn層のドーパントがドリフト領域3へと拡散することがなく、ドリフト領域3の不純物濃度の変動可能性を低減できる。
(第5の実施形態)
図5(a)は第5の実施形態に係る半導体装置の断面を示し、図5(b)は半導体装置の製造途中段階を示す。本実施形態の半導体装置1は、ドリフト領域3以外の領域に掘り込み5が形成されており、その掘り込み5は半導体基板2の一方の表面21から除去部23に至るように形成されているものであり、他の点は第1の実施形態と同様である。
図5(a)は第5の実施形態に係る半導体装置の断面を示し、図5(b)は半導体装置の製造途中段階を示す。本実施形態の半導体装置1は、ドリフト領域3以外の領域に掘り込み5が形成されており、その掘り込み5は半導体基板2の一方の表面21から除去部23に至るように形成されているものであり、他の点は第1の実施形態と同様である。
上述の掘り込み5は、図5(b)に示すように、ドリフト領域3の形成と相前後して形成されたものであり、少なくとも除去部23の形成の前に形成されたものである。この掘り込み5は、ドリフト領域3の下部のシリコンをウエットエッチによって除去するとき、エッチング量を決定するための目安とされ、除去部23形成のためのエッチング処理におけるエッチエンド検出(掘り込み5が貫通したときエッチエンドとされる)に用いられたものである。掘り込み5は、その形成位置がドリフト領域3から離れているので、ドリフト領域3の特性に影響を与えることなく、エッチング量を決定する目安とすることができる。このような掘り込み5を用いて除去部23を形成すると半導体プロセスの信頼性が向上するので、半導体装置1は、歩留まり向上と低コスト化とがなされたものとなる。
(第6の実施形態)
図6は第6の実施形態に係る半導体装置の断面を示し、図7は同半導体装置の外観を示す。本実施形態の半導体装置1は、半導体基板2の一方の表面21にワイヤボンディング用のパッド6が形成されており、そのパッド6は、除去部23の上部を避けて形成されているものである。本実施形態では、3つのパッド6が、半導体基板2の一方の表面21から他方の表面22まで除去されずに残っている基板部分24における一方の表面21上に形成されている。なお、このパッド6の個数と配置は、例示であって、これらに限るものではなく、その個数は2つ以上とすることができる。
図6は第6の実施形態に係る半導体装置の断面を示し、図7は同半導体装置の外観を示す。本実施形態の半導体装置1は、半導体基板2の一方の表面21にワイヤボンディング用のパッド6が形成されており、そのパッド6は、除去部23の上部を避けて形成されているものである。本実施形態では、3つのパッド6が、半導体基板2の一方の表面21から他方の表面22まで除去されずに残っている基板部分24における一方の表面21上に形成されている。なお、このパッド6の個数と配置は、例示であって、これらに限るものではなく、その個数は2つ以上とすることができる。
上述の半導体装置1は、機械強度が弱い除去部23の上部を避けて、ワイヤボンディング用のパッド6が形成されているので、接合時に圧力のかかるワイヤボンディングのプロセス信頼性と接合性能の信頼性とが向上するので、歩留まりの向上と低コスト化されたものとなる。
(第7の実施形態)
図8は第7の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、半導体基板2の一方の表面21に2種類の絶縁層7から成る積層構造が形成されているものである。絶縁層7は、下層7aにエッチング速度が遅い材料(シリコンチッ化膜)を用い、上層7bに下層7aよりもエッチング速度の速い材料を用いて形成する。このような構成の絶縁層7によると、絶縁層7の各層に、互いに影響されることなく容易に所望のパターン形状を付与することができる。その結果、半導体基板2の一方の表面21にMOSFETなどを形成する場合、ゲート酸化膜やゲート電極などを形成するためのパターンや開口を精寸法度良く作ることができる。
図8は第7の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、半導体基板2の一方の表面21に2種類の絶縁層7から成る積層構造が形成されているものである。絶縁層7は、下層7aにエッチング速度が遅い材料(シリコンチッ化膜)を用い、上層7bに下層7aよりもエッチング速度の速い材料を用いて形成する。このような構成の絶縁層7によると、絶縁層7の各層に、互いに影響されることなく容易に所望のパターン形状を付与することができる。その結果、半導体基板2の一方の表面21にMOSFETなどを形成する場合、ゲート酸化膜やゲート電極などを形成するためのパターンや開口を精寸法度良く作ることができる。
本実施形態の半導体装置1は、同一のプロセスに対して2種類の絶縁層のエッチング速度を異なるものとしておくことにより、個々の絶縁層に対する形状制御が容易となり、半導体プロセスの信頼性が向上するので、歩留まりの向上と低コスト化されたものとなる。なお、このような絶縁層は2種類の2層にかぎらず多種類の多層とすることができる。
(第8の実施形態)
図9は第8の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、第1の実施形態において、除去部23と絶縁部材4との間に絶縁層41を形成して備えたものである。絶縁層41は、除去部23の形成の後に、CVD成膜やスパッタ成膜などにより形成することができる。
図9は第8の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、第1の実施形態において、除去部23と絶縁部材4との間に絶縁層41を形成して備えたものである。絶縁層41は、除去部23の形成の後に、CVD成膜やスパッタ成膜などにより形成することができる。
上述の絶縁層41は、ガラスや樹脂から成る絶縁部材4の絶縁性を補って、ドリフト領域3と半導体基板2の他方の表面22側との絶縁をより確実にし、寄生容量の低減と高耐圧化をより確実にする。また、絶縁層41は、除去部23の表面と絶縁部材4と間にあってバッファ層やバリヤ層として機能する。バッファ層として、接合性の向上や、膨張係数の差の吸収などを行い、バリヤ層として、絶縁部材4からドリフト領域3への、ナトリウムNaやカリウムKなどの有害イオンの侵入阻止を行う。
(第9の実施形態)
図10は第9の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、除去部23が半導体基板2の他方の表面23a側の全面に形成されているものである。このような半導体装置1は、上述の第2の実施形態(図2)や第8の実施形態(図9)の半導体装置1を製造する際に、周辺のシリコン部分を含まないようにダイシングすることにより得られる。
図10は第9の実施形態に係る半導体装置の断面を示す。本実施形態の半導体装置1は、除去部23が半導体基板2の他方の表面23a側の全面に形成されているものである。このような半導体装置1は、上述の第2の実施形態(図2)や第8の実施形態(図9)の半導体装置1を製造する際に、周辺のシリコン部分を含まないようにダイシングすることにより得られる。
本実施形態の半導体装置1は、半導体基板2の他方の表面23a側の全面に形成された除去部23にガラスや樹脂の絶縁部材4を全面にわたって一様に備えることができるので、寄生容量の低減と高耐圧化をより確実に実現すると共に十分な機械的強度を有するものを実現できる。また、この半導体装置1は、チップサイズが上述の実施形態のものより小さいものとなっている。
また、ドリフト領域3と絶縁部材4との間に備えた中間層8は、上述のエッチストップ層11や絶縁層41などを実現するものである。また、半導体基板2としてSOIウエハを用いた場合、中間層8はSOIウエハにおける絶縁層とすることができる。このような中間層8は、上述同様に、エッチストップ層、バッファ層、バリヤ層などとして機能し、半導体装置1の性能向上に寄与する。
(第10の実施形態)
図11は第10の実施形態に係る半導体装置の製造方法のフローチャートを示す。本実施形態は、上述の第1乃至第9の実施形態のいずれかに係る半導体装置1の製造方法であって、半導体装置1の歩留りと信頼性を向上させ、ひいては低コスト化を実現できる製造方法に関し、製造工程中のプロセス温度に注目して工程の最適化を行うものである。以下では、図11に加えて、図1も参照して説明する。なお、本実施形態では、一例として、ドレイン、ソース、およびゲートを備えた半導体素子を有する半導体装置の製造方法を示しているが、本発明はこのような半導体装置に限らず、ドリフト領域を有する一般の半導体素子、例えば、MOSFET、バイポーラトランジスタ、IGBT、ダイオード、サイリスタなどの、主に電力用の素子のいずれか、またはこれらの素子の複数を含む半導体装置の製造方法として適用される。
図11は第10の実施形態に係る半導体装置の製造方法のフローチャートを示す。本実施形態は、上述の第1乃至第9の実施形態のいずれかに係る半導体装置1の製造方法であって、半導体装置1の歩留りと信頼性を向上させ、ひいては低コスト化を実現できる製造方法に関し、製造工程中のプロセス温度に注目して工程の最適化を行うものである。以下では、図11に加えて、図1も参照して説明する。なお、本実施形態では、一例として、ドレイン、ソース、およびゲートを備えた半導体素子を有する半導体装置の製造方法を示しているが、本発明はこのような半導体装置に限らず、ドリフト領域を有する一般の半導体素子、例えば、MOSFET、バイポーラトランジスタ、IGBT、ダイオード、サイリスタなどの、主に電力用の素子のいずれか、またはこれらの素子の複数を含む半導体装置の製造方法として適用される。
半導体装置1の製造には、主たる工程として以下の3工程、すなわち、素子形成工程(S1)と、絶縁部材充填工程(S3,S6)と、金属配線形成工程(S4,S5)と、が含まれる。なお、一般的な半導体製造工程における蒸着やスパッタやCVDなどによる成膜、酸化、エッチング、パターニング、ドーピングや拡散、ダイシングなどの工程が、これらの3工程中の工程として、またはこれらの3工程以外の工程として、必要に応じて適宜行われる。
素子形成工程(S1)では、半導体基板2の一方の表面21に、少なくともドレインやソースとなるp型およびn型の拡散層を含むドリフト領域3を形成し、ドレインおよびソースの間に絶縁されたゲートを形成する。
絶縁部材充填工程(S3,S6)では、半導体基板2の他方の表面22側から半導体基板2の少なくとも一部を除去してドリフト領域3またはその近傍に至る除去部23を形成すると共に除去部23に、ガラスまたは樹脂などによる絶縁部材4を充填する。
金属配線形成工程(S4,S5)では、少なくともドレイン、ソース、およびゲートに対する外部接続用の金属配線、例えば、図1におけるゲート電極G、ドレイン電極D、ソース電極S等と、これらを外部に接続するための配線等を形成する。この工程では、ボンディング用のパッドなどに使用される金属膜も形成される。
上述の3工程は、図11に示す順番で実行される。すなわち、3工程のうち、素子形成工程(S1)が実行され、その後、以下に示すように、ステップS2における条件判断に基づいて、後の工程ほどより低温プロセスとなるように他の2工程の順番が決定され、実行される。
絶縁部材4であるガラスまたは樹脂の変性または溶解に必要な温度が、金属配線の形成に用いる金属の融点より高い場合、つまり、絶縁部材充填工程の方が金属配線形成工程よりも高温プロセスの場合には(S2でYes)、より高温プロセスである絶縁部材充填工程(S3)を行い、その後、より低温プロセスの金属配線形成工程(S4)を行う。
上記以外の場合には(S2でNo)、金属配線形成工程(S5)を行い、その後、絶縁部材充填工程(S6)を行う。
本実施形態の半導体装置の製造方法によれば、絶縁部材4と金属配線用の部材の温度特性に応じて製造工程の順番を選択し、高温が必要とされる工程を先に行い、後の工程ほど低温で実施できる工程とするので、ガラスや樹脂を用いた絶縁部材充填に必要とされる高熱による金属配線の変質や変形を防ぐことができ、逆に金属配線の形成時の熱による絶縁部材の変質や変形を防ぐことができ、従って、半導体装置1の歩留りと信頼性を向上させることができる。
なお、本発明は、上記構成に限られることなく種々の変形が可能である。例えば、上記第1の実施形態から第9の実施形態に係る各半導体装置1は、互いにそれぞれの構造を取り込んだ構造の半導体装置1とすることができる。また、第6の実施形態におけるパッド6に関する説明は、ワイヤボンディング用のパッドに限らず、ボールやスタッドなどを用いる他のボンディング用のパッドについても、同様に適用できる。
1 半導体装置
2 半導体基板
21 一方の表面
22 他方の表面
3 デバイス形成領域
23 除去部
4 絶縁部材
5 掘り込み
6 パッド
7,7a,7b 絶縁層
11,12,13 エッチストップ層(p層、n層)
2 半導体基板
21 一方の表面
22 他方の表面
3 デバイス形成領域
23 除去部
4 絶縁部材
5 掘り込み
6 パッド
7,7a,7b 絶縁層
11,12,13 エッチストップ層(p層、n層)
Claims (10)
- 半導体基板の一方の表面にドリフト領域を備えて成る半導体装置であって、前記半導体基板の他方の表面側から当該半導体基板の少なくとも一部を除去して前記ドリフト領域またはその近傍に至る除去部が形成され、前記除去部に絶縁部材であるガラスが設けられていることを特徴とする半導体装置。
- 半導体基板の一方の表面にドリフト領域を備えて成る半導体装置であって、前記半導体基板の他方の表面側から当該半導体基板の少なくとも一部を除去して前記ドリフト領域またはその近傍に至る除去部が形成され、前記除去部に絶縁部材である樹脂が設けられていることを特徴とする半導体装置。
- 前記ドリフト領域と前記除去部との間にp層またはn層が形成され、前記p層またはn層が当該半導体基板の平面視における全面に広がっていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記ドリフト領域と前記除去部との間にp層またはn層が形成され、前記p層またはn層が当該半導体基板の平面視における前記ドリフト領域を覆う領域に広がっていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記ドリフト領域と前記除去部との間にp層またはn層が形成され、前記p層またはn層が当該半導体基板の平面視における前記ドリフト領域を除く領域に広がっていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記ドリフト領域以外の領域に掘り込みが形成されており、前記掘り込みは前記半導体基板の一方の表面から前記除去部に至るように形成されていることを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体装置。
- 前記半導体基板の一方の表面に少なくとも2種類の絶縁層から成る積層構造が形成されていることを特徴とする請求項1乃至請求項6のいずれか一項に記載の半導体装置。
- 前記半導体基板の一方の表面にワイヤボンディング用のパッドが形成されており、前記パッドは、前記除去部の上部を避けて形成されていることを特徴とする請求項1乃至請求項7のいずれか一項に記載の半導体装置。
- 前記除去部が前記半導体基板の他方の表面側の全面に形成されていることを特徴とする請求項1乃至請求項7のいずれか一項に記載の半導体装置。
- 請求項1乃至請求項9のいずれか一項に記載の半導体装置の製造方法であって、
半導体基板の一方の表面にp型およびn型の拡散層を含むドリフト領域を形成して半導体素子を形成する素子形成工程と、
前記半導体素子に対する外部接続用の金属配線を形成する金属配線形成工程と、
前記半導体基板の他方の表面側から当該半導体基板の少なくとも一部を除去して前記ドリフト領域またはその近傍に至る除去部を形成すると共に前記除去部に絶縁部材であるガラスまたは樹脂を充填する絶縁部材充填工程と、を備え、
前記絶縁部材であるガラスまたは樹脂の変性または溶解に必要な温度が、前記金属配線の形成に用いる金属の融点より高い場合には、前記絶縁部材充填工程を前記金属配線形成工程よりも先に行い、それ以外の場合には、前記金属配線形成工程を前記絶縁部材充填工程よりも先に行うことを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007220440A JP2009016775A (ja) | 2007-06-08 | 2007-08-27 | 半導体装置とその製造方法 |
PCT/JP2008/059790 WO2008152911A1 (ja) | 2007-06-08 | 2008-05-28 | 半導体装置とその製造方法 |
TW97120480A TW200910463A (en) | 2007-06-08 | 2008-06-02 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007152621 | 2007-06-08 | ||
JP2007220440A JP2009016775A (ja) | 2007-06-08 | 2007-08-27 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009016775A true JP2009016775A (ja) | 2009-01-22 |
Family
ID=40357274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007220440A Withdrawn JP2009016775A (ja) | 2007-06-08 | 2007-08-27 | 半導体装置とその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2009016775A (ja) |
TW (1) | TW200910463A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110019334A1 (en) * | 2008-03-24 | 2011-01-27 | Kyocera Corporation | Multilayer ceramic capacitor |
-
2007
- 2007-08-27 JP JP2007220440A patent/JP2009016775A/ja not_active Withdrawn
-
2008
- 2008-06-02 TW TW97120480A patent/TW200910463A/zh unknown
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110019334A1 (en) * | 2008-03-24 | 2011-01-27 | Kyocera Corporation | Multilayer ceramic capacitor |
US8420559B2 (en) * | 2008-03-24 | 2013-04-16 | Kyocera Corporation | Multilayer ceramic capacitor |
Also Published As
Publication number | Publication date |
---|---|
TW200910463A (en) | 2009-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11854926B2 (en) | Semiconductor device with a passivation layer and method for producing thereof | |
JP6037499B2 (ja) | 半導体装置およびその製造方法 | |
JP6967352B2 (ja) | 半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物 | |
JP5458809B2 (ja) | 半導体装置 | |
TWI618248B (zh) | 具有薄基體之垂直半導體元件 | |
US8004009B2 (en) | Trench MOSFETS with ESD Zener diode | |
US8164114B2 (en) | Semiconductor devices with gate-source ESD diode and gate-drain clamp diode | |
JP5517291B2 (ja) | 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法 | |
JP3906213B2 (ja) | 半導体装置 | |
JP2007189192A (ja) | 半導体装置 | |
JP2011124464A (ja) | 半導体装置及びその製造方法 | |
JP2010062377A (ja) | 半導体装置及びその製造方法 | |
JP6817895B2 (ja) | 半導体装置 | |
JP2018029178A (ja) | パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法 | |
US8564054B2 (en) | Trench semiconductor power device having active cells under gate metal pad | |
CN103295907A (zh) | 半导体装置及其制造方法 | |
JP2016021547A (ja) | 半導体装置の製造方法 | |
JP2018093177A (ja) | 炭化珪素半導体装置 | |
JP2009531868A (ja) | マルチプレート分離構造を有する半導体デバイス | |
WO2016027721A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2008270258A (ja) | 半導体装置の製造方法 | |
JP2012059931A (ja) | 半導体装置 | |
JP2011253883A (ja) | 半導体装置及びその製造方法 | |
JP2020038938A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009016775A (ja) | 半導体装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20101102 |