JP2009010805A - Gain variable amplifier - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To keep low power consumption even when a high frequency signal of high power level is input. <P>SOLUTION: A gate of a high frequency signal amplification field effect transistor 8 is connected to a high frequency signal input terminal 1 via a high frequency signal cutoff field effect transistor 27 and when a high frequency signal of high power level is input to turn on a bypass field effect transistor 18 and the input signal detours an amplification path 101, since the high frequency signal cutoff field effect transistor 27 is turned off together with the high frequency signal amplification field effect transistor 8, application of the high frequency signal to a gate of the high frequency signal amplification field effect transistor 8 is surely cut off by the high frequency signal cutoff field effect transistor 27, so that a low power consumption state of the circuit is kept. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、利得可変型増幅器に係り、特に、高周波信号を扱う無線受信機等に用いられ、半導体集積回路化に適したものに関する。   The present invention relates to a variable gain amplifier, and more particularly to an amplifier suitable for use in a semiconductor integrated circuit, which is used in a radio receiver or the like that handles high frequency signals.

従来、この種の増幅器として、例えば、増幅動作を行う半導体増幅回路を迂回する経路を用いることで入力信号の減衰を行えるようにして利得可変可能に構成されたものが公知・周知となっている（例えば、特許文献１等参照）。
図８には、この種の利得可変型増幅器の従来回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この利得可変型増幅器は、高周波信号を増幅する増幅経路２０１と、入力信号に対して増幅経路２０１のバイパスを行うバイパス経路２０２とを有してなり、いずれも電界効果トランジスタ（以下、「ＦＥＴ」と称する）を用いて構成されたものとなっている。 Conventionally, as this type of amplifier, for example, an amplifier configured to be able to attenuate an input signal by using a path that bypasses a semiconductor amplification circuit that performs an amplification operation is known and well known. (For example, refer patent document 1 etc.).
FIG. 8 shows an example of a conventional circuit of this type of variable gain amplifier. Hereinafter, the conventional circuit will be described with reference to FIG.
This variable gain amplifier includes an amplification path 201 that amplifies a high-frequency signal and a bypass path 202 that bypasses the amplification path 201 with respect to an input signal, both of which are field effect transistors (hereinafter referred to as “FETs”). It is configured using this.

すなわち、まず、増幅経路２０１は、カスコード接続されたエンハンスメント型の第１及び第２のＦＥＴ８Ａ，９Ａを主たる構成要素としてカスコード増幅回路が構成されており、第１のＦＥＴ８ＡのゲートＧ１に印加された入力信号が、カスコード増幅されて第２のＦＥＴ９ＡのドレインＤ２側に得られるようになっている。
また、第１のＦＥＴ８Ａのドレインとグランドとの間には、第３のＦＥＴ２３Ａが、そのゲートＧ４に印加される制御電圧によって、ドレイン・ソース間での導通、非導通が制御可能に設けられている。 That is, first, the amplification path 201 has a cascode amplification circuit composed mainly of enhancement-type first and second FETs 8A and 9A connected in cascode, and is applied to the gate G1 of the first FET 8A. The input signal is cascode amplified and obtained on the drain D2 side of the second FET 9A.
In addition, between the drain of the first FET 8A and the ground, the third FET 23A is provided so that conduction and non-conduction between the drain and the source can be controlled by a control voltage applied to the gate G4. Yes.

一方、バイパス経路２０２は、入力信号を第１のＦＥＴ８ＡのゲートＧ１の手前側から第２のＦＥＴ９ＡのドレインＤ２側へ迂回させるようにバイパス用ＦＥＴ１８Ａを主たる構成要素として構成されたものとなっている。
かかる構成において、第１のゲート電圧供給端子５Ａと第２のゲート電圧供給端子６Ａには、同相のゲート電圧が印加される一方、第１の制御電圧供給端子２２Ａと第２の制御電圧供給端子２４Ａには、第１及び第２のゲート電圧供給端子５Ａ，６Ａと逆相の制御電圧が印加されて回路動作がなされるようになっている。 On the other hand, the bypass path 202 is configured with the bypass FET 18A as a main component so as to divert the input signal from the front side of the gate G1 of the first FET 8A to the drain D2 side of the second FET 9A. .
In this configuration, in-phase gate voltages are applied to the first gate voltage supply terminal 5A and the second gate voltage supply terminal 6A, while the first control voltage supply terminal 22A and the second control voltage supply terminal. 24A is applied with a control voltage having a phase opposite to that of the first and second gate voltage supply terminals 5A and 6A, so that circuit operation is performed.

すなわち、入力される高周波信号が低い電力レベルの場合、第１及び第２のＦＥＴ８Ａ，９Ａが増幅動作可能となるように第１及び第２のゲート電圧供給端子５Ａ，６Ａに所定のゲート電圧が印加されて、増幅経路２０１がいわばオン（ＯＮ）状態とされる一方、バイパス用ＦＥＴ１８Ａ及び第３のＦＥＴ２３Ａが非導通状態となるように第１及び第２の制御電圧供給端子２２Ａ，２４Ａには所定の制御電圧が印加されることで、バイパス経路２０２及び第３のＦＥＴ２３Ａは、共にいわばオフ（ＯＦＦ）状態とされこととなる。
その結果、高周波信号入力端子１Ａから入力された高周波信号は、第１及び第２のＦＥＴ８Ａ，９Ａにより増幅されて、高周波信号出力端子１５Ａから出力されることとなる。 That is, when the input high-frequency signal has a low power level, a predetermined gate voltage is applied to the first and second gate voltage supply terminals 5A and 6A so that the first and second FETs 8A and 9A can perform an amplification operation. The first and second control voltage supply terminals 22A and 24A are applied so that the amplification path 201 is turned on, that is, the bypass FET 18A and the third FET 23A are turned off. By applying a predetermined control voltage, the bypass path 202 and the third FET 23A are both turned off (OFF).
As a result, the high-frequency signal input from the high-frequency signal input terminal 1A is amplified by the first and second FETs 8A and 9A and output from the high-frequency signal output terminal 15A.

また、入力される高周波信号が高い電力レベルの場合、上述とは逆に、増幅経路２０１をオフ状態、バイパス経路２０２及び第３のＦＥＴ２３Ａをオン状態とすることで、入力された高周波信号はバイパス経路２０２を通過して所定の減衰を受けて高周波信号出力端子１５Ａから出力されることとなる。
また、第３のＦＥＴ２３Ａがオン状態となることで、第１のＦＥＴ８Ａのドレインにおける出力インピーダンスが下がり、第１のＦＥＴ８ＡのゲートＧ１からドレインＤ１に漏洩した信号により、第１及び第２のＦＥＴ８Ａ，９Ａがオン状態になるような誤動作が防止され、これにより動作電流はほぼ流れなくなり、回路全体として低消費電力状態を保つことができるものとなっている。
特開２００６−５００７４号公報（第４−６頁、図１及び図２） When the input high frequency signal has a high power level, the input high frequency signal is bypassed by turning off the amplification path 201 and turning on the bypass path 202 and the third FET 23A, contrary to the above. The signal passes through the path 202, receives a predetermined attenuation, and is output from the high-frequency signal output terminal 15A.
Further, when the third FET 23A is turned on, the output impedance at the drain of the first FET 8A is lowered, and the first and second FETs 8A, 8A, Such a malfunction that 9A is turned on is prevented, so that the operating current almost does not flow, and the entire circuit can be kept in a low power consumption state.
JP 2006-50074 A (page 4-6, FIG. 1 and FIG. 2)

ところで、増幅回路２０１を、図８に示された回路例のような高周波信号増幅用トランジスタによるカスコードアンプからシングルゲートＦＥＴ単体で構成されたものとした場合、低消費電力を保つための第３のＦＥＴ２３Ａを用いることができなくなる。
ここで、第１のＦＥＴ８Ａ単体でソース接地増幅器を構成し、増幅経路２０１をオフ状態、すなわち、第１のＦＥＴ８Ａをオフ状態とする一方、バイパス経路２０２をオン状態とした場合、ある一定以上の高電力レベルの高周波信号が入力されると、第１のＦＥＴ８ＡのゲートＧ１には、プラスの振幅が掛かる。そして、このプラスの振幅により発生した第１のＦＥＴ８Ａのゲート・ソース間の電位差が閾値を超えると、第１のＦＥＴ８Ａはオフ状態を保てなくなり、ドレイン電流が流れ出し、低消費電力状態が保てなくなるという問題が生ずる。 By the way, when the amplifier circuit 201 is configured by a single gate FET alone from a cascode amplifier using a high frequency signal amplifying transistor as in the circuit example shown in FIG. 8, a third for maintaining low power consumption. The FET 23A cannot be used.
Here, when the grounded-source amplifier is constituted by the first FET 8A alone and the amplification path 201 is turned off, that is, when the first FET 8A is turned off, while the bypass path 202 is turned on, a certain level or more is exceeded. When a high-frequency signal at a high power level is input, a positive amplitude is applied to the gate G1 of the first FET 8A. When the potential difference between the gate and source of the first FET 8A generated by this positive amplitude exceeds the threshold value, the first FET 8A cannot maintain the off state, the drain current starts flowing, and the low power consumption state can be maintained. The problem of disappearing arises.

本発明は、上記実状に鑑みてなされたもので、高電力レベルの高周波信号が入力されても、低消費電力を保つことができる利得可変型増幅器を提供するものである。
本発明の他の目的は、高周波信号がバイパスされる際に、増幅用の電界効果トランジスタが不用意に導通状態となることなく確実に非動作状態に保つことのできる利得可変型増幅器を提供することにある。 The present invention has been made in view of the above circumstances, and provides a variable gain amplifier that can maintain low power consumption even when a high-frequency signal of a high power level is input.
Another object of the present invention is to provide a variable gain amplifier capable of reliably keeping a non-operating state without inadvertently turning on an amplification field effect transistor when a high frequency signal is bypassed. There is.

上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
半導体増幅回路と、当該半導体増幅回路を迂回する経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、高周波信号増幅用電界効果トランジスタと高周波信号遮断用電界効果トランジスタを有してなり、前記高周波信号遮断用電界効果トランジスタのソースは、ソース用抵抗器を介して接地されると共に、入力整合回路及び第１のＤＣカットキャパシタを介して高周波信号が印加可能とされる一方、前記高周波信号遮断用電界効果トランジスタのドレインは、ドレイン用抵抗器を介して接地されると共に、第２のＤＣカットキャパシタを介して前記高周波信号増幅用電界効果トランジスタのゲートに接続され、
前記高周波信号増幅用電界効果トランジスタのゲートは、第１のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記高周波信号遮断用電界効果トランジスタのゲートは、高周波遮断ＦＥＴゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされると共に、キャパシタを介してドレインと接続され、
前記高周波信号遮断用電界効果トランジスタは、そのゲートへの制御電圧の印加に応じて、前記高周波信号増幅用電界効果トランジスタが動作状態とされる場合には、ソース・ドレイン間が導通状態とされる一方、前記高周波信号増幅用電界効果トランジスタが非動作状態とされる場合には、ソース・ドレイン間が非導通状態とされるよう構成されてなるものである。
かかる構成において、前記高周波信号遮断用電界効果トランジスタのゲート・ドレイン間に接続されたキャパシタに代えて、インピーダンス素子を接続した構成としても好適である。
また、上記構成において、前記高周波信号遮断用電界効果トランジスタのソース及びドレインを接地電位とすることに代えて、抵抗器を介して制御電圧を印加可能とし、当該ソース及びドレインには、当該高周波信号遮断用電界効果トランジスタのゲートへ印加される制御電圧と逆相の制御電圧を印加可能に構成しても好適である。
さらに、上記構成において、前記ソース用抵抗器に代えて前記高周波信号遮断用電界効果トランジスタのソースとドレインとの間に抵抗器を接続した構成としても好適である。
またさらに、前記高周波信号遮断用電界効果トランジスタが複数直列接続され、複数の前記高周波信号遮断用電界効果トランジスタのゲートは、それぞれ前記第１のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記第２のＤＣカットキャパシタにドレインを接続する前記高周波信号遮断用電界効果トランジスタのゲートは、前記キャパシタを介してドレインと接続した構成としても好適である。 In order to achieve the above object of the present invention, a variable gain amplifier according to the present invention comprises:
A variable gain amplifier having a semiconductor amplifier circuit and a path that bypasses the semiconductor amplifier circuit,
The semiconductor amplifier circuit includes a high-frequency signal amplifying field effect transistor and a high-frequency signal blocking field effect transistor, and the source of the high-frequency signal blocking field effect transistor is grounded via a source resistor. The high-frequency signal can be applied through the input matching circuit and the first DC cut capacitor, while the drain of the high-frequency signal blocking field effect transistor is grounded through the drain resistor, and the second Connected to the gate of the field-effect transistor for amplifying the high-frequency signal through a DC cut capacitor,
A control voltage can be applied to the gate of the field effect transistor for high frequency signal amplification via a first gate bias supply resistor, and the gate of the field effect transistor for high frequency signal cutoff is supplied with a high frequency cutoff FET gate bias. A control voltage can be applied via the resistor for the resistor, and connected to the drain via the capacitor,
The high-frequency signal blocking field effect transistor has a source-drain conductive state when the high-frequency signal amplification field-effect transistor is activated in response to application of a control voltage to its gate. On the other hand, when the high-frequency signal amplification field effect transistor is in a non-operating state, the source and the drain are in a non-conducting state.
In such a configuration, an impedance element may be connected instead of the capacitor connected between the gate and drain of the high-frequency signal blocking field effect transistor.
In the above configuration, instead of setting the source and drain of the high-frequency signal blocking field effect transistor to the ground potential, a control voltage can be applied via a resistor, and the high-frequency signal is applied to the source and drain. It is also preferable that a control voltage having a phase opposite to that of the control voltage applied to the gate of the blocking field effect transistor can be applied.
Furthermore, in the above configuration, a configuration in which a resistor is connected between the source and drain of the high-frequency signal blocking field effect transistor instead of the source resistor is also preferable.
In addition, a plurality of high-frequency signal blocking field effect transistors are connected in series, and a control voltage can be applied to the gates of the plurality of high-frequency signal blocking field effect transistors via the first gate bias supply resistors, respectively. The gate of the high-frequency signal blocking field effect transistor that connects the drain to the second DC cut capacitor is also preferably connected to the drain via the capacitor.

本発明によれば、増幅経路の入力側において高周波信号を遮断できる構成とすることにより、高電界レベルの高周波信号が入力されて、増幅経路を迂回させる場合に、漏洩信号によって増幅用の電界効果トランジスタが動作状態となることを確実に回避することができ、そのため、高電界レベルの高周波信号が入力されても、必要以上の電力消費を発生させることがなく、低消費電力を維持できるという効果を奏するものである。   According to the present invention, the high frequency signal can be cut off on the input side of the amplification path, so that when the high frequency signal of the high electric field level is inputted and the amplification path is bypassed, the electric field effect for amplification is caused by the leakage signal. It is possible to reliably avoid the transistor from being in an operating state, and therefore, even when a high-frequency signal having a high electric field level is input, the power consumption is not generated more than necessary, and low power consumption can be maintained. It plays.

以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の第１の構成例について、図１を参照しつつ説明する。
この利得可変型増幅器は、高周波信号増幅用電界効果トランジスタ（以下、「ＦＥＴ」と称する）８と高周波信号遮断用ＦＥＴ２７を主たる構成要素としてなる増幅経路１０１と、バイパス用ＦＥＴ１８を主たる構成要素としてなるバイパス経路１０２とを有してなるものである。なお、本発明の実施の形態において、高周波信号増幅用ＦＥＴ８、高周波信号遮断用ＦＥＴ２７並びにバイパス用ＦＥＴ１８には、エンハンスメント型シングルゲートＦＥＴが用いられている。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 7.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first configuration example of the variable gain amplifier according to the embodiment of the present invention will be described with reference to FIG.
This variable gain amplifier has a high-frequency signal amplification field effect transistor (hereinafter referred to as “FET”) 8 and a high-frequency signal cutoff FET 27 as main components, and a bypass FET 18 as main components. And a bypass path 102. In the embodiment of the present invention, enhancement type single gate FETs are used for the high frequency signal amplification FET 8, the high frequency signal cutoff FET 27 and the bypass FET 18.

まず、増幅経路１０１においては、高周波信号増幅用ＦＥＴ８のゲートＧ１は、第１のゲートバイアス供給用抵抗器４を介して第１のゲート電圧供給端子５に接続されると共に、第２のＤＣカットキャパシタ３を介して高周波信号遮断用ＦＥＴ２７のドレインＤ３に接続されている。
この高周波信号遮断用ＦＥＴ２７のドレインＤ３は、第１のドレイン抵抗器２８を介してグランドに接続されると共に、キャパシタ３１を介してゲートＧ３に接続されている。そして、高周波信号遮断用ＦＥＴ２７のゲートＧ３は、高周波遮断ＦＥＴゲートバイアス供給用抵抗器２９を介して第２の制御電圧供給端子３０に接続されている。 First, in the amplification path 101, the gate G1 of the high-frequency signal amplification FET 8 is connected to the first gate voltage supply terminal 5 via the first gate bias supply resistor 4 and the second DC cut. The capacitor 3 is connected to the drain D3 of the high frequency signal cutoff FET 27 through the capacitor 3.
The drain D3 of the high-frequency signal blocking FET 27 is connected to the ground via the first drain resistor 28 and is also connected to the gate G3 via the capacitor 31. The gate G3 of the high frequency signal cutoff FET 27 is connected to the second control voltage supply terminal 30 via the high frequency cutoff FET gate bias supply resistor 29.

また、高周波信号遮断用ＦＥＴ２７のソースＳ３は、第１のＤＣカットキャパシタ２５及び入力整合回路２を介して高周波信号入力端子１に接続されると共に、第１のソース抵抗器２６を介してグランドに接続されている。
さらに、高周波信号増幅用ＦＥＴ８のソースＳ１は、ソースインダクタ１０を介してグランドに接続される一方、高周波信号増幅用ＦＥＴ８のドレインＤ１は、出力整合回路１１及び第５のＤＣカットキャパシタ１４を介して高周波信号出力端子１５に接続されている。なお、出力整合回路１１と第５のＤＣカットキャパシタ１４との接続点は、チョークインダクタ１２を介して電源電圧供給端子１３に接続されている。 The source S3 of the high-frequency signal blocking FET 27 is connected to the high-frequency signal input terminal 1 through the first DC cut capacitor 25 and the input matching circuit 2, and to the ground through the first source resistor 26. It is connected.
Furthermore, the source S1 of the high-frequency signal amplification FET 8 is connected to the ground via the source inductor 10, while the drain D1 of the high-frequency signal amplification FET 8 is connected via the output matching circuit 11 and the fifth DC cut capacitor 14. The high frequency signal output terminal 15 is connected. The connection point between the output matching circuit 11 and the fifth DC cut capacitor 14 is connected to the power supply voltage supply terminal 13 via the choke inductor 12.

次に、バイパス経路１０２の構成について説明すれば、まず、バイパス経路１０２の主たる構成要素であるバイパス用ＦＥＴ１８のソースＳ２は、第３のＤＣカットキャパシタ１６を介して、入力整合回路２と第１のＤＣカットキャパシタ２５の相互の接続点に接続されると共に、第２のソース抵抗器１７を介してグランドに接続されたものとなっている。   Next, the configuration of the bypass path 102 will be described. First, the source S2 of the bypass FET 18, which is the main component of the bypass path 102, is connected to the input matching circuit 2 and the first through the third DC cut capacitor 16. The DC cut capacitors 25 are connected to each other and connected to the ground via the second source resistor 17.

また、バイパス用ＦＥＴ１８のドレインＤ２は、第２のドレイン抵抗器１９を介してグランドに接続されると共に、第４のＤＣカットキャパシタ２０を介して高周波信号増幅用ＦＥＴ８のドレインＤ１に接続されている。
一方、バイパス用ＦＥＴ１８のゲートＧ２は、バイパスＦＥＴゲートバイアス供給用抵抗器２１を介して第１の制御電圧供給端子２２に接続されている。
かかる構成において、第１のゲート電圧供給端子５と第２の制御電圧供給端子３０は、同相で電圧が供給され、また、第１のゲート電圧供給端子５と第１の制御電圧供給端子２２は、逆相で電圧が供給されるものとなっている。
なお、上記構成における回路は、半導体集積回路化したものが好適であるが、勿論、いわゆるディスクリートに構成しても良いものである。 Further, the drain D2 of the bypass FET 18 is connected to the ground through the second drain resistor 19, and is connected to the drain D1 of the high frequency signal amplification FET 8 through the fourth DC cut capacitor 20. .
On the other hand, the gate G2 of the bypass FET 18 is connected to the first control voltage supply terminal 22 via the bypass FET gate bias supply resistor 21.
In such a configuration, the first gate voltage supply terminal 5 and the second control voltage supply terminal 30 are supplied with voltages in the same phase, and the first gate voltage supply terminal 5 and the first control voltage supply terminal 22 are The voltage is supplied in reverse phase.
The circuit in the above configuration is preferably a semiconductor integrated circuit, but of course, it may be configured as a so-called discrete.

次に、上記構成における動作について説明する。
最初に、低電力レベルの高周波信号が入力された場合、バイパス経路１０２はオフ状態、すなわち、バイパス用ＦＥＴ１８が非導通状態となる一方、増幅経路１０１はオン状態、すなわち、高周波信号増幅用ＦＥＴ８及び高周波信号遮断用ＦＥＴ２７がオン状態となるように、第１のゲート電圧供給端子５と、第１及び第２の制御電圧供給端子２２，３０に、それぞれ所定の電圧を印加する。
その結果、低電力レベルの高周波信号は、導通状態にある高周波信号遮断用ＦＥＴ２７を通過して高周波信号増幅用ＦＥＴ８のゲートＧ１へ印加され、高周波信号増幅用ＦＥＴ８により増幅され、高周波信号出力端子１５に出力されることとなる。 Next, the operation in the above configuration will be described.
Initially, when a low power level high-frequency signal is input, the bypass path 102 is turned off, that is, the bypass FET 18 is turned off, while the amplification path 101 is turned on, that is, the high-frequency signal amplification FET 8 and A predetermined voltage is applied to each of the first gate voltage supply terminal 5 and the first and second control voltage supply terminals 22 and 30 so that the high-frequency signal blocking FET 27 is turned on.
As a result, the high-frequency signal at the low power level is applied to the gate G1 of the high-frequency signal amplification FET 8 through the high-frequency signal cutoff FET 27 in the conductive state, amplified by the high-frequency signal amplification FET 8, and the high-frequency signal output terminal 15 Will be output.

一方、高電力レベルの高周波信号が入力された場合、バイパス経路１０２はオン状態、すなわち、バイパス用ＦＥＴ１８が導通状態となる一方、増幅経路１０１はオフ状態、すなわち、高周波信号増幅用ＦＥＴ８及び高周波信号遮断用ＦＥＴ２７がオフ状態となるように、第１のゲート電圧供給端子５と、第１及び第２の制御電圧供給端子２２，３０に、それぞれ所定の電圧を印加する。   On the other hand, when a high-frequency signal of a high power level is input, the bypass path 102 is turned on, that is, the bypass FET 18 is turned on, while the amplification path 101 is turned off, that is, the high-frequency signal amplification FET 8 and the high-frequency signal. A predetermined voltage is applied to each of the first gate voltage supply terminal 5 and the first and second control voltage supply terminals 22 and 30 so that the blocking FET 27 is turned off.

その結果、高電力レベルの高周波信号は、バイパス用ＦＥＴ１８を介して高周波信号出力端子１５に出力されることとなる。そして、この場合、高周波信号遮断用ＦＥＴ２７が非導通状態にあるため、入力された高周波信号は、高周波信号遮断用ＦＥＴ２７において遮断され、高周波信号増幅用ＦＥＴ８のゲートＧ１に高周波信号が生じ難くなり、高周波信号増幅用ＦＥＴ８のゲート・ドレイン間に発生する電位差が従来回路に比して確実に低減されることとなる。   As a result, the high power level high frequency signal is output to the high frequency signal output terminal 15 via the bypass FET 18. In this case, since the high-frequency signal blocking FET 27 is in a non-conducting state, the input high-frequency signal is blocked by the high-frequency signal blocking FET 27, and it is difficult for a high-frequency signal to be generated at the gate G1 of the high-frequency signal amplification FET 8. The potential difference generated between the gate and drain of the high-frequency signal amplification FET 8 is surely reduced as compared with the conventional circuit.

さらに、本発明の実施の形態においては、高周波信号遮断用ＦＥＴ２７のゲート・ソース間に接続されたキャパシタ３１が高周波信号増幅用ＦＥＴ８のゲート・ソース間に発生する電位差の低減に、さらなる効果を発揮するものとなっている。
すなわち、高周波信号が入力された場合、高周波信号は、高周波信号遮断用ＦＥＴ２７のゲート・ソース間の寄生容量と、高周波信号遮断用ＦＥＴ２７のゲート・ドレイン間の寄生容量と、高周波信号増幅用ＦＥＴ８のゲート・ドレイン間の寄生容量の各々の大きさに応じて分圧される。ところが、高周波信号遮断用ＦＥＴ２７のゲート・ドレイン間にキャパシタ３１が接続されることにより、そのゲート・ドレイン間における容量が変わり、それに伴い上記３つの寄生容量間の分圧比が変わるため、キャパシタ３１の容量値を適宜な値に設定することにより、高周波信号遮断用ＦＥＴ２７のドレイン端子Ｄ３、すなわち、高周波信号増幅用ＦＥＴ８のゲートに発生する電圧を抑えることができるものとなっている。
その結果、高い電力レベルの高周波信号が入力されても、高周波信号増幅用ＦＥＴ８のドレイン電流を確実に遮断し、低消費電力状態が保たれるものとなっている。 Further, in the embodiment of the present invention, the capacitor 31 connected between the gate and the source of the high frequency signal cutoff FET 27 has a further effect in reducing the potential difference generated between the gate and the source of the high frequency signal amplification FET 8. It is supposed to be.
That is, when a high frequency signal is input, the high frequency signal is output from the parasitic capacitance between the gate and the source of the high frequency signal cutoff FET 27, the parasitic capacitance between the gate and the drain of the high frequency signal cutoff FET 27, and the high frequency signal amplification FET 8. The voltage is divided according to the size of each parasitic capacitance between the gate and the drain. However, since the capacitor 31 is connected between the gate and drain of the high-frequency signal blocking FET 27, the capacitance between the gate and drain changes, and accordingly, the voltage dividing ratio between the three parasitic capacitances changes. By setting the capacitance value to an appropriate value, the voltage generated at the drain terminal D3 of the high frequency signal cutoff FET 27, that is, the gate of the high frequency signal amplification FET 8 can be suppressed.
As a result, even when a high-frequency signal having a high power level is input, the drain current of the high-frequency signal amplification FET 8 is reliably cut off and the low power consumption state is maintained.

図２には、本発明の実施の形態における利得可変型増幅器の高周波入力信号に対する動作電流の変化例を示す特性線が示されており、その内容について、図３に示された高周波信号遮断用ＦＥＴを接続しない場合の同様な特性線を参照しつつ説明することとする。
最初に、図２及び図３において、横軸は、高周波入力信号のレベル（ｄＢｍ）を、縦軸は、回路の動作電流（ｍＡ）を、それぞれ表している。
例えば、高周波信号遮断用ＦＥＴを接続しない場合、動作電流が流れ始める高周波入力信号のレベルは、大凡−８ｄＢｍであるのに対して（図３参照）、本発明の実施の形態における回路では、大凡＋５ｄＢｍであり（図２参照）、その差は１３ｄＢもあり、回路動作における消費電流の改善がなされていることが確認できる。 FIG. 2 shows a characteristic line showing an example of a change in operating current with respect to a high frequency input signal of the variable gain amplifier according to the embodiment of the present invention. The content of the characteristic line is shown in FIG. The description will be made with reference to the same characteristic line when the FET is not connected.
2 and 3, the horizontal axis represents the level (dBm) of the high-frequency input signal, and the vertical axis represents the operating current (mA) of the circuit.
For example, when the high frequency signal cutoff FET is not connected, the level of the high frequency input signal at which the operating current begins to flow is approximately −8 dBm (see FIG. 3), but in the circuit according to the embodiment of the present invention, It is +5 dBm (see FIG. 2), and the difference is 13 dB. It can be confirmed that the current consumption in the circuit operation is improved.

次に、第２の構成例について、図４を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、図１に示された構成例におけるキャパシタ３１に変えて、インピーダンス素子３２が高周波信号遮断用ＦＥＴ２７のゲートＧ３とドレインＤ３との間に、直列接続されて設けられたものである。
かかる構成における回路動作も、先に図１を参照しつつ説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略する。
なお、インピーダンス素子３２を接続することにより、実施例１同様、各寄生容量間に分圧比を変え、高周波信号増幅用ＦＥＴ８のゲートに発生する電圧を抑えることができる。 Next, a second configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In the second configuration example, instead of the capacitor 31 in the configuration example shown in FIG. 1, an impedance element 32 is provided in series connection between the gate G3 and the drain D3 of the high frequency signal blocking FET 27. Is.
The circuit operation in such a configuration is also basically the same as the operation described above with reference to FIG. 1, and thus detailed description thereof is omitted here.
In addition, by connecting the impedance element 32, as in the first embodiment, the voltage dividing ratio can be changed between the parasitic capacitors, and the voltage generated at the gate of the high-frequency signal amplification FET 8 can be suppressed.

次に、第３の構成例について、図５を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、第１のソース抵抗器２６と第１のドレイン抵抗器２８の接続が、以下に説明するように、図１の構成例と異なるものである。
すなわち、第１のソース抵抗器２６及び第１のドレイン抵抗器２８は、その一端側が図１の構成例と異なり、グランドに接続されるのではなく、第４の制御電圧供給端子３３に接続されたものとなっている。 Next, a third configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In the third configuration example, the connection between the first source resistor 26 and the first drain resistor 28 is different from the configuration example of FIG. 1 as described below.
That is, the first source resistor 26 and the first drain resistor 28 are connected to the fourth control voltage supply terminal 33 instead of being connected to the ground, unlike the configuration example of FIG. It has become.

かかる構成においては、高周波信号遮断用ＦＥＴ２７が第２の制御電圧供給端子３０への所定の印加電圧によってオフ状態とされる場合に、同時に高周波信号遮断用ＦＥＴ２７を十分遮断状態とするに足りる電圧がこの第４の制御電圧供給端子３３を介して高周波信号遮断用ＦＥＴ２７のソース及びドレインに印加できるようにしてあるものである。
なお、上述のように第４の制御電圧供給端子３３に電圧を印加する点を除けば、基本的な回路動作は、図１に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、かかる構成においては、高周波信号遮断用ＦＥＴ２７のソースに高周波信号がかかることで、ゲート、ソース間に電位差が生じ、この電位差が閾値を超えると、高周波信号遮断用ＦＥＴ２７が導通状態となる。この閾値を上げることで、高周波信号遮断用ＦＥＴ２７の誤動作、即ち遮断状態から導通状態になることを防ぐことができるという利点がある。 In such a configuration, when the high frequency signal cutoff FET 27 is turned off by a predetermined applied voltage to the second control voltage supply terminal 30, a voltage sufficient to make the high frequency signal cutoff FET 27 sufficiently cut off at the same time. This can be applied to the source and drain of the high-frequency signal cutoff FET 27 via the fourth control voltage supply terminal 33.
The basic circuit operation is the same as that of the configuration example shown in FIG. 1 except that a voltage is applied to the fourth control voltage supply terminal 33 as described above. Detailed description is omitted.
In such a configuration, a high-frequency signal is applied to the source of the high-frequency signal blocking FET 27 to cause a potential difference between the gate and the source. When this potential difference exceeds a threshold value, the high-frequency signal blocking FET 27 is turned on. By raising this threshold, there is an advantage that the high frequency signal cutoff FET 27 can be prevented from malfunctioning, that is, from the cutoff state to the conduction state.

次に、第４の構成例について、図６を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第４の構成例は、図１に示された第１のソース抵抗器２６に代えて、次述するようにソース・ドレイン抵抗器３４を設けたものである。 Next, a fourth configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In the fourth configuration example, instead of the first source resistor 26 shown in FIG. 1, a source / drain resistor 34 is provided as described below.

すなわち、ソース・ドレイン抵抗器３４は、その一端が高周波信号遮断用ＦＥＴ２７のソースＳ３に、他端が高周波信号遮断用ＦＥＴ２７のドレインＤ３に、それぞれ接続されて設けられている。
なお、図６においては、図１における第１のソース抵抗器２６に代えて、ソース・ドレイン抵抗器３４を設けたが、第２のドレイン抵抗器２８に代えて、ソース・ドレイン抵抗器３４を設けるようにしても良い。
かかる構成における基本的な回路動作は、図１に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、増幅経路１０１がオン状態において、第１の構成例では、信号ラインに対し第１のソース抵抗器２６及び第１のドレイン抵抗器２８が並列に接続されるため、抵抗値の合成により抵抗値が下がり、信号ラインのロスが増えるのに対し、本構成例においては、第１のドレイン抵抗器２８だけとなるので、信号ラインのロスが低減されるという利点がある。 That is, one end of the source / drain resistor 34 is connected to the source S3 of the high-frequency signal blocking FET 27 and the other end is connected to the drain D3 of the high-frequency signal blocking FET 27.
In FIG. 6, the source / drain resistor 34 is provided in place of the first source resistor 26 in FIG. 1, but the source / drain resistor 34 is replaced in place of the second drain resistor 28. You may make it provide.
The basic circuit operation in such a configuration is the same as that in the configuration example shown in FIG. 1, and therefore detailed description thereof is omitted here.
In the first configuration example, when the amplification path 101 is on, the first source resistor 26 and the first drain resistor 28 are connected in parallel to the signal line. While the value decreases and the loss of the signal line increases, in the present configuration example, since only the first drain resistor 28 is provided, there is an advantage that the loss of the signal line is reduced.

次に、第５の構成例について、図７を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第５の構成例は、高周波信号遮断用ＦＥＴ２７に相当するＦＥＴを複数直列接続して設けたものである。
すなわち、この第５の構成例においては、ｎ個の高周波信号遮断用ＦＥＴ２７−１、２７−２・・・２７−ｎが、ソース・ドレイン間で直列となるように直列接続されて設けられている。 Next, a fifth configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In the fifth configuration example, a plurality of FETs corresponding to the high frequency signal blocking FET 27 are connected in series.
That is, in the fifth configuration example, n high-frequency signal blocking FETs 27-1, 27-2,... 27-n are connected in series so as to be in series between the source and the drain. Yes.

そして、各高周波信号遮断用ＦＥＴ２７−１〜２７−ｎのゲートＧ３−１〜Ｇ３−ｎは、それぞれ対応する高周波遮断ＦＥＴゲートバイアス供給用抵抗器２９−１〜２９−ｎを介して第２の制御電圧供給端子３０に接続されたものとなっている。
なお、第１の高周波信号遮断用ＦＥＴ２７−１のソースＳ３−１とグランドとの間には、第１のソース抵抗器２６が、第ｎの高周波信号遮断用ＦＥＴ２７−ｎのドレインＤ３−ｎとグランドとの間には、第１のドレイン抵抗器２８が、それぞれ設けられる一方、第ｎの高周波信号遮断用ＦＥＴ２７−ｎのゲートＧ３−ｎとドレインＤ３−ｎとの間に、キャパシタ３１が接続されている。 The gates G3-1 to G3-n of the high-frequency signal cutoff FETs 27-1 to 27-n are connected to the second high-frequency cutoff FET gate bias supply resistors 29-1 to 29-n, respectively. The control voltage supply terminal 30 is connected.
A first source resistor 26 is connected between the source S3-1 of the first high-frequency signal blocking FET 27-1 and the ground and the drain D3-n of the n-th high-frequency signal blocking FET 27-n. A first drain resistor 28 is provided between the capacitor 31 and the ground. On the other hand, a capacitor 31 is connected between the gate G3-n and the drain D3-n of the n-th high-frequency signal blocking FET 27-n. Has been.

かかる構成例の場合、複数の高周波信号遮断用ＦＥＴ２７−１〜２７−ｎが設けられたことにより、高周波信号遮断用ＦＥＴ２７が１つの場合に比して遮断特性がより向上したものとなる。
そして、このような遮断特性が向上する点を除けば、基本的な回路動作は、図１に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、図４乃至図７に示された構成例を適宜組み合わせた構成としても勿論良いものである。 In the case of such a configuration example, by providing a plurality of high-frequency signal blocking FETs 27-1 to 27 -n, the blocking characteristics are further improved as compared with the case of one high-frequency signal blocking FET 27.
Since the basic circuit operation is the same as that of the configuration example shown in FIG. 1 except for such a point that the cutoff characteristic is improved, detailed description thereof is omitted here.
Needless to say, the configuration examples shown in FIGS. 4 to 7 may be appropriately combined.

本発明の実施の形態における利得可変型増幅器の第１の構成例を示す構成図である。It is a block diagram which shows the 1st structural example of the variable gain amplifier in embodiment of this invention. 本発明の実施の形態における利得可変型増幅器の高周波入力信号に対する動作電流の変化例を示す特性線図である。It is a characteristic diagram which shows the example of a change of the operating current with respect to the high frequency input signal of the variable gain amplifier in embodiment of this invention. 従来回路における利得可変型増幅器の高周波入力信号に対する動作電流の変化例を示す特性線図である。It is a characteristic diagram which shows the example of a change of the operating current with respect to the high frequency input signal of the variable gain amplifier in a conventional circuit. 本発明の実施の形態における利得可変型増幅器の第２の構成例を示す構成図である。It is a block diagram which shows the 2nd structural example of the variable gain amplifier in embodiment of this invention. 本発明の実施の形態における利得可変型増幅器の第３の構成例を示す構成図である。It is a block diagram which shows the 3rd structural example of the variable gain amplifier in embodiment of this invention. 本発明の実施の形態における利得可変型増幅器の第４の構成例を示す構成図である。It is a block diagram which shows the 4th structural example of the variable gain amplifier in embodiment of this invention. 本発明の実施の形態における利得可変型増幅器の第５の構成例を示す構成図である。It is a block diagram which shows the 5th structural example of the variable gain amplifier in embodiment of this invention. 従来回路の一構成例を示す回路図である。It is a circuit diagram which shows one structural example of a conventional circuit.

符号の説明Explanation of symbols

８…高周波信号増幅用ＦＥＴ
１３…電源電圧供給端子
１８…バイパス用ＦＥＴ
２２…第１の制御電圧供給端子
２７…高周波信号遮断用ＦＥＴ
３０…第２の制御電圧供給端子
１０１増幅経路
１０２…バイパス経路 8 ... FET for high frequency signal amplification
13 ... Power supply voltage supply terminal 18 ... FET for bypass
22 ... First control voltage supply terminal 27 ... High-frequency signal blocking FET
30 ... second control voltage supply terminal 101 amplification path 102 ... bypass path

Claims (5)

半導体増幅回路と、当該半導体増幅回路を迂回する経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、高周波信号増幅用電界効果トランジスタと高周波信号遮断用電界効果トランジスタを有してなり、前記高周波信号遮断用電界効果トランジスタのソースは、ソース用抵抗器を介して接地されると共に、入力整合回路及び第１のＤＣカットキャパシタを介して高周波信号が印加可能とされる一方、前記高周波信号遮断用電界効果トランジスタのドレインは、ドレイン用抵抗器を介して接地されると共に、第２のＤＣカットキャパシタを介して前記高周波信号増幅用電界効果トランジスタのゲートに接続され、
前記高周波信号増幅用電界効果トランジスタのゲートは、第１のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記高周波信号遮断用電界効果トランジスタのゲートは、高周波遮断ＦＥＴゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされると共に、キャパシタを介してドレインと接続され、
前記高周波信号遮断用電界効果トランジスタは、そのゲートへの制御電圧の印加に応じて、前記高周波信号増幅用電界効果トランジスタが動作状態とされる場合には、ソース・ドレイン間が導通状態とされる一方、前記高周波信号増幅用電界効果トランジスタが非動作状態とされる場合には、ソース・ドレイン間が非導通状態とされることを特徴とする利得可変型増幅器。 A variable gain amplifier having a semiconductor amplifier circuit and a path that bypasses the semiconductor amplifier circuit,
The semiconductor amplifier circuit includes a high-frequency signal amplifying field effect transistor and a high-frequency signal blocking field effect transistor, and the source of the high-frequency signal blocking field effect transistor is grounded via a source resistor. The high-frequency signal can be applied through the input matching circuit and the first DC cut capacitor, while the drain of the high-frequency signal blocking field effect transistor is grounded through the drain resistor, and the second Connected to the gate of the field-effect transistor for amplifying the high-frequency signal through a DC cut capacitor,
A control voltage can be applied to the gate of the field effect transistor for high frequency signal amplification via a first gate bias supply resistor, and the gate of the field effect transistor for high frequency signal cutoff is supplied with a high frequency cutoff FET gate bias. A control voltage can be applied via the resistor for the resistor, and connected to the drain via the capacitor,
The high-frequency signal blocking field effect transistor has a source-drain conductive state when the high-frequency signal amplification field-effect transistor is activated in response to application of a control voltage to its gate. On the other hand, when the high-frequency signal amplification field effect transistor is in a non-operating state, the source-drain is in a non-conducting state. 前記高周波信号遮断用電界効果トランジスタのゲート・ドレイン間に接続されたキャパシタに代えて、インピーダンス素子を接続してなることを特徴とする請求項１記載の利得可変型増幅器。   2. The variable gain amplifier according to claim 1, wherein an impedance element is connected in place of the capacitor connected between the gate and drain of the high-frequency signal blocking field effect transistor. 前記高周波信号遮断用電界効果トランジスタのソース及びドレインを接地電位とすることに代えて、抵抗器を介して制御電圧を印加可能とし、当該ソース及びドレインには、当該高周波信号遮断用電界効果トランジスタのゲートへ印加される制御電圧と逆相の制御電圧を印加せしめることを特徴とする請求項１記載の利得可変型増幅器。   Instead of setting the source and drain of the high-frequency signal blocking field effect transistor to the ground potential, a control voltage can be applied via a resistor, and the source and drain are connected to the high-frequency signal blocking field effect transistor. 2. The variable gain amplifier according to claim 1, wherein a control voltage having a phase opposite to that of the control voltage applied to the gate is applied. 前記ソース用抵抗器に代えて前記高周波信号遮断用電界効果トランジスタのソースとドレインとの間に抵抗器を接続してなることを特徴とする請求項１記載の利得可変型増幅器。   2. The variable gain amplifier according to claim 1, wherein a resistor is connected between a source and a drain of the high-frequency signal blocking field effect transistor instead of the source resistor. 前記高周波信号遮断用電界効果トランジスタが複数直列接続されて、複数の前記高周波信号遮断用電界効果トランジスタのゲートは、それぞれ前記第１のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記第２のＤＣカットキャパシタにドレインを接続する前記高周波信号遮断用電界効果トランジスタのゲートは、前記キャパシタを介してドレインと接続されることを特徴とする請求項１記載の利得可変型増幅器。   A plurality of high-frequency signal blocking field effect transistors are connected in series, and a control voltage can be applied to the gates of the plurality of high-frequency signal blocking field effect transistors via the first gate bias supply resistors, respectively. 2. The variable gain amplifier according to claim 1, wherein a gate of the high-frequency signal blocking field effect transistor that connects a drain to the second DC cut capacitor is connected to the drain through the capacitor.
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