JP2009009702A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速なランダムアクセスを実現しながら、内部で自動的に且つ効率的にリフレッシュ動作を行って、見掛け上はリフレッシュ動作が不要な半導体記憶装置を提供する。
【解決手段】外部からメモリセルに対する読み出し動作又は書き込む動作を指示する外部コマンド／ＲＥ、／ＷＴの入力がない場合にはＡＮＤ回路２０１の出力信号は活性化される。ＡＮＤ回路２０２は、前記ＡＮＤ回路２０１の出力信号と、内部で独自にリフレッシュ動作が可能であることを示す内部リフレッシュ信号ＩＮＴＲＥＦとの論理積を取る。ＡＮＤ回路２０２の出力信号ＲＥＦＥＮが自動リフレッシュ動作の基準信号となる。従って、リフレッシュ動作は、外部コマンドの空き時間を利用して自動的に行われ、外部コマンドの入力によって停止する。
【選択図】図１４

Description

本発明は、ダイナミック・ランダム・アクセス・メモリ等の半導体記憶装置に関する。

従来より、半導体記憶装置、特にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）では、ある一定期間を過ぎると、メモリセル内のデータが破壊される性質がある。これを防ぐためにリフレッシュ動作が必要である。このリフレッシュ動作を定期的に行うために、ＤＲＡＭを使用するシステムでは、リフレッシュ動作を制御する必要があり、このため、リフレッシュ動作が不要な半導体記憶装置に比べて扱い難いという問題がある。

以下、従来の半導体記憶装置について説明する。図２５は従来の半導体記憶装置の主要構成を示すブロック図である。同図において、３は外部アドレスを取り込むアドレスバッファ、４は外部アドレスのロウ系のアドレスをデコードするロウデコーダ、５は外部アドレスのカラム系のアドレスをデコードするカラムデコーダ、６はメモリセルのデータを増幅するセンスアンプ、７は入出力データを処理する入出力バッファ、８はリフレッシュ動作が必要なメモリセルで構成されたメモリセルアレイ、９はロウアドレスをデコードするのに必要な数のカウンタを備え、リフレッシュ時にリフレッシュイネーブル信号を受けてロウアドレスをカウントして行くリフレッシュカウンタ、１０は外部コマンドをデコードして前記リフレッシュイネーブル信号を発生するコマンドデコーダである。

以上のように構成された従来の半導体記憶装置では、リフレッシュ動作時には、リフレッシュコマンド／ＲＥＦが入力される。コマンドデコーダ１０がリフレッシュコマンド／ＲＥＦをデコードしてリフレッシュイネーブル信号を出力すると、リフレッシュカウンタ９がカウントを行い、これにより、対応するロウアドレスが内部で発生し、ロウデコーダ４で選択されたメモリセルがリフレッシュされる。この動作を、所定のリフレッシュサイクル内に所定の回数だけ行う必要がある。

しかしながら、前記従来の構成では、リフレッシュに対する仕様を満たすためのリフレッシュ制御回路がＤＲＡＭ外部のシステム側に必要である。また、リフレッシュ動作をしている間は、ＤＲＡＭに外部からアクセスできないため、システムからＤＲＡＭへのアクセスを制限していた。このように、システムに対してリフレッシュ制御回路を追加したり、アクセスを制限することは、ＤＲＡＭを他のリフレッシュが不要な半導体記憶装置と比べて扱い難いものであった。

一方、例えば特開平９−１９０６８９に開示されるように、メモリセル内に２つのトランジスタを設けて、１つのトランジスタはリフレッシュ専用ポートとすることにより、見掛け上はリフレッシュ動作のいらないＤＲＡＭを実現したものが提案されている。しかしながら、前記のものでは、１つのトランジスタと１つのキャパシタで構成されたメモリセルを持つ通常のＤＲＡＭと比較して、チップ面積が約２倍になるにも拘わらず、動作周波数は変わらないため、有効であるとは言えない。

本発明は前記従来の問題点を解決するものであり、その目的は、高速なランダムアクセスを実現しつつ、見掛け上リフレッシュ動作が不要でリフレッシュ制御回路をシステムに設けることの必要がない半導体記憶装置を提供することにある。

前記課題を解決するために、本発明では、半導体記憶装置に外部コマンドの入力がなければ、自動的にリフレッシュ動作を開始するように構成する。

即ち、請求項１記載の本発明の半導体記憶装置は、複数のメモリセルを持つメモリセルアレイと、外部から前記メモリセルに対するアクセスを要求するコマンドの入力の有無を検出するコマンド検出手段と、前記コマンド検出手段により前記コマンドの入力無しが検出されたとき、前記メモリセルのリフレッシュ動作を自動で行う自動リフレッシュ手段とを備え、前記メモリセルに対するアクセス動作および前記自動リフレッシュ動作は外部クロックに同期して行われ、前記自動リフレッシュ手段は、リフレッシュカウンタと、リフレッシュサイクルを計測するリフレッシュタイマと、前記リフレッシュタイマで発生するタイマ期間の始まり毎に活性化され、前記リフレッシュカウンタが一周したことを示す制御信号によって非活性となる信号と、前記コマンド検出手段で自動リフレッシュを行うための制御信号との論理積を生成する制御回路を有し、前記制御回路の出力信号は前記リフレッシュカウンタの制御信号となることを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、１系統の入出力ポートを備え、前記メモリセルアレイは、１個のメモリセル毎に２個のトランジスタを有して信号伝達経路を２系統備え、前記各系統は、各々、アドレスラッチ回路を有し、前記自動リフレッシュ手段は更に、リフレッシュ動作時に一方のアドレスラッチ回路にラッチされたリフレッシュアドレスと、前記リフレッシュ動作の直前に他方のアドレスラッチ回路にラッチされた外部アドレスとを比較する比較器を備えて、前記両アドレスが一致する場合には、前記リフレッシュアドレスのメモリセルに対するリフレッシュ動作は行わないことを特徴とする。

請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、前記自動リフレッシュ手段は更に、メモリセルに対してアクセスするノーマル動作時に外部から入力される外部アドレスをラッチするアドレスラッチ回路と、リフレッシュ動作時に、リフレッシュアドレスを、このリフレッシュ動作の直前に前記アドレスラッチ回路にラッチされた外部アドレスと比較する比較器とを有し、前記両アドレスが一致する場合には、前記リフレッシュアドレスのメモリセルに対するリフレッシュ動作は行わないことを特徴とする。

請求項４記載の発明は、前記請求項３記載の半導体記憶装置において、前記アドレスラッチ回路及び比較器は複数備えられ、リフレッシュ動作時に、前記リフレッシュアドレスを前記各アドレスラッチ回路にラッチされた外部アドレスと比較することを特徴とする。

請求項５記載の発明は、前記請求項２又は請求項３記載の半導体記憶装置において、前記自動リフレッシュ手段は、前記リフレッシュアドレスと前記アドレスラッチ回路にラッチされた外部アドレスとが一致する場合には、リフレッシュアドレスを更新することを特徴とする。

以上により、請求項１記載の発明では、外部からメモリセルにアクセスがない空き時間を使用してメモリセルのリフレッシュ動作が行われるので、システム側にリフレッシュ動作に対する考慮を必要とせず、リフレッシュ制御用の制御回路が不要になる。従って、ＳＲＡＭと同様の扱い易さを実現することができる。

加えて、リフレッシュ動作が必要な回数以上された場合には、システムとの空き時間が生じても、それ以上の不要なリフレッシュ動作をしないので、必要以上のリフレッシュ電流を減らして、消費電流を有効に削減できる。

更に、請求項２ないし請求項５の発明では、リフレッシュ動作時のリフレッシュアドレスが、その直前にアクセスされたメモリセルのアドレスと比較され、この両者が一致する場合には、このリフレッシュアドレスのメモリセルに対するリフレッシュ動作は停止する。即ち、データの書き込み動作や読み出し動作時においてアクセスされたアドレスは、リフレッシュ動作されたアドレスと見なすことができるので、リフレッシュ回数を減らして、全体の消費電流を削減できる。書き込み動作又は読み出し動作時にアクセスされたアドレスを常時ラッチするアドレスラッチ回路を複数設ければ、アドレスヒット率が向上し、より一層に消費電流の削減が可能である。

以上説明したように、請求項１記載の発明の半導体記憶装置によれば、外部からメモリセルにアクセスがない空き時間を利用してメモリセルのリフレッシュ動作を行ったので、システム側にリフレッシュ制御用の制御回路を不要として、高速ランダムアクセスを実現しながら効率的にリフレッシュ動作を行うことができる。

加えて、リフレッシュ動作が必要な回数以上された場合には、それ以上の不要なリフレッシュ動作を行わないので、必要以上のリフレッシュ電流を減らして、消費電流を有効に削減できる。

更に、請求項２ないし請求項５の発明の半導体記憶装置によれば、データの書き込み動作や読み出し動作時においてアクセスされたアドレスは、リフレッシュ動作されたアドレスと見なして、リフレッシュ動作を行わないので、リフレッシュ回数を低減できる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

本発明は、サイクル時間とアクセス時間が同等にできる半導体記憶装置について適用すると、特に有効である。そのような半導体記憶装置の一例として、図２に示す２つのトランジスタと１つのキャパシタとで構成されたメモリセルを持つ半導体記憶装置を用い、この半導体記憶装置に対して本発明を適用する場合を説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体記憶装置の主要構成を示すブロック図である。

同図は、外部クロックに同期して動作する半導体記憶装置を示す。同図の半導体記憶装置において、１は内部でリフレッシュ動作を行う際の制御を行うリフレッシュ制御回路（自動リフレッシュ手段）、２は入力された外部コマンド（リード命令／ＲＥ及びライト命令／ＷＴ）をデコードして、リフレッシュイネーブル信号ＲＥＦＥＮを発生するコマンド制御回路（コマンド検出手段）であって、その内部には図３に示す回路を含んでいる。図３に示すコマンド制御回路２において、２０１はデータの読み出しや書き込みを行うための外部コマンド／ＲＥ、／ＷＴの双方が入力されていない際（例えば、ＮＯＰコマンドが入力される際）に活性化されるＡＮＤ回路である。

また、同図において、３は外部から入力されるアドレス（以下、外部アドレスという）を取り込んでラッチするアドレスバッファ、４は前記外部アドレスに含まれるロウアドレスをデコードするロウデコーダ、５は前記外部アドレスに含まれるカラムアドレスをデコードするカラムデコーダ、６はメモリセルのデータを増幅するためのセンスアンプ、７はデータを入出力する入出力バッファ、８はメモリセルアレイであって、図２にその一部を例示すように、リフレッシュ動作が必要なメモリセルにより構成される。

前記図２のメモリセルアレイ８において、３１はメモリセル、１１、２１は１つのメモリセル３１に対して設けられた２個のメモリセルトランジスタであって、各々独立して制御される。１２、２２は前記メモリセルトランジスタ１１、２１を各々制御するワード線、１３、２３は１つのメモリセル３１からのデータを各々の経路で読み書きするための独立したビット線である。図２のメモリセルアレイ８では、一方のワード線１２及びビット線１３を持つ信号伝達経路と、他方のワード線２２及びビット線２３を持つ信号伝達経路との２系統を持つ。

前記図１のリフレッシュ制御回路１は、前記コマンド制御回路２からのリフレッシュイネーブル信号ＲＥＦＥＮを受けて活性化されて、リフレッシュすべきメモリセルのロウアドレスをロウデコーダ４に出力する。

以上のように構成された半導体記憶装置について、以下、リフレッシュ動作について図５を参照しながら説明する。

図２に示したメモリセルアレイ８を備えた半導体記憶装置では、１個のメモリセルに対して信号伝達経路を２系統持つので、その各系統別に１サイクルの前半でビット線のプリチャージを行い、その後半でデータの読み出し又は書き込みを行うが、一方の系統でのデータの読み出し又は書き込み時には、他方の系統でビット線のプリチャージを同時に行うことが可能である。従って、アクセス時間とサイクル時間とを同等にできるため、外部クロックＣＬＫに対して、外部コマンドＣｏｍｍａｎｄは１サイクルごとに入力可能である。従って、このような半導体記憶装置においては、読み出し動作や書き込み動作を行わない場合にリフレッシュ動作を能率良く行うことができる。

図５のタイミングチャートにおいて、先ず、外部クロックＣＬＫの１クロック目で外部コマンドＣｏｍｍａｎｄが入力されると、通常の読み出し動作が行われる。この時、先ず、コマンド制御回路２からのＲＥＡＤ動作実行命令により、アドレスバッファ３に入力された外部アドレスに含まれるロウアドレスがロウデコーダ４に、カラムアドレスがカラムデコーダ５に入力される。これにより、対応する一方のワード線及びビット線（例えば１２、１３）が選択されて、対応するメモリセルアレイ８内のメモリセルのデータが読み出され、センスアンプ６で増幅される。その後、前記増幅されたデータは、データバスを通じて入出力バッファ７に読み出され、外部クロックＣＬＫの２クロック目に同期して出力される。その読み出し動作と並行して、メモリセルへのリストアとプリチャージ動作とが行われる。

次に、外部クロックＣＬＫの２クロック目では、外部コマンドの入力がない。この場合、図３に示すコマンド制御回路２内のＡＮＤ回路２０１により、リフレッシュ動作を実行させるリフレッシュイネーブル信号ＲＥＦＥＮが活性化される。リフレッシュ制御回路１は、このイネーブル信号ＲＥＦＥＮを受けて活性化されて、リフレッシュすべきメモリセルのロウアドレスを出力する。前記ロウアドレスはロウデコーダ４でデコードされ、メモリセルアレイ８内の対応するメモリセルが選択されて、その選択されたメモリセルのデータが他方のビット線（例えば２３）に読み出され、センスアンプ６で増幅される。リフレッシュ動作であるので、入出力バッファ７に読み出されることはないが、読み出し動作時と同様に、メモリセルへのリストア及びプリチャージ動作が行われる。

同様に、外部クロックＣＬＫの３クロック目でも、外部コマンドの入力がない。従って、今度はビット線１３側に繋がるポートを使用して、対応するメモリセルがリフレッシュされる。

最後に、外部クロックＣＬＫの４クロック目では、外部コマンドＣｏｍｍａｎｄが入力される。これにより、リフレッシュイネーブル信号ＲＥＦＥＮが非活性化状態になる。その結果、リフレッシュ動作は中止されて、通常の書き込み動作が行われる。

以上説明したように、外部コマンドの空き時間を検知してリフレッシュ動作を行うので、システム側では、外部コマンドとしてリフレッシュコマンドを持つ必要がない。換言すれば、リフレッシュ動作を制御するための回路をシステム側が備える必要がない。従って、リフレッシュを必要としない半導体記憶装置、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）と同等の扱い易さを実現できる。

更に、リフレッシュの開始及び中止は、ランダムアクセスを妨げることなく実行できるので、高速アクセスを実現できる。例えば、１６ＭビットＤＲＡＭの場合には、リフレッシュサイクルは２０４８回／３２ｍｓであるので、サイクルタイムを１００ｎｓとすれば、リフレッシュサイクル時間の０．６４％だけをリフレッシュ動作に割り当てれば良い。従って、全有効アクセス時間の約１％以下の空き時間を考慮するだけで、ＳＲＡＭ並みに使い易く、且つ高速で低コストな半導体記憶装置を提供することができる。

尚、以上の説明では、外部クロックに同期して動作する半導体記憶装置について説明したが、同期式ではない半導体記憶装置について本発明を適用しても良いのは言うまでもない。また、システムの空き時間を検知する回路として、外部コマンド／ＲＥと／ＷＴとの論理積をとるＡＮＤ回路２０１を設けたが、その他、外部コマンドの入力がないことを検知できるコマンドを使用した論理回路を用いても良いのは勿論である。

更に、本実施の形態では、メモリセルアレイ８の構成として、図２に示したように、１個のメモリセル３１に２個のトランジスタ１１、２１が接続された構成を採用したが、本発明は、その他、通常のように１個のメモリセルに１個のトランジスタが接続された構成を採用しても良いのは勿論である。

（第２の実施の形態）
次に、本発明の第２の実施の形態を説明する。本実施の形態は、外部コマンドの入力がない空き時間に行うリフレッシュ動作を外部クロックに同期させる場合に、リフレッシュの仕様周波数が動作周波数よりも高い又は低いときにも、リフレッシュを適切な周期で行うようにしたものである。

図４は、本発明の第２の実施の形態における半導体記憶装置の主要構成を示すブロック図である。同図において、１０１は外部クロックＣＬＫの周波数を検知する周波数検知回路、１０２は前記周波数検知回路１０１の出力及び前記コマンド制御回路２からのリフレッシュイネーブル信号ＲＥＦＥＮを受ける切り換え制御回路であって、周波数検知回路１０１の出力の内容が外部クロックＣＬＫの周波数がリフレッシュの仕様周波数よりも高いことを示す場合には、前記コマンド制御回路２からのリフレッシュイネーブル信号ＲＥＦＥＮを、この信号の受信回数をカウントするリフレッシュカウンタ１０４に出力し、一方、外部クロックＣＬＫの周波数がリフレッシュの仕様周波数よりも低い場合には、前記コマンド制御回路２からのリフレッシュイネーブル信号ＲＥＦＥＮをリフレッシュイネーブルコントロール回路１０３に出力する。このコントロール回路１０３は、図６に示すように、内部で独自にリフレッシュ仕様を満たす内部クロックICLK for Refresh（同図では外部クロックＣＬＫの２倍周波数の内部クロックICLK for Refresh ）を発生すると共に、前記切り換え制御回路１０２からのリフレッシュイネーブル信号ＲＥＦＥＮを受けた時には、その時の内部クロックICLK for Refreshと外部クロックＣＬＫとの論理積を取って、外部クロックＣＬＫの立ち上がり期間のみで内部クロックICLK for Refreshを有効にして、この有効な内部クロックICLK for Refreshを、内部で発生させるリフレッシュイネーブル信号ＲＥＦＥＮ’としている。

以上のように構成された半導体記憶装置について、以下、そのリフレッシュ動作を図５及び図６を参照しながら説明する。

外部クロックＣＬＫに同期して動作する半導体記憶装置では、図６に示すように、リフレッシュ動作が外部ＣＬＫに同期して内部で自動的に開始及び停止する。周波数検知回路１０１が外部クロックＣＬＫの周波数を検知し、動作周波数がリフレッシュの仕様周波数に対して高い場合には、切り換え制御回路１０２は、コマンド制御回路２で発生したリフレッシュイネーブル信号ＲＥＦＥＮをそのままリフレッシュカウンタ１０４に伝達する。これより、前記図５に示すように、外部ＣＬＫの１サイクルに対して１回のリフレッシュを行われる。

一方、動作周波数がリフレッシュの仕様周波数に対して低い場合には、切り換え制御回路１０２は、コマンド制御回路２で発生したリフレッシュイネーブル信号ＲＥＦＥＮをリフレッシュイネーブルコントロール回路１０３に出力する。前記リフレッシュイネーブルコントロール回路１０３は、リフレッシュの仕様周波数を満たしたリフレッシュイネーブル信号ＲＥＦＥＮ’、即ち、図６では外部クロックＣＬＫの１サイクル内に２回のリフレッシュイネーブル信号ＲＥＦＥＮ’を発生し、この信号ＲＥＦＥＮ’をリフレッシュカウンタ１０４に転送する。従って、動作周波数がリフレッシュの仕様周波数よりも低い場合であっても、リフレッシュの仕様周波数を満たしたリフレッシュ動作を繰り返し行うことが可能である。

従って、本実施の形態によれば、外部クロックＣＬＫに同期してリフレッシュ動作が規定されているので、外部コマンドの入力と内部リフレッシュ動作とのタイミングを考慮する必要がなく、タイミング検知回路を必要としないので、チップ面積を小さくできる。また、内部でリフレッシュクロックICLK for Refreshを持ち、動作周波数が低周波数帯であっても周波数の高いリフレッシュ動作を可能にできるので、低動作周波数帯でリフレッシュの仕様を満たさなくなることを防止できる。

尚、本実施の形態では、動作周波数が低い場合に、外部クロックＣＬＫのＨＩＧＨ期間におけるリフレッシュ用クロックICLK for Refreshをリフレッシュイネーブル信号ＲＥＦＥＮ’としたが、本発明はこれに限定されず、外部コマンドの入力と通常のリフレッシュ動作とが重ならない期間で更にリフレッシュ動作を行うようにする制御でも良い。

また、本実施の形態では、動作周波数が高い場合には、外部クロックＣＬＫの１サイクル内に１回リフレッシュ動作を行ったが、消費電流を抑えるために、外部クロックＣＬＫの２分周、４分周など、リフレッシュ周期を長くした制御でも良いのは勿論である。

更に、本実施の形態の変形例として次の構成が考えられる。即ち、例えば、図４の周波数検知回路１０１内に、一定期間外部コマンドの入力がないことを検知する回路を設けて、一定期間外部コマンドの入力がない場合には、切り換え制御回路１０２がリフレッシュイネーブルコントロール回路１０３を選択するようにする。そして、リフレッシュイネーブルコントロール回路１０３は、動作周波数がリフレッシュの仕様周波数よりも低い場合は、既述した制御を行う。しかし、動作周波数がリフレッシュの仕様周波数よりも高い場合には、リフレッシュ用クロックICLK for RefreshがＨＩＧＨ期間で且つ外部クロックＣＬＫの立ち上る毎にリフレッシュイネーブル信号を内部で発生すれば、リフレッシュイネーブル信号の発生回数を適切にできる。このように一定期間外部コマンドの入力がないことを検知してリフレッシュサイクルを変更すれば、チップの長期のスタンバイ状態では、高い動作周波数の下でのリフレッシュ回数を減らすことができ、消費電流を十分抑えることができる。更に、外部コマンドが一定期間以上ないスタンバイ状態においてリフレッシュ動作に移行する場合にも、特別な外部コマンドを設ける必要がなく、自動的に回数の少ないリフレッシュ動作に移行することができる。

（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。本実施の形態は、外部コマンドの入力がない空き時間を利用してリフレッシュ動作を行うのに加えて、そのリフレッシュ回数を本来必要な回数よりも少なくて済ませる技術に関する。

図７は、本発明の第３の実施の形態を示す。本実施の形態の半導体記憶装置の主要構成は、図１に示したブロック図と同一であるが、図１のリフレッシュ制御回路１が図７のリフレッシュ制御回路１Ａに変更される。このリフレッシュ制御回路１Ａにおいて、１０４はリフレッシュカウンタ、１０５、１０６は、各々、ノーマル動作時及びリフレッシュ動作時に外部アドレス及びリフレッシュアドレスをラッチするアドレスラッチ回路、１０７、１０８はリフレッシュ動作時に各々アドレスラッチ回路１０５、１０６にラッチされたアドレス同士を比較する比較器、１０９、１１０は前記比較器１０７、１０８の比較結果の情報を受けて、図１のロウデコーダ４に信号を伝達するＡＮＤ回路である。ここで、アドレスラッチ回路１０５、１０６、比較器１０７、１０８及びＡＮＤ回路１０９、１１０が各々２つ存在するのは、第１の実施の形態で言及した図２の２個のトランジスタ１１、２１を持つメモリセル３１の構成のためである。

以上のように構成された半導体記憶装置について、以下、そのリフレッシュ動作時の制御を図８に示すタイミングチャートに沿って説明する。

リフレッシュ動作が開始すると、コマンド制御回路２からリフレッシュイネーブル信号ＲＥＦＥＮが発生し、その発生回数がリフレッシュカウンタ１０４でカウントされる。これを受けて、リフレッシュカウンタ１０４が出力するリフレッシュアドレスは、一方のアドレスラッチ回路（例えば１０６）にラッチされる。この時、他方のアドレスラッチ回路１０５は、その直前の外部クロックＣＬＫで入力された外部アドレスをラッチしている。

その後、アドレスラッチ回路１０５にラッチされた外部アドレスと、アドレスラッチ回路１０６にラッチされたリフレッシュアドレスとが比較器１０８に入力される。この比較器１０８は、リフレッシュイネーブル信号ＲＥＦＥＮにより活性化されていて、前記入力された２つのアドレスの比較を行う。この時、２つのアドレスが一致する、即ち、リフレッシュアドレスが前記直前の外部クロックＣＬＫで入力された外部アドレスと一致する場合には、比較器１０８からＬＯＷ信号が出力されて、ＡＮＤ回路１１０が非活性状態となり、前記直前の外部クロックＣＬＫで入力された外部アドレスのメモリセル（直前に書き込み又は読み出しされたデータのメモリセル）に対するリフレッシュ動作が中止される。一方、２つのアドレスが一致しなければ、比較器１０８はＨＩＧＨ信号を出力し、アドレスラッチ回路１０６から出力されたリフレッシュアドレスをロウデコーダ４に伝達し、該当アドレスのリフレッシュ動作を行う。

前記リフレッシュ動作が行われると、その後、次に該当するリフレッシュアドレスが今度は他方のアドレスラッチ回路１０５にラッチされ、前サイクルと同様に比較器１０７で比較されるが、アドレスラッチ回路１０６にラッチされているリフレッシュアドレスと一致することはない。従って、前記リフレッシュアドレスがＡＮＤ回路１０９を通じてロウデコーダ４に伝達されて、リフレッシュが行われる。

以上のように、リフレッシュ動作時のリフレッシュアドレスをその直前に入力された外部アドレスと比較して、一致すれば、直前にアクセスされた外部アドレスのメモリセルはリフレッシュ不要であるので、１回のリフレッシュ動作を省略して、リフレッシュを必要な回数未満で済ませることが可能である。また、ノーマル動作時で使用するアドレスラッチ回路１０５、１０６をそのまま使用するので、チップ面積の増加を抑えることができる。更に、第２の実施の形態と組み合わせれば、リフレッシュ効率を更に上げることが可能である。

尚、本実施の形態では、リフレッシュ動作が連続したときにも、比較器１０７、１０８でアドレスの一致比較を行うが、リフレッシュ動作を２回以上行ったことを検知して、比較器１０７、１０８を非活性状態に制御して、ノーマル動作時と同様に、アドレス比較を行わずにロウデコーダ４に出力する制御でも良い。

（第４の実施の形態）
更に、本発明の第４の実施の形態を説明する。本実施の形態は、前記第３の実施の形態と同様に、リフレッシュ回数を本来必要な回数よりも少なくて済ませる技術に関する。

図９は本発明の第４の実施の形態を示す。同図の半導体記憶装置の主要構成は図１と同様であり、リフレッシュ制御回路１Ｂの内部構成が図１と異なる。図９において、１０４はリフレッシュカウンタ、１０５はノーマル動作時及びリフレッシュ動作時に外部アドレス及びリフレッシュアドレスをラッチするアドレスラッチ回路、１１１はノーマル動作時に入力される外部アドレスをラッチしておくラッチ回路、１１２は前記ラッチ回路１０５、１１１にラッチされたアドレス同士を比較する比較器、１１３は前記比較器１１２の比較結果の情報を受けて、前記図１のロウデコーダ４に信号を伝達するＡＮＤ回路、１１４は外部クロックＣＬＫに同期し且つ前記コマンド制御回路２のリフレッシュイネーブル信号ＲＥＦＥＮが活性化されている間は前記アドレスラッチ回路１１１のラッチ動作を制御する制御回路である。尚、図９では、アドレスラッチ回路１０５は便宜上１つのみ記載し、他を省略しているが、本来は図７に示すように２系統の伝達経路を有している。

以上のように構成された半導体記憶装置について、以下、そのリフレッシュ動作時の制御を図１０に示すタイミングチャートに沿って説明する。

リフレッシュ動作が開始すると、コマンド制御回路２からリフレッシュイネーブル信号ＲＥＦＥＮが発生し、その発生回数がリフレッシュカウンタ１０４でカウントされる。これを受けて、リフレッシュカウンタ１０４から出力されるリフレッシュアドレスは、アドレスラッチ回路１０５にラッチされる。この時、アドレスラッチ回路１１１には、その前の外部クロックＣＬＫで入力された外部アドレスがラッチされている。

そして、前記外部アドレスとリフレッシュアドレスとが比較器１１２で比較され、同一アドレスであれば、ＡＮＤ回路１１３が非活性化されて、リフレッシュ動作を中止する。一方、異なるアドレスであれば、ＡＮＤ回路１１３が活性化されて、アドレスラッチ回路１０５のリフレッシュアドレスがロウデコーダ４に伝達され、対応するメモリセルがリフレッシュされる。そして、リフレッシュ動作が行われると、リフレッシュアドレスは、前記アドレスラッチ回路１０５と対になっている他方のアドレスラッチ回路にラッチされる。このとき、アドレスラッチ回路１１１には、以前の外部アドレスがラッチされたままであるので、前サイクルでアドレスが一致しなかった場合にも、続いてこのラッチされている外部アドレスとリフレッシュアドレスとのアドレス比較を行うことができる。

尚、本実施の形態では、外部アドレスラッチ用の１個のアドレスラッチ回路１１１と、１個の比較器１１２とを設けたが、図９のアドレスラッチ回路１１１と比較器１１２とを複数備えてもよい。この場合には、ノーマル動作時に外部アドレスが順次複数個のアドレスラッチ回路１１１にラッチされ、その後のリフレッシュ動作時に、リフレッシュアドレスを各々前記複数個のアドレスラッチ回路１１１の外部アドレスと各々比較器１１２で比較される。この場合のリフレッシュ動作は既述の通りである。

以上説明したように、リフレッシュの最中では、そのリフレッシュアドレスが、以前にアクセスされた外部アドレスと常に比較されるので、アドレスのヒット率を上げて、実際に行われるリフレッシュ動作を規定回数よりも更に減らすことが可能である。更に、アドレスラッチ回路１１１と比較器１１２とを複数備えれば、ヒット率がより一層高くなる。その最適な個数は、システムの用途とチップ面積の相関で決まる。

また、本実施の形態は、前記第３の実施の形態と同様に、第２の実施の形態と組み合わせれば、リフレッシュ効率を更に上げることが可能である。

（第５の実施の形態）
次に、本発明の第５の実施の形態を説明する。本実施の形態は、前記第４の実施の形態に更に改良を加えたものである。

図１１は本発明の第５の実施の形態を示し、図９のリフレッシュ制御回路１Ｂを変更したリフレッシュ制御回路１Ｃの内部構成を示すブロック図である。同図において、１１５は、コマンド制御回路２からのリフレッシュイネーブル信号ＲＥＦＥＮだけでなく、比較器１１２からの出力信号によってもカウントされるリフレッシュカウンタ、１１６は外部クロックＣＬＫ又は比較器１１２の出力信号を受けたときにアドレスラッチ回路１０５に新たなリフレッシュアドレスをラッチさせてリフレッシュアドレスを更新する制御回路である。その他の構成は、前記第４の実施の形態と同じ構成であるので、その説明を省略する。

以上のように構成された半導体記憶装置では、リフレッシュ動作時の制御は基本的に前記第４の実施の形態と同じである。異なる制御は、アドレスラッチ回路１０５にラッチされたリフレッシュアドレスと、アドレスラッチ回路１１１にラッチされた外部アドレスとが同一である場合には、図１２のタイミングチャートに示すように、比較器１１２から出力される比較結果信号により、リフレッシュカウンタ１１５がカウントされて、制御回路１１６から出力される制御信号によりアドレスラッチ回路１０５が次のリフレッシュアドレスをラッチして、そのリフレッシュアドレスに対してリフレッシュ動作が行われる点である。この時、アドレスラッチ回路１１１との比較をする必要がないので、比較器１１２を非活性状態にして、リフレッシュアドレスをロウデコーダ４に直接伝える制御をしても構わない。

以上のように、リフレッシュアドレスと外部アドレスとが一致したことを検出した際には、次のリフレッシュアドレスに対してリフレッシュするので、リフレッシュサイクルを効率的に利用することができる。また、前記第２の実施の形態と組み合わせれば、リフレッシュ効率を更に上げることが可能である。

（第６の実施の形態）
続いて、本発明の第６の実施の形態を説明する。本実施の形態は、前記第３及び第４の実施の形態と同様に、リフレッシュ回数を本来必要な回数よりも少なくて済ませる技術に関する。

図１３は本発明の第６の実施の形態を示し、図１１のリフレッシュ制御回路１Ｃを変更したリフレッシュ制御回路１Ｄの内部構成を示すブロック図である。同図において、１１５はリフレッシュイネーブル信号だけでなく、比較器１１７からの比較結果の信号によってもカウントされるリフレッシュカウンタ、１０５はノーマル動作時に外部アドレスをラッチするアドレスラッチ回路、１１１はリフレッシュ動作時にリフレッシュアドレスをラッチするアドレスラッチ回路、１１４はコマンド制御回路２からのリフレッシュイネーブル信号ＲＥＦＥＮを受けて活性化されるトライステートインバータ、１１７は前記アドレスラッチ回路１０５の外部アドレスと前記アドレスラッチ回路１１１のリフレッシュアドレスとを比較する比較器、１１８は前記アドレスラッチ回路１１１のリフレッシュアドレスを図１のロウデコーダ４に伝達するインバータ、１１９は前記コマンド制御回路２からのリフレッシュイネーブル信号ＲＥＦＥＮを受けた時、及び前記比較器１１７から比較結果の信号を受けた際にアドレスラッチ回路１１１に新たなリフレッシュアドレスをラッチさせる制御信号を発生する制御回路である。

以上のように構成された半導体記憶装置について、以下、ノーマル動作時及びリフレッシュ動作時について説明する。

ノーマル動作時には、外部コマンドの入力時に外部アドレスがアドレスラッチ回路１０５にラッチされる。この以前にリフレッシュ動作が行われている場合には、アドレスラッチ回路１１１には、リフレッシュされた次のリフレッシュアドレスがラッチされている。そして、前記ラッチされた外部アドレスと、ラッチされているリフレッシュアドレスとが比較器１１７で比較される。この時、アドレスが不一致であれば、比較器１１７から出力される比較結果の信号は非活性状態になる。一方、アドレスが一致する場合には、比較器１１７から出力された比較結果の信号はリフレッシュカウンタ１１５に入力されて、次のリフレッシュアドレスがアドレスラッチ回路１１１にラッチされる。

同様に、次のノーマル動作時に入力された外部アドレスが、前記アドレスラッチ回路１１１にラッチされているアドレスと一致する場合には、前記と同様に、リフレッシュカウンタ１１５がカウントされて、アドレスラッチ回路１１１にその次のリフレッシュアドレスがラッチされる。

その後のリフレッシュ動作時には、コマンド制御回路２のリフレッシュイネーブル信号ＲＥＦＥＮが活性化されることにより、トライステートインバータ１１４が活性化されて、アドレスラッチ回路１１１にラッチされているリフレッシュアドレスがインバータ１１８を通じてロウデコーダ４へ伝達される。更に、次のリフレッシュ動作時には、前サイクルのリフレッシュ動作時にリフレッシュカウンタ１１５でカウントされた更にその次のリフレッシュアドレスが、トライステートインバータ１１４及びインバータ１１８を通じてロウデコーダ４へ伝達される。

以上のように、ノーマル動作時にアクセスされた外部アドレスを、次にリフレッシュするアドレスと比較するにより、リフレッシュアドレスのヒット率を更に上げることが可能である。更に、前記第３、第４、第５の実施の形態に示したように、リフレッシュ時にリフレッシュアドレスと外部アドレスとを比較する手段と組み合わせれば、より一層に有効である。

（第７の実施の形態）
次に、本発明の第７の実施の形態を説明する。本実施の形態は、前記第１の実施の形態のように外部コマンドの入力がない空き時間を利用してリフレッシュ動作を行うのに加えて、そのリフレッシュ動作を集中して行う場合の技術に関する。

図１４は、本発明の第７の実施の形態を示す。本実施の形態の半導体記憶装置の全体構成は図１と同様であるが、図１のコマンド制御回路２が図１４のコマンド制御回路２Ａに変更される。図１４のコマンド制御回路２Ａにおいて、２０１はデータの読み出しや書き込みを行うための外部コマンドの反転信号／ＲＥ、／ＷＴが入力されているときに活性化されるＡＮＤ回路、２０２は内部で独自にリフレッシュ動作を可能にするための内部リフレッシュ信号ＩＮＴＲＥＦと前記ＡＮＤ回路２０１のＨｉ出力とにより活性化されるＡＮＤ回路からなる。

リフレッシュ動作時には、外部コマンドの反転信号／ＲＥ、／ＷＴが共に入力され、且つ内部で独自にリフレッシュ動作を可能にする信号ＩＮＴＲＥＦが活性化された時に初めてＡＮＤ回路２０２からリフレッシュイネーブル信号ＲＥＦＥＮが発生し、次段のリフレッシュ制御回路１へ伝達されて、リフレッシュ動作が行われることになる。

従って、外部コマンドの入力がないことと、内部で独自にリフレッシュ動作を可能にする内部リフレッシュ信号ＩＮＴＲＥＦを発生する独自のリフレッシュ監視手段を持つこととにより、システム側が如何なる使用方法を採用しても、必要最小限のリフレッシュ動作を自動で行えることが可能になって、必要以上の消費電流を抑えることができる。前記リフレッシュ監視手段の具体的構成は後述する。

尚、本実施の形態では、コマンド制御回路２Ａを具体的に２個のＡＮＤ回路２０１、２０２を使って実現しているが、前記内容を満たす回路構成であれば、別の論理回路を使用して実現しても良いのは言うまでもない。

図１５は、前記図１４に示したコマンド制御回路２Ａの具体的構成、及びリフレッシュ制御回路１Ｅの内部構成を示し、他の構成は前記第１の実施の形態の半導体記憶装置と同様である。

前記コマンド制御回路（制限手段）２Ａにおいて、２０６は、設定リフレッシュサイクルを計測するリフレッシュタイマ、２０５は前記リフレッシュタイマ２０６のサイクル開始信号のみを取り出してセット信号ＳＥＴとする制御回路、２０７は、リフレッシュ制御回路１Ｅ内に備えるリフレッシュカウンタ１２０のカウンタが１周して必要リフレッシュ回数をカウントしたことを受けて、リセット信号ＲＥＳＥＴとしてのパルスを発生するパルス制御回路、２０４は前記制御回路２０５からのセット信号ＳＥＴを受けて内部リフレッシュ信号ＩＮＴＲＥＦをセットし、前記パルス制御回路２０７からのリセット信号ＲＥＳＥＴを受けて内部リフレッシュ信号ＩＮＴＲＥＦをリセットするラッチ回路、２０３は、前記図１４のＡＮＤ回路２０１のＨｉ出力（同図では／ＲＥ＊／ＷＴと記した）と、前記ラッチ回路２０４からの内部リフレッシュ信号ＩＮＴＲＥＦとを受けて、リフレッシュイネーブル信号ＲＥＦＥＮを出力するＡＮＤ回路である。

また、図１５のリフレッシュ制御回路（自動リフレッシュ手段）１Ｅにおいて、１２０は前記コマンド制御回路２ＡのＡＮＤ回路２０３からのリフレッシュイネーブル信号ＲＥＦＥＮをカウントするリフレッシュカウンタであって、そのカウンタ値の情報は前記コマンド制御回路２Ａのパルス制御回路２０７に入力される。１２１はリフレッシュアドレス比較制御回路であって、前記リフレッシュカウンタ１２０からのリフレッシュアドレスと、外部アドレスとを受け、この両アドレスを比較し、一致するときにするリフレッシュ動作を行わせない。

以上のように構成された半導体記憶装置について、以下、ノーマル動作及びリフレッシュ動作について図１６を参照しながら説明する。

先ず、外部クロックＣＬＫのサイクル１では、リフレッシュタイマ２０６がタイマ動作を開始する。この開始信号は、制御回路２０５でラッチ回路２０４にセット信号ＳＥＴを伝達し、内部リフレッシュ信号ＩＮＴＲＥＦを活性化する。このとき、外部コマンドの反転信号／ＲＥ、／ＷＴが共に入力されている場合には、外部コマンド信号／ＲＥ＊／ＷＴも活性化される。この２つの信号はＡＮＤ回路２０３を活性化し、リフレッシュイネーブル信号ＲＥＦＥＮが活性化される。このリフレッシュイネーブル信号ＲＥＦＥＮはリフレッシュカウンタ１２０でカウントされ、対応するリフレッシュアドレスが出力されて、リフレッシュ動作が行われる。

次に、サイクル２においても、内部リフレッシュ信号ＩＮＴＲＥＦはセットされたままであるので、前記と同様にリフレッシュカウンタ１２０をカウントして、次のリフレッシュアドレスに対応するメモリセルがリフレッシュされる。

次にサイクル３では、外部コマンドＣｏｍｍａｎｄが入力され、書き込み動作が行われる。このため、外部コマンド信号／ＲＥ＊／ＷＴは非活性状態になり、内部リフレッシュ信号ＩＮＴＲＥＦはセットされたままではあるが、リフレッシュイネーブル信号ＲＥＦＥＮは非活性状態になる。これにより、リフレッシュ動作は中止される。次のサイクル４、５も同様に、外部コマンドＣｏｍｍａｎｄが入力されるために、リフレッシュ動作は中止されたままである。

次に、サイクル６において外部コマンドＣｏｍｍａｎｄの入力がないので、再びリフレッシュ動作が開始され、リフレッシュカウンタ１２０がカウントされて次のリフレッシュアドレスのメモリセルがリフレッシュされる。これがサイクルＮ＋１まで続く。

次に、サイクルＮ＋２では、リフレッシュ動作が同様に行われるが、リフレッシュカウンタ１２０が１周したために、その情報をパルス制御回路２０７がリセット信号ＲＥＳＥＴとしてラッチ回路２０４に伝達し、内部リフレッシュ信号ＩＮＴＲＥＦがサイクル内でリセットされる。

その後、その次のサイクルでは、外部コマンドＣｏｍｍａｎｄは入力されないが、内部リフレッシュ信号ＩＮＴＲＥＦがリセットされたままであるので、リフレッシュイネーブル信号ＲＥＦＥＮは発生せず、リフレッシュ動作は行われない。この状態が次のリフレッシュサイクルの開始まで続く。

サイクル１７では、次のリフレッシュサイクルが始まり、即ちリフレッシュタイマ２０６がタイマ動作を開始して、前記サイクル１の場合と同じ制御が行われる。

従って、本実施の形態では、内部で独自にリフレッシュを監視する手段、具体的には、リフレッシュタイマ２０６の動作の開始でセットし、リフレッシュカウンタ１２０が１周、つまり全てのメモリセルをリフレッシュした信号を受けてリセットする監視手段を設けたので、リフレッシュ動作を必要最小限で抑えることができる。また、リフレッシュタイマ２０６がリフレッシュサイクルを規定しているので、リフレッシュ仕様を満たさない不具合が生じることはない。更に、システム側にとって、従来のリフレッシュ仕様内で外部コマンドを入力しない状態を仕様回数だけ挿入すればよいので、扱い易い有効な手段となる。尚、リフレッシュアドレス比較制御回路１２１に対して前記第２、第３、第４、第５及び第６の各実施の形態を組み合わせれば、より一層に効果が期待できる。

（第８の実施の形態）
次に、本発明の第８の実施の形態を説明する。本実施の形態は、リフレッシュタイマの動作により消費される電力の軽減に関する。

図１７は、本発明の第８の実施の形態における半導体記憶装置の主要構成を示すブロック図である。同図において、３０１は前記図１５及び図２３に示したリフレッシュタイマ２０６、２１２を構成するリフレッシュタイマ回路ブロックであって、リフレッシュサイクルを規定する。３０２はラッチ回路（セット手段）であって、Timer enable信号を発生する。前記リフレッシュタイマ回路ブロック３０１は、前記Timer enable 信号を受けて初めて活性化する。前記ラッチ回路３０２は、RESET信号と、外部コマンド、例えばwrite コマンド（同図では、WTと表記している）を受けて、前記Timer enable信号を発生する。

次に、本実施の形態の半導体記憶装置のリフレッシュ動作を図２０を参照しながら説明する。ラッチ回路３０２は、外部クロック信号ＣＬＫのサイクルＡでRESET信号を受けてセットされる。次に、サイクルＢでは、外部コマンドが入力されないためにTimer enable信号は出力されない。その後、サイクルＣでは、外部コマンドwrite が入力されると、ラッチ回路３０２はこの外部コマンドwriteをラッチして、Timer enable信号を出力し、この時点で初めてリフレッシュタイマ回路ブロック３０１が活性化して動作を開始する。外部コマンドが一度ラッチされると、次のサイクルＤ、Ｅ、Ｆ、Ｇでの外部コマンドの入力の有無に拘わらず、Timer enable信号は発生し続ける。

本実施の形態では、外部コマンドが入力されて初めてリフレッシュタイマ回路ブロック３０１が活性化して動作を開始する。従って、電源投入時から最初の外部コマンドwrite の入力時まで、即ち、データのリフレッシュ動作が不要な期間はリフレッシュタイマ回路ブロック３０１の動作を停止させるので、消費電力を低減できる。

尚、ラッチ回路３０２に入力される信号は、外部コマンド信号そのものだけでなく、この外部コマンドに応じた制御信号でも良いのは勿論である。

（第９の実施の形態）
次に、本発明の第９の実施の形態を図１８に基づいて説明する。本実施の形態は、集中リフレッシュを行う場合に、チップ内に備えるリフレッシュタイマでのリフレッシュ周期がチップ毎にばらつく場合の対策を示す。

図１８は、本実施の形態の半導体記憶装置の主要構成を示すブロック図である。同図において、３０３はリフレッシュ周期を計測するリフレッシュタイマであって、リフレッシュ周期を計測する毎に信号ＴＣを発生する。３０４はカウンタであって、前記リフレッシュタイマ３０３がリフレッシュ周期を計測する毎に前記信号ＴＣを受けてＨレベルのカウントアップ信号ＣＮＴ１を出力する。３０５はリフレッシュ回数をカウントするリフレッシュカウンタであって、予め設定された必要回数のリフレッシュが終了するとカウント終了信号ＣＮＴ２を出力する。３０６は判定回路（リセット手段）であって、前記カウンタ３０４の出力信号ＣＮＴ１と前記リフレッシュカウンタ３０５からのカウント終了信号ＣＮＴ２とを受け、カウントアップ信号ＣＮＴ１の受信中に前記カウント終了信号ＣＮＴ２を受けた時、即ち、リフレッシュカウンタ３０５により必要回数のリフレッシュが終了する前に既にリフレッシュタイマ３０３がリフレッシュ周期を計測し終えている時に、信号ＣＮＴ３を発生して、前記リフレッシュタイマ３０３及びカウンタ３０４をリセットする。

次に、本実施の形態の半導体記憶装置のリフレッシュ動作を図２１を参照しながら説明する。図２１において、外部クロックＣＬＫのサイクルＢでリフレッシュタイマ３０３が１リフレッシュ周期を計測すると、カウンタ３０４がカウントアップ信号ＣＮＴ１を発生して維持し、判定回路３０６はこのカウントアップ信号ＣＮＴ１を受信する。この時、同図では、リフレッシュカウンタ３０５は未だカウント終了信号ＣＮＴ２を出力していず、必要回数のリフレッシュは終了していない。次のサイクルＣでは、リフレッシュタイマ３０３が次のリフレッシュ周期を計測し始め、信号ＴＣはリセットされる（Ｈレベルに戻る）。その後、サイクルＨでリフレッシュカウンタ３０５がカウント出力信号ＣＮＴ２を出力し、必要回数のリフレッシュが終了すると、判定回路３０６では、カウントアップ終了信号ＣＮＴ１を受けた後にカウント終了信号ＣＮＴ２を受けたこと、即ち、必要回数のリフレッシュが終了した時点では次のリフレッシュ周期に移行していると判断して、信号ＣＮＴ３を発生し、リフレッシュタイマ３０３及びカウンタ３０４はリセットされる。その結果、残る回数のリフレッシュがサイクルＣ〜Ｈ間で行われると、次のサイクルＩでは、リフレッシュタイマ３０３が新たにセットされて、次のリフレッシュ周期に移行していく。

従って、本実施の形態では、各チップに内蔵するリフレッシュタイマのリフレッシュ周期がばらつきにより所期周期よりも短くなった場合であっても、その所期周期でもって必要回数のリフレッシュを行うことが可能である。これにより、所定周期未満のリフレッシュ周期に起因するリフレッシュ不足によるデータ破壊を防止することができる。また、本実施の形態では、リフレッシュタイマ３０３のリフレッシュ周期内で必要回数のリフレッシュが行なわれた場合には、次のリフレッシュ周期に移行するまではリフレッシュを行わない機能は維持できる。

（第１０の実施の形態）
続いて、本発明の第１０の実施の形態を図１９に基づいて説明する。本実施の形態は、前記第９の実施の形態と同様にチップ内に備えるリフレッシュタイマのリフレッシュ周期がチップ毎にばらつく場合に、必要回数のリフレッシュの終了時点に応じてリフレッシュタイマのリフレッシュ周期を調整できるようにしたものである。

図１９において、カウンタ３０４、リフレッシュカウンタ３０５、及び判定回路３０６は前記図１８と同一構成である。３０７はリフレッシュ周期の異なるｎ個のリフレッシュタイマ３０７i、３０７ii…３０７ｎを持つタイマ群、３０８はリフレッシュタイマ制御回路（周期変更手段）であって、前記判定回路３０６からの信号ＣＮＴ３を受けてタイマ群３０７内の何れか１個のリフレッシュタイマを選択するように選択信号ＲＴＥ１〜ＲＴＥｎを発生する。３０９はタイマ信号制御回路であって、前記リフレッシュタイマ制御回路３０８で選択されたリフレッシュタイマの出力のみを信号ＴＣとしてカウンタ３０４に出力する。

次に、本実施の形態の半導体記憶装置のリフレッシュ動作を図２２を参照しながら説明する。最初はリフレッシュタイマ制御回路３０８が選択信号ＲＴＥ１によりリフレッシュタイマ３０７iを選択していることを前提として説明する。

前記第９の実施の形態と同様に、外部クロックＣＬＫのサイクルＨでリフレッシュカウンタ３０５がカウント終了信号ＣＮＴ２を出力し、必要回数のリフレッシュ動作を完了する前に、サイクルＢでリフレッシュタイマ３０７iが１リフレッシュ周期を計測して信号ＴＣを出力しており、サイクルＣから次のリフレッシュ周期の計測が開始されている。サイクルＨでカウント終了信号ＣＮＴ２が出力されると、判定回路３０６が信号ＣＮＴ３を出力し、カウンタ３０４がリセットされる。この時、リフレッシュタイマ制御回路３０８は、前記信号ＣＮＴ３を受けて、出力する信号を制御信号ＲＴＥ１から制御信号ＲＴＥ２へ切り換え、リフレッシュタイマ３０７iよりも周期の長いリフレッシュタイマ３０７iiを選択する。同時に、タイマ信号制御回路３０９は、選択する対象をリフレッシュタイマ３０７iからリフレッシュタイマ３０７iiに切り換える。従って、その後にサイクルＩで次のリフレッシュ周期に移行すると、サイクルＮで次周期のリフレッシュが完了し、サイクルＳでリフレッシュタイマ３０７iiが１リフレッシュ周期の計測を終了して信号ＴＣを出力して、必要回数のリフレッシュがリフレッシュタイマ３０７iiの１周期内に完了する。尚、図２２では、リフレッシュタイマ３０７iiを選択して最適なリフレッシュ周期が設定された場合を説明したが、リフレッシュタイマ３０７iiの１周期内に必要回数のリフレッシュを完了できなかった場合には、次に周期の長いリフレッシュタイマが選択されることが繰り返されるのは勿論である。

従って、本実施の形態によれば、リフレッシュタイマ３０７iの周期が所望のリフレッシュ周期よりも短い場合には、自動でリフレッシュ周期を延ばすことが可能であるので、最適なリフレッシュ周期を保証できる。また、タイマ周期を自動で変更できるので、メモリのデータ保持時間の実力に応じてリフレッシュ周期を変更すれば、より一層の低消費電力がチップ別に実現できる。

尚、本実施の形態では、周期の異なる複数個のリフレッシュタイマを持ったが、１個のリフレッシュタイマの周期を分周する複数個の分周回路を備えても良いのは勿論である。

（第１１の実施の形態）
続いて、本発明の第１１の実施の形態を説明する。本実施の形態は、前記第１の実施の形態のように外部コマンドの入力がない空き時間を利用してリフレッシュ動作を行うのに加えて、そのリフレッシュ動作を分散して行う場合の技術に関する。

図２３は本発明の第１１の実施の形態を示す。本実施の形態の半導体記憶装置の全体構成は図１と同様であるが、図１のリフレッシュ制御回路１及びコマンド制御回路２の内部構成が図２３のリフレッシュ制御回路１Ｅ及びコマンド制御回路２Ｂに変更される。

図２３において、２１２はリフレッシュクロックICLK for Refreshを発生するリフレッシュタイマ、２１１は前記リフレッシュタイマ２１２のリフレッシュクロックICLK for Refreshと外部クロックＣＬＫとに基づいて制御されるパルス制御回路であって、リフレッシュクロックICLK for RefreshのＨレベルの期間で外部クロックＣＬＫを受けると、この外部クロックＣＬＫの立上りに同期したパルスをインクリメント信号ＩＮＣとして出力する。２１０はリフレッシュイネーブル信号ＲＥＦＥＮ及び前記外部クロックＣＬＫを受けるパルス制御回路であって、リフレッシュイネーブル信号ＲＥＦＥＮの受信中に外部クロックＣＬＫを受けると、この外部クロックＣＬＫの立下りに同期したパルスをデクリメント信号ＤＥＣとして出力する。２０９は前記パルス制御回路２１１のインクリメント信号ＩＮＣでインクリメントされ、前記パルス制御回路２１０のデクリメント信号ＤＥＣでディクリメントされるアップダウンカウンタ、２０８は前記カウンタ２０９のカウンタ値に応じて内部リフレッシュ信号ＩＮＴＲＥＦを発生する制御回路である。その他の構成は前記第７の実施の形態の図１５と同様であるので、その説明を省略する。

以上のように構成された半導体記憶装置について、以下、ノーマル動作及びリフレッシュ動作について図２４を参照しながら説明する。

先ず、外部クロックＣＬＫのサイクル１では、リフレッシュタイマ２１２でリフレッシュクロックICLK for Refreshが発生し始め、一定のリフレッシュサイクルを保持する。パルス制御回路２１１は、このリフレッシュクロックICLK for Refreshと外部クロックＣＬＫとを受けて、外部クロックＣＬＫの立ち上りに同期したパルスＩＮＣをカウンタ２０９に伝達する。カウンタ２０９は、前記パルスＩＮＣを受けてカウントアップされて値”１”となり、制御回路２０８が内部リフレッシュ信号ＩＮＴＲＥＦを発生する。しかし、このサイクルでは、外部コマンドＣｏｍｍａｎｄが入力されているために、リフレッシュイネーブル信号ＲＥＦＥＮは活性化されず、リフレッシュ動作は行われない。

次に、サイクル２では、カウンタ２０９のカウンタ値が変化しないために、内部リフレッシュ信号ＩＮＴＲＥＦは活性化状態を保持している。しかし、外部コマンドＣｏｍｍａｎｄが入力されているために、リフレッシュイネーブル信号ＲＥＦＥＮは活性化されず、リフレッシュ動作は行われない。

続いて、サイクル３では、外部コマンドＣｏｍｍａｎｄが入力されないので、外部コマンドの反転信号／ＲＥ＊／ＷＴが活性化されて、ＡＮＤ回路２０３からリフレッシュイネーブル信号ＲＥＦＥＮが発生する。これにより、リフレッシュ動作が行われる。これとは別に、リフレッシュイネーブル信号ＲＥＦＥＮはパルス制御回路２１０に入力され、外部クロックＣＬＫの立下りに同期したパルスＤＥＣがパルス制御回路２１０から発生して、カウンタ２０９はディクリメントされて値”０”となり、内部リフレッシュ信号ＩＮＴＲＥＦはリセットされる。

次に、サイクル４では、外部コマンドＣｏｍｍａｎｄが入力され、内部リフレッシュ信号ＩＮＴＲＥＦが非活性状態であるので、リフレッシュ動作は行われない。次のサイクル５、６及び７は、前記サイクル１、２及び３と同様である。

次に、サイクル９において、カウンタ２０９をインクリメントする信号ＩＮＣがパルス制御回路２１１から発生すると、内部リフレッシュ信号ＩＮＴＲＥＦが発生する。同時に、外部コマンドＣｏｍｍａｎｄも入力されていないので、リフレッシュイネーブル信号ＲＥＦＥＮが発生し、リフレッシュ動作が行われる。これを受けて、カウンタ２０９のディクリメント信号ＤＥＣが発生して、内部リフレッシュ信号ＩＮＴＲＥＦを直ちに非活性状態にする。次にサイクル１０及び１１では、カウンタ２０９のインクリメント信号ＩＮＣが発生しないため、内部リフレッシュ信号ＩＮＴＲＥＦも発生せず、リフレッシュ動作は行われない。

尚、カウンタ２０９の構成は種々変更可能である。例えば、アップダウンカウンタの代わりに２つのアップカウンタを持ち、各々のカウンタ値が違う場合は内部リフレッシュ信号ＩＮＴＲＥＦを発生し、同じ場合は内部リフレッシュ信号ＩＮＴＲＥＦをリセットして、両カウンタをリセットする制御を備える構成としても良い。このような構成においても既述と同様の動作を行うことができる。

以上のように、内部で独自にリフレッシュを監視する手段、具体的には、リフレッシュタイマ２１２のリフレッシュクロックICLK for Refresh内で１回リフレッシュされると、そのリフレッシュクロックサイクルでは次のリフレッシュはされないようにしたので、リフレッシュ動作を必要最小限の回数に抑えることができる。また、リフレッシュクロックサイクル内で１度のリフレッシュしか行わないので、リフレッシュ動作が連続して行われることが少なく、ピーク電流を分散することができる。更に、リフレッシュクロックICLK for Refreshが規定されているので、リフレッシュ仕様を満たさない不具合は生じない。

尚、リフレッシュアドレス比較制御回路１２１に対して前記第２、第３、第４、第５及び第６の各実施の形態を組み合わせれば、更に効果を期待することができる。

本発明の第１の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 同半導体記憶装置のメモリセルアレイの内部構成を例示する図である。 同半導体記憶装置に備えるコマンド制御回路の内部構成を示す図である。 本発明の第２の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 本発明の第１の実施の形態の半導体記憶装置の動作タイミングチャートを示す図である。 本発明の第２の実施の形態の半導体記憶装置の動作タイミングチャートを示す図である。 本発明の第３の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 同半導体記憶装置の動作タイミングチャートを示す図である。 本発明の第４の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 同半導体記憶装置の動作タイミングチャートを示す図である。 本発明の第５の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 同半導体記憶装置の動作タイミングチャートを示す図である。 本発明の第６の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 本発明の第７の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 同半導体記憶装置に備えるコマンド制御回路及びリフレッシュ制御回路の内部構成を示す図である。 同半導体記憶装置の動作タイミングチャートを示す図である。 本発明の第８の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 本発明の第９の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 本発明の第１０の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 本発明の第８の実施の形態における半導体記憶装置の動作を説明するためのタイミングチャートである。 本発明の第９の実施の形態における半導体記憶装置の動作を説明するためのタイミングチャートである。 本発明の第１０の実施の形態における半導体記憶装置の動作を説明するためのタイミングチャートである。 本発明の第１１の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 同半導体記憶装置の動作タイミングチャートを示す図である。 従来の半導体記憶装置の主要構成を示すブロック図である。

符号の説明

１ リフレッシュ制御回路（自動リフレッシュ手段）
２ コマンド制御回路（コマンド検出手段）
２Ａ コマンド制御回路（制限手段）
８ メモリセルアレイ
９ リフレッシュカウンタ
１１、２１ メモリセルトランジスタ
１２、２２ ワード線
１３、２３ ビット線
３１ メモリセル
１０１ 周波数検知回路
１０２ 切り換え制御回路
１０３ リフレッシュイネーブルコントロール回路
１０４、１１５、１２０ リフレッシュカウンタ
１０５、１０６、１１１ アドレスラッチ回路
１０７、１０８、
１１２、１１７ 比較器
１０９、１１０、１１３、
２０１、２０２、２０３ ＡＮＤ回路
１１６、１１９、
２０５、２０８ 制御回路
１２０ リフレッシュカウンタ
１２１ リフレッシュアドレス比較制御回路
２０４ ラッチ回路
２０６、２１２ リフレッシュタイマ
２０７、２１０、２１１ パルス制御回路
２０９ カウンタ
ＣＬＫ 外部クロック
ICLK for Refresh リフレッシュ用クロック
３０１ リフレッシュタイマ回路ブロック
３０２ ラッチ回路（セット手段）
３０６ 判定回路（リセット手段）
３０８ リフレッシュタイマ制御回路（周期変更手段）
ＩＮＴＲＥＦ 内部リフレッシュ信号

Claims (5)

1. 複数のメモリセルを持つメモリセルアレイと、
   外部から前記メモリセルに対するアクセスを要求するコマンドの入力の有無を検出するコマンド検出手段と、
   前記コマンド検出手段により前記コマンドの入力無しが検出されたとき、前記メモリセルのリフレッシュ動作を自動で行う自動リフレッシュ手段とを備え、
   前記メモリセルに対するアクセス動作および前記自動リフレッシュ動作は外部クロックに同期して行われ、
   前記自動リフレッシュ手段は、
   リフレッシュカウンタと、
   リフレッシュサイクルを計測するリフレッシュタイマと、
   前記リフレッシュタイマで発生するタイマ期間の始まり毎に活性化され、前記リフレッシュカウンタが一周したことを示す制御信号によって非活性となる信号と、前記コマンド検出手段で自動リフレッシュを行うための制御信号との論理積を生成する制御回路を有し、
   前記制御回路の出力信号は前記リフレッシュカウンタの制御信号となる
   ことを特徴とする半導体記憶装置。
2. １系統の入出力ポートを備え、前記メモリセルアレイは、１個のメモリセル毎に２個のトランジスタを有して信号伝達経路を２系統備え、
   前記各系統は、各々、アドレスラッチ回路を有し、
   前記自動リフレッシュ手段は更に、
   リフレッシュ動作時に一方のアドレスラッチ回路にラッチされたリフレッシュアドレスと、前記リフレッシュ動作の直前に他方のアドレスラッチ回路にラッチされた外部アドレスとを比較する比較器を備えて、
   前記両アドレスが一致する場合には、前記リフレッシュアドレスのメモリセルに対するリフレッシュ動作は行わない
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記自動リフレッシュ手段は更に、
   メモリセルに対してアクセスするノーマル動作時に外部から入力される外部アドレスをラッチするアドレスラッチ回路と、
   リフレッシュ動作時に、リフレッシュアドレスを、このリフレッシュ動作の直前に前記アドレスラッチ回路にラッチされた外部アドレスと比較する比較器とを有し、
   前記両アドレスが一致する場合には、前記リフレッシュアドレスのメモリセルに対するリフレッシュ動作は行わない
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記アドレスラッチ回路及び比較器は複数備えられ、
   リフレッシュ動作時に、前記リフレッシュアドレスを前記各アドレスラッチ回
   路にラッチされた外部アドレスと比較する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記自動リフレッシュ手段は、
   前記リフレッシュアドレスと前記アドレスラッチ回路にラッチされた外部アドレスとが一致する場合には、リフレッシュアドレスを更新する
   ことを特徴とする請求項２又は請求項３記載の半導体記憶装置。

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