JP2008546005A - 製造を理解した設計および設計を理解した製造 - Google Patents
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Abstract
【選択図】図12
Description
本出願は、「集積回路製造の歩留りを向上するための方法およびシステム」という名称の、2005年5月20日出願の米国特許仮出願第60/683,440号に対する利益を主張する。本出願は、また、「製造を理解した設計および設計を理解した製造」という名称の、2005年8月28日出願の米国特許出願第11/214,472号に対する利益をも主張する。両方の出願が、参照によってここに組み込まれる。
本発明は、製造を理解した設計および設計を理解した製造に関する。
本発明の新規な特徴が、添付の特許請求の範囲に記載される。しかし、説明の目的のために、本発明のいくつかの実施態様が以下の図に示される。
一実施態様において、集積回路の設計は製造機器に対する特定の機械設定および構成を活用するように最適化されることができる。したがって、特定の種類の製造機器が前もって公知の場合、その機器に対する使用可能設定が認識されることができ、そして、ICチップの設計が、それらの使用可能設定のために利用するように構成されることができる。
305 光源 315 マスク 325 ウェーハ
405 アパーチャマスク 1200 製造を理解した設計プロセスを含むプロセス
1300 ICを設計するためのプロセス 1400 コンピュータシステム
1405 バス
Claims (23)
- 集積回路(「IC」)レイアウトを設計するための製造を理解したプロセスであって、前記プロセスが、
a.前記ICレイアウトに基づいてICを製造するために使用される一組の機械に対して一組の製造設定を指定する製造構成を受けるステップと、
b.前記指定された製造構成に基づいて一組のデザインルールを規定するステップと、
c.前記一組のデザインルールを使用して前記ICレイアウトを設計するステップと、を含むプロセス。 - 前記一組の製造設定が、前記ICレイアウトの第1レイヤに対する指定されたダイポールレンズを備えることを特徴とする請求項1記載のプロセス。
- 前記一組のデザインルールを規定するステップが、前記第1レイヤの第1の方向に狭いルートおよび前記第1レイヤの第2の方向に広いルートを規定するステップを含むことを特徴とする請求項2記載のプロセス。
- 前記ダイポールレンズが、垂直に位置合わせされる2つのポールを備え、前記第1の方向が、水平方向であることを特徴とする請求項3記載のプロセス。
- 前記ダイポールレンズが、水平に位置合わせされる2つのポールを備え、前記第1の方向が、垂直方向であることを特徴とする請求項3記載のプロセス。
- 前記ダイポールレンズが、45°斜めに位置合わせされる2つのポールを備え、前記第1の方向が、135°斜めの方向であることを特徴とする請求項3記載のプロセス。
- 前記一組の製造設定が、前記ICレイアウトの第1のレイヤに対して指定された第1のダイポールレンズおよび第2のダイポールレンズを備えることを特徴とする請求項1記載のプロセス。
- 前記一組の製造設定が、照明器に対するアパーチャ設定を備えることを特徴とする請求項1記載のプロセス。
- 製造設定の組が、指定された公称露光を備えることを特徴とする請求項1記載のプロセス。
- 前記一組の製造設定が、照明器に対する指定された光波長を備えることを特徴とする請求項1記載のプロセス。
- 指定されたより短い光波長に基づく前記一組のデザインルールが、指定されたより長い光波長に基づく前記一組のデザインルールより、前記ICレイアウトの要素に対して、より小さい寸法属性を指定することを特徴とする請求項10記載のプロセス。
- 前記要素が、コンタクトであることを特徴とする請求項11記載のプロセス。
- 前記要素が、ルートであることを特徴とする請求項11記載のプロセス。
- 前記要素が、モジュールであることを特徴とする請求項11記載のプロセス。
- 指定されたより短い光波長に基づく前記一組のデザインルールが、指定されたより長い光波長に基づく前記一組のデザインルールより、より密度の高いICレイアウトを指定することを特徴とする請求項10記載のプロセス。
- 集積回路(「IC」)を製造するための、設計を理解したプロセスであって、前記プロセスが、
a.関連した一組の設計プロパティを備えたIC設計を受けるステップと、
b.前記ICを製造するために使用される一組の機械に対して一組の製造設定を指定する製造構成を指定するステップであって、前記指定された一組の製造設定が、前記一組の設計プロパティに基づく、ステップと、
c.前記製造設定に基づいて前記ICを製造するステップと、を含むプロセス。 - 前記一組の設計プロパティが、前記ICレイアウトの特定のレイヤの一組の要素に対する特定の寸法属性を指定するための一組のデザインルールを含むことを特徴とする請求項16記載のプロセス。
- 前記一組の製造設定が、特定のアパーチャを指定することを特徴とする請求項17記載のプロセス。
- 前記一組の製造設定が、公称露光を指定することを特徴とする請求項18記載のプロセス。
- 前記一組の製造設定が、特定のステッパレンズを指定することを特徴とする請求項18記載のプロセス。
- 前記一組の設計プロパティが、前記設計の一組の特性を含むことを特徴とする請求項17記載のプロセス。
- 前記一組の設計特性が、前記ICレイアウトの特定のレイヤの一組の要素に対する特定の寸法属性を含むことを特徴とする請求項21記載のプロセス。
- 前記一組の設計特性が、特定のレイヤ上の特定の方向の特定の量の配線を含むことを特徴とする請求項21記載のプロセス。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US68344005P | 2005-05-20 | 2005-05-20 | |
US11/214,472 US7395516B2 (en) | 2005-05-20 | 2005-08-28 | Manufacturing aware design and design aware manufacturing |
PCT/US2006/019624 WO2006127538A2 (en) | 2005-05-20 | 2006-05-20 | Manufacturing aware design and design aware manufacturing |
US11/419,495 US7712064B2 (en) | 2005-05-20 | 2006-05-20 | Manufacturing aware design of integrated circuit layouts |
Publications (2)
Publication Number | Publication Date |
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JP2008546005A true JP2008546005A (ja) | 2008-12-18 |
JP2008546005A5 JP2008546005A5 (ja) | 2009-11-19 |
Family
ID=37452664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008512575A Pending JP2008546005A (ja) | 2005-05-20 | 2006-05-20 | 製造を理解した設計および設計を理解した製造 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7712064B2 (ja) |
EP (1) | EP1889195A4 (ja) |
JP (1) | JP2008546005A (ja) |
CN (1) | CN101228527B (ja) |
WO (1) | WO2006127538A2 (ja) |
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- 2006-05-20 US US11/419,495 patent/US7712064B2/en not_active Expired - Fee Related
- 2006-05-20 WO PCT/US2006/019624 patent/WO2006127538A2/en active Application Filing
- 2006-05-20 EP EP06760235A patent/EP1889195A4/en not_active Withdrawn
- 2006-05-20 JP JP2008512575A patent/JP2008546005A/ja active Pending
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US20100180247A1 (en) | 2010-07-15 |
EP1889195A4 (en) | 2012-09-12 |
EP1889195A2 (en) | 2008-02-20 |
CN101228527B (zh) | 2011-03-23 |
US8713484B2 (en) | 2014-04-29 |
US20060265679A1 (en) | 2006-11-23 |
WO2006127538A3 (en) | 2007-04-05 |
US7712064B2 (en) | 2010-05-04 |
WO2006127538A2 (en) | 2006-11-30 |
CN101228527A (zh) | 2008-07-23 |
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