JP2008533822A - ８．５ｇｃｄｒバイパスを有するｘｆｐ送受信器 - Google Patents

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Abstract

本開示は、ＣＤＲバイパス機能を含む送受信器に関する。１例では、１０Ｇ ＸＦＰ送受信器モジュールは、ジッタを低減するための集積化されたＣＤＲ機能を含む。１０Ｇ ＸＦＰ送受信器モジュールはまた、たとえば、ファイバ・チャネル８．５Ｇｂ／ｓのような、約１０Ｇｂ／ｓより低いレートで、ＣＤＲがバイパスすることができるように、ＣＤＲバイパス機能を実施する。

Description

本発明は、一般に、送受信器モジュールに関する。より具体的には、本発明の例示的な実施形態は、８．５Ｇｂ／ｓＣＤＲバイパス機能を含む１０Ｇｂ／ｓＸＦＰ送受信器に関する。
ネットワーキング技術の急増および意義はよく知られている。ネットワーク帯域についての益々増加する需要は、ネットワークをわたって伝わるデータ量を増加させる技術の開発をもたらした。変調技法、コーディング・アルゴリズム、およびエラー補正の進歩は、このデータ・レートを劇的に増加させた。たとえば、数年前、ネットワークをわたってデータが伝わることができる最高レートは、約１ギガビット／秒（Ｇｂ／ｓ）であった、このレートは、今日、１０倍に増加し、データは、１０Ｇｂ／ｓを超えるまで、ＥｔｈｅｒｎｅｔおよびＳＯＮＥＴ（同期型光ネットワーク）ネットワークをわたって伝わる。たとえば、ＸＦＰ（１０Ｇｂ／ｓシリアル電気インタフェース）プラガブル・モジュール・マルチソース規約（Ｐｌｕｇｇａｂｌｅ Ｍｏｄｕｌｅ Ｍｕｌｔｉ−Ｓｏｕｒｃｅ Ａｇｒｅｅｍｅｎｔ）は、約１０Ｇｂ／ｓで動作する送受信器を対象とする。
図１は、従来技術のネットワーキング・デバイスで一般に使用される送受信器モジュール１００の欠点の一部を示す。送受信器モジュール１００は、インタフェース１３０、１３５を介してネットワークに結合され、また、メディア・アクセス・コントローラ（「ＭＡＣ」）カードまたはＳＯＮＥＴフレーマなどのホスト・デバイス１０５に結合される。送受信器モジュール１００は、ネットワーク・インタフェース１３０および第１シリアル化器／逆シリアル化器（「ＳＥＲＤＥＳ」）１１０に結合する受信器１１５を有する。第１ＳＥＲＤＥＳ１１０は、パラレル・バス１４０を介してホスト１０５に結合される。このパラレル・バス１４０の例は、送受信器モジュール１００とホスト１０５との間で総計１０Ｇｂ／ｓデータ・ストリームを転送する、４つの３．１２５Ｇｂ／ｓチャネルを有する（ＸＡＵＩ）１０ギガビット・アタッチメント・ユニットである。送受信器モジュール１００はまた、ネットワーク・インタフェース１３５および第２ＳＥＲＤＥＳ１２０に結合する送信器１２５を有する。第２ＳＥＲＤＥＳ１２０は、上記したＸＡＵＩなどの第２パラレル・バス１４５を介してホスト１０５に結合される。
動作時、送受信器モジュール１００によって受信されたシリアル光データ・ストリームは、受信器１１５によって、電気シリアル・データ・ストリームに変換される。この電気シリアル・データ・ストリームは、ＳＥＲＤＥＳ１１０によって、４チャネルに逆シリアル化され、処理のために、パラレル・バス１４０を介してホスト１０５に送信される。この逆シリアル化は、電気データ・ストリームのさらなる帯域劣化を防止し、データ・ストリームが、データ経路に沿って伝わり続けるために、あるジッタ・バジットより低いままにとどまるために行われる。データ・レートの高い（たとえば、１０Ｇｂ／ｓ）電気信号は、データ経路内の欠陥によって、また、データ経路に沿うバスおよび接続部のインダクタンスによってより容易に歪む。伝送線内の不連続性によって引き起こされる反射、および、経路内のノード（たとえば、ワイヤ・ボンド、はんだバンプなど）によって引き起こされる振幅劣化は、信号内のエラーを著しく増加させ、許容可能な閾値またはバジットを超えてジッタを増加させる場合がある。さらに、インダクタンスは、高周波数において比例して厳しくなる。そのため、これらの線のそれぞれに関するレートを減少させ、データ経路に沿う劣化を最小にするために、データ・ストリームが、パラレル伝送線上で逆シリアル化される。
同様な逆シリアル化は、上記したのと同じ理由で、送受信器モジュール１００の送信側において行われる。特に、逆シリアル化された電気データ・ストリームは、パラレル・バス１４５を介してホスト１０５から第２ＳＥＲＤＥＳ１２０に転送される。第２ＳＥＲＤＥＳ１２０は、この電気信号をシリアル化する。送受信器１２５は、シリアル電気信号を光信号に変換し、光信号をネットワーク上に送信する。
モジュール１００の１つの欠点は、ＳＥＲＤＥＳ１１０、１２０およびパラレル・バス１４０、１４５へのインタフェースが、送受信器モジュール１００上で比較的大きな空間量を要求することである。さらに、ＳＥＲＤＥＳは、電力を消費し、比較的大きな熱量を放出する。モジュール１００の別の欠点は、従来の送受信器モジュールが、データ経路のステータスを監視し、送受信器の適切な動作を確認するための、好都合で費用効果的な手段を含んでいないことである。
１０Ｇｂ／ｓより低いデータ・レートで動作する光ファイバ・モジュールは、一般に、モジュール１００の入出力においてジッタ・バジットを再設定する任意の手段を有さないシリアル電気インタフェースを採用する。これらのモジュールについての最も一般的なデータ・レートは、ファイバ・チャネルの場合１．０６２５Ｇｂ／ｓ、ギガビット・イーサネットの場合１．２５Ｇｂ／ｓ、デュアル・レート・ファイバ・チャネルの場合２．１２５Ｇｂ／ｓ、ＯＣ−４８の場合２．４８Ｇｂ／ｓ、ＯＣ−４８のフォワード・エラー補正（「ＦＥＣ」）の場合２．７Ｇｂ／ｓ、および、他のアプリケーションの場合１Ｇｂ／ｓより低い数々のレートである。シリアル・モジュールはまた、１Ｇｂ／ｓより低い値から約３．１２５Ｇｂ／ｓまでのデータ・レートの独占的なリンクについて使用される。これらの比較的低いデータ・レートでは、こうしたデータ・レートでの信号劣化が十分に小さいため、モジュールの電気的入出力（「Ｉ／Ｏ」）におけるデータの再成形および再タイミング合わせを実施する必要性が存在しない。しかし、１０Ｇｂ／ｓに近づくか、または、１０Ｇｂ／ｓを超えるデータ・レートでは、シリアル・モジュールに対する従来の手法を使用して、信号劣化を最小にすることが難しいほどに十分に、ビット期間が短くなる。さらに、１０Ｇｂ／ｓより低いデータ・レートのシリアル・モジュールは、デジタルまたはアナログ監視機能を有することができるが、集積化されたＳＥＲＤＥＳを組み込むモジュール内で可能であるエラー監視または診断機構のタイプは、長らく実施されなかった。
さらに、ＸＦＰ標準は、送受信器モジュールが、とりわけシリアル・インタフェースを通してホストに出力しながら、約１０Ｇｂ／ｓのデータ・レートを扱うことを要求する。特に、ＸＦＩ（１０Ｇｂ／ｓシリアル電気インタフェース）は、ＸＦＰ送受信器からのシリアル入力用に設計される。これは、ＸＦＰ送受信器が、説明した機能を実施することを仮定して、ホスト設計者および製造業者が、ホスト・システムを供給することを可能にする。
したがって、ジッタ・バジット内でネットワークからの１０Ｇｂ／ｓデータ入力を扱うことが可能な送受信器モジュールを提供することが望ましい。シリアル接続を使用して、ホストにインタフェースする送受信器モジュールを提供することが、さらに望ましく、それにより、モジュールからのＳＥＲＤＥＳコンポーネントの除去が可能になる。さらに、付加的な機能、たとえば、モジュール上のデータ経路および／またはコンポーネント内で、エラーを識別し、ビット・エラー検査（「ＢＥＲＴ」）を実施することになる、送受信器モジュール内に集積化されるエラー監視機能を提供することが望ましい。
本発明は、ジッタを低減するための、アイ・ダイアグラム・オープニング機能を有する送受信器モジュールを提供することによって、従来技術の制限を克服する。
一実施態様では、光送受信器モジュールは、電気的出力ポートおよび電気的入力ポートを有するシリアル電気インタフェースを有する。モジュールはまた、受信経路および送信経路を有する。受信経路は、光入力ポート、受信器アイ・オープナ、およびシリアル電気インタフェースの電気出力ポートを含む。光信号は、光入力ポートにおいてモジュールによって受信される。受信器アイ・オープナは、受信された光信号に基づいてシリアル電気データ・ストリームを再タイミング合わせし、再成形する。再タイミング合わせされ、再成形されたシリアル電気データ・ストリームは、電気出力ポートを介してモジュールから送信される。送信経路は、シリアル電気インタフェースの電気入力ポート、送信器アイ・オープナ、および光出力ポートを含む。第２シリアル電気データ・ストリームは、電気入力ポートにおいてモジュールによって受信される。送信器アイ・オープナは、受信されたシリアル電気データ・ストリームを再タイミング合わせし、再成形する。再タイミング合わせされ、再成形されたシリアル電気データ・ストリームに基づく光信号は、光出力ポートを介してモジュールから送信される。
一実施態様では、受信器アイ・オープナおよび送信器アイ・オープナは、単一集積回路において実施される。集積回路はまた、以下のものを、全く含まない、一部を含む、または全て含んでもよい。以下のものとは、受信されたデジタル信号をアナログ制御信号に変換するための、たとえば、デジタル・アナログ変換器、一定の条件下でアイ・オープナ（複数可）をバイパスするための、たとえば、バイパス・モジュール、診断検査を実施するための、たとえば、ルックバック・データ経路、ビット・エラー・レート（ＢＥＲＴ）検査器、シリアル・データ・ストリームを調節するための、たとえば、適応型イコライザ（複数可）、電力増幅器、受信器用の他のコンポーネント、ドライバ（たとえば、レーザ・ドライバ）、送信器用の他のコンポーネント、回路を制御するための、制御モジュールおよび／またはシリアル制御インタフェースである。集積回路はまた、エネルギーを保存するために、種々のパワー・ダウン・モードまたは低減式パワー・モードを含んでもよい。別の態様では、データ経路（複数可）は、それぞれが、異なるデータ・レートに適した、２つ以上のアイ・オープナを含んでもよい。アイ・オープナ間の切換えは、異なるデータ・レートについての対処を可能にする。
本発明の他の態様は、上記したデバイスに相当するアプリケーション、システム、および方法を含む。
本発明の実施形態の上記態様および他の態様をさらに明確にするために、添付図面において示される、本発明の特定の実施形態を参照して、本発明のより詳細な説明が行われるであろう。これらの図面は、本発明の代表的な実施形態だけを示し、したがって、本発明の範囲を限定するものとして考えられるべきではない。さらに、図面は、一定比例尺に従って描かれない。本発明は、添付図面の使用による、さらなる限定性と詳細によって述べられ説明されるであろう。
送受信器モジュールとホストとの間でシリアル接続を提供する装置および方法が記載される。特に、クロックとデータ・リカバリとエラー監視機能が、これらのシリアル接続を可能にする送受信器モジュール上に集積化される。本発明の実施形態および以下の説明は、トランスポンダ・モジュール内に組み込まれてもよいことを当業者は認識するであろう。以下の記述では、説明のために、また、本発明の理解を可能にするために、特定の詳細が述べられる。しかし、本発明は、こうした詳細を用いないで実施されてもよいことが、当業者に明らかになるであろう。他の例では、本発明を曖昧にすることを避けるために、構造およびデバイスが、ブロック図の形態で示される。
本明細書における「一実施形態」または「ある実施形態」に対する言及は、実施形態に関連して述べられる、特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書の種々の場所における「一実施形態では」と言う句の出現は、必ずしも全てが、同じ実施形態を指すわけではない。
図２は、本発明のある実施形態による、デュアル・アイ・オープナからなり、かつ、ホストに対するシリアル接続を有する送受信モジュール（たとえば、ＸＦＰ１０Ｇｂ／ｓモジュール）を含むシステムの図である。受信経路は、ネットワークおよびアイ・オープナ２０５に結合する受信器２１５を含む。アイ・オープナ２０５は、高周波ジッタを除去する、たとえば、光送受信器について、シリアル・データ・ストリームのアイ・ダイアグラムを「オープンする」ように設計される。受信器２１５は、光信号受信し、光信号を電気信号に変換する受信器光サブアセンブリ（「ＲＯＳＡ」）２３５を含む。受信器２１５はまた、電気信号を適切な電力レベルに増幅する後置増幅器２３０を含む。アイ・オープナ２０５ｂおよびＲＯＳＡは、複数の方法を使用して、製造され、パッケージングされてもよいことを当業者は認識するであろう。たとえば、アイ・オープナおよびＲＯＳＡは、単一ＡＳＩＣ内に集積化されるか、または、別々に製造されてもよい。
受信器アイ・オープナ２０５ｂは、電気信号からクロックを抽出し、その回復されたクロックを使用して、信号内の劣化した信号を再生する。特に、受信器アイ・オープナ２０５ｂは、ジッタを除去する再タイミング合わせの実行および再成形を提供する（すなわち、リンク内でジッタ・バジットを再設定する）。アイ・オープナ２０５の再タイミング合わせおよび再成形は、クロックおよびデータ・リカバリ（「ＣＤＲ」）ならびにリタイマ（「ＲＴ」）、信号調節器、または、アイ・ダイアグラムをオープンすることが可能な任意のデバイスによって実施される。このために、受動型等化回路と適応型等化回路の両方が使用される。アイ・オープナ２０５は、好適には、特定の経路上のデータ・ストリームのデータ・レートに応答する。一実施形態によれば、受信器アイ・オープナ２０５ｂは、電気信号が、確実に正確にクロック駆動されるようにするために、電気信号の位相を基準クロックに整列させる位相ロック・ループ、および、信号からノイズをフィルタリングし、信号においてパルス・エッジをより正確に成形する信号成形器を含む。アイ・オープナ２０５ａ、２０５ｂは、２、３であるが可能性を挙げると、ＡＳＩＣとして、ＦＰＧＡなどの構成可能な回路として、または、部分的にソフトウェアで実施される。本発明に従って動作するアイ・オープニング機能を提供する多くの方法が存在することを、当業者は認識するであろう。電気信号が、適切に同期化され、かつ、受信器アイ・オープナ２０５ｂによって成形された後、電気信号は、ＸＦＩに適合する１０Ｇｂ／ｓ伝送線などのシリアル経路２６０を介してホスト１０５に送信される。
他の有利な機能もまた、アイ・オープナ２０５ａ、２０５ｂと共に本明細書で実施される。一部の実施形態では、「パススルー」としても知られるバイパス機能は、アイ・オープナ２０５ａ、２０５ｂ内に組み込まれ、アイ・オープナの再タイミング合わせおよび再成形機能を、データがバイパスすることを可能にする。これらのバイパス機能は、たとえば、ロック消失（「ＬＯＬ」）信号を使用することによって自動的に選択されるか、あるいは、制御線またはデジタル制御を用いて選択可能である。アイ・オープナ２０５ａ、２０５ｂはまた、制御ピンを介して、あるいは、デジタル・バスまたは２ワイヤ・インタフェースを通した制御によってイネーブルにされる低パワー・モード（パワー・ダウン・モード）を有する。アイ・オープナ２０５ａ、２０５ｂはまた、ＢＥＲＴ機能を有し、それにより、データ・ストリーム内にエラーがあるかをチェックするために、アイ・オープナ内のＢＥＲＴエンジンは、データを生成する、かつ／または、エラー検出器は、到来データを所定パターンと照合する。さらに、アイ・オープナ２０５ａ、２０５ｂは、アイ・オープナ間に一部の信号Ｉ／Ｏを付加することによって、データがループバックすることを可能にするループバック機能を有する。たとえば、アイ・オープナ２０５ｂからのデータは、アイ・オープナ２０５ａに経路制御され、このデータが、データ経路２５０からのデータの代わりに、送信器２２５に送信される。一部の組合せでは、これらの特徴は、送受信器が、自己検査またはデータ・リンクの診断またはホスト・システムの診断を実施することを可能にする。これらの機能は、以下でより詳細に説明される。
送信経路は、ネットワークおよび送信器アイ・オープナ２０５ａに結合される送信器２２５を含む。送信器アイ・オープナ２０５ａは、シリアル経路２５０（たとえば、１０Ｇ／ｓ伝送線）を介してホスト１０５から伝わる電気信号から劣化したクロックおよびデータ値を回復する。上記したように、電気信号は、この経路２５０に沿って劣化することになり、アイ・オープナ２０５ａは、この劣化を補償し、電気信号を送信器２２５に送出する。送信器２２５は、電気信号を光信号に変換し、光信号をネットワーク上に送信する送信器光サブアセンブリ（「ＴＯＳＡ」）２４５を含む。送信器２２５はまた、好適には、ＴＯＳＡ２４５内でのレーザ、および、電気信号内のデータの光信号上への変調を制御するレーザ・ドライバ２４０を含む。ＴＯＳＡ２４５内のレーザは、レーザ・ドライバ内に含まれるか、または、その外側にあってもよい、専用バイアスおよび制御回路を使用して、適切な動作電流にバイアスされる。送信器２２５は、選択されるパッケージングおよび設計の詳細に応じてアイ・オープナ２０５ａを含む。
この送受信器モジュール２００は、送受信器モジュール２００とホスト１０５との間のシリアル接続２５０、２６０を可能にする。特に、受信器および送信器アイ・オープナ２０５ｂ、２０５ａは、約１０Ｇｂ／ｓ以上のデータ・レートなどの、高いデータ・レートで、これらのシリアル接続２５０、２６０上で起こる信号劣化を補償する。
図３は、ホストへのシリアル接続を有する受信器データ経路に対してアイ・オープニング機能を提供する集積回路（「ＩＣ」）の例である。アイ・オープナＩＣ２０５ｂは、ＣＤＲ９２５ｂおよびＲＴ９３５ｂを含む。ＣＤＲ９２５ｂの入力は、バッファ９４５ｄの出力からデータ経路を、バッファ９４５ｈの出力から基準クロック信号を受信する。バッファ９４５ｄは、受信器２１５を通してネットワークからデータ経路を受信する。バッファ９４５ｈは、ホストから基準クロック信号を受信する。ＣＤＲ９２５ｄは、データ経路からデータおよびクロック信号を回復するときの開始点として基準クロックを使用する。クロック乗算器ユニットは、レート選択ピンで指示されるように、基準クロックのレートを調整するのに使用される。ＲＴ９３５ｂは、データ経路の再タイミング合わせをし、再成形するように構成される。ＲＴ９３５ｂの第１入力は、ＣＤＲ９２５ｂの第１出力からデータを受信し、ＲＴ９３５ｂの第２入力は、ＣＤＲ９２５ｂの第２出力から回復されたクロック信号を受信する。
アイ・オープナＩＣ２０５ｂは、ｎｏｔ ｒｅａｄｙ信号をホストに提供する。ｎｏｔ ｒｅａｄｙ信号をアクティブ化する１つの条件は、信号消失（「ＬＯＳ」）信号の結果である。制御ロジック９９９ｂの第１入力は、バッファ９４５ｂが、到来するデータを検出しないときに、バッファ９４５ｂの出力からＬＯＳ信号を受信する。ｎｏｔ ｒｅａｄｙ信号をアクティブ化する別の条件は、ＬＯＬ信号の結果である。制御ロジック９９９ｂの第２入力は、データ・レートが、ＣＤＲ９２５ｂの範囲外にあるときなど、ＣＤＲ９２５ｂが信号にロックすることができないときに、ＣＤＲ９２５ｂの出力からＬＯＬ信号を受信する。制御ロジックは、たとえば、ＯＲゲート・ロジックとして実施される。
ＭＵＸ９５５ｂは、データ経路にバイパス機能を提供する。バッファ９４５ｂの出力は、ＭＵＸ９５５ｂの第１入力に結合される。ＭＵＸ９５５ｂの第２入力は、ＲＴ９３５ｂの、再タイミング合わせされ、再成形されたデータ出力である。制御ロジック９９９ｂは、第１入力か第２入力のいずれかを選択するために、ＭＵＸ９５５ｂの選択器入力に制御信号を送出する。（たとえば、ホストからの）制御ロジック９９９ｂは、ＬＯＬ信号、ＬＯＳ信号、またはバイパス信号に応答して、バッファ９４５ｂからのバッファリングされたデータを選択する。この実施形態では、制御ロジック９９９ｂは、デフォルト条件として出力ＲＴ９３５ｂを選択する。
バッファ９４５ａの入力に結合される極性制御は、好適には、差動伝送からなる出力信号の極性を変える。同様に、バッファ９４５ｄは、好適には、カップルド・モード・ロジック・バッファであり、バッファ９４５ｈは、好適には、ポジティブ・エミッタ・カップルド・ロジック・バッファである。
図４は、ホストへのシリアル接続を有する送信器データ経路に対してアイ・オープニング機能を提供するＩＣの例である。アイ・オープナＩＣ２０５ａは、データの流れが、送信器２２５を通してネットワークから受信され、ホストへ送出されることを除いて、図３に関して述べたようにそれぞれ動作するＣＤＲ９２５ａおよびＲＴ９３５ａを含む。ＣＤＲ９２５ａの入力は、バッファ９４５ａの出力からデータ経路を、バッファ９４５ｃの出力から基準クロック信号を受信する。バッファ９４５ｄは、受信器２１５を通してネットワークからデータ経路を受信する。ＩＣアイ・オープナＩＣ２０５ａの他のコンポーネントが、アイ・オープナＩＣ２０５ａ内に含まれてもよいことが理解されるであろう。
アイ・オープナＩＣ２０５ａは、ｎｏｔ ｒｅａｄｙ信号を実施する制御ロジック９９９ａを含む。ＭＵＸ９５５ａは、バイパス機能を実施する。
ＭＵＸ９５５ｇは、リタイマ９３５ａが、１例ではホストによって提供されるＴｘクロックと同期してデータを再タイミング合わせすることを可能にする。ＭＵＸ９５５ｇの第１入力は、データを再タイミング合わせするときの開始点として、ＲＴ９２５ａによって使用される基準クロック信号を受信する。ＭＵＸ９５５ｇの第２入力は、回復されたクロック信号の代わりにデータを再タイミング合わせするために使用される、好適には、高品質信号であるＴｘクロック信号を受信する。Ｔｘクロック周波数は、レート選択ピンで指示されるように、クロック乗算器ユニットによって調整される。ＭＵＸ９５５ｇは、クロック選択信号に従って、基準クロック信号かＴｘクロック信号を選択する。一実施形態では、クロック選択信号は、専用ピンによるのではなく、他の信号と共にシリアル線を通じて送信される。
図５は、本発明のある実施形態による、単一チップ上に集積化されたデュアル・アイ・オープナを有する送受信器モジュールの図である。一部は、アイ・オープナが、送受信器モジュール上で比較的大きな電力を多く消費するＳＥＲＤＥＳ１１０、１２０を置換えるため、この集積化によって、より小さい基板総空間を使用することが可能になる。一部の実施形態では、ＳＥＲＤＥＳ１１０、１２０は、ホスト上に含まれる。同様に、より高密度の送受信器を、ライン・カード内に設置することができる。さらに、パッケージングは、単純になり、低コストで提供される。
さらに、受信器アイ・オープナ２０５ｂおよび送信器アイ・オープナ２０５ｂは、単一基準クロック３２０を共有する。相応して、この集積化は、チップ自体の上の入力またはピンの数を減らし、チップのより容易な検査を可能にし、コンポーネントの数を減らす。基準クロック３２０は、通常、ホスト基板からの入力であり、データ・レートの分数調波のクロックである。クロックを正確にデータ・レートに維持することが可能であるが、これは、信号完全性およびＥＭＩの理由で望ましくない場合がある。一般に、基準クロックは、データ・レートの１／１６または１／６４である。送受信器の一部の動作モードでは、受信器アイ・オープナ２０５ｂからの回復したクロックを、送信器アイ・オープナ２０５ａの基準クロックとして使用することが可能である。あるいは、アイ・オープナ２０５ｂへの基準クロック入力は、受信器アイ・オープナ２０５ｂについての基準クロック３２０の役目を果たすために内部で再経路制御される。いずれにしても、基準クロック３２０は、やはりホスト基板によって供給される。
他の実施形態では、受信器１１５、送信器１２５、または、それらの複数の部分（たとえば、後置増幅器またはレーザ・ドライバ）は、以下に述べるように、チップ上に集積化される。
図６は、本発明のある実施形態による、デュアル・アイ・オープナと共に集積化された通信経路を有する送受信器モジュールの図である。特に、チップは、受信器アイ・オープナ２０５ｂと送信器アイ・オープナ２０５ａの両方を制御するアイ・オープナ制御モジュール３５０を含む。アイ・オープナ制御モジュール３５０は、図示するパラレル接続または以下で説明されるシリアル接続を通してユーザによってアクセスされ、制御される。さらに、アイ・オープナ通信モジュール３４０は、受信器アイ・オープナ２０５ｂと送信器アイ・オープナ２０５ａとの間のインテリジェントな通信を容易にするために、チップ上に集積化される。たとえば、アイ・オープナ通信モジュール３４０は、受信器アイ・オープナ２０５ｂおよび送信器アイ・オープナ２０５ａに対する直接接続を有して、２つのアイ・オープナ２０５ａと２０５ｂとの間でのインテリジェント解析および協調が可能になる。別の実施形態では、アイ・オープナ通信モジュール３４０は、受信器アイ・オープナおよび送信器アイ・オープナの前後でデータをタッピングすることを可能にする接続３６０、３６５、３７０、３７５を有する。実施形態は、アイ・オープナ通信モジュール３４０が、両方のアイ・オープナ２０５ａ、２０５ｂを監視し、故障しているアイ・オープナを検出し、個々のアイ・オープナまたはデータ・リンクを検査するために、データの流れが変更される診断検査を実施することを可能にする。
図７は、本発明のある実施形態による、デュアル・アイ・オープナを有する送受信器モジュール内にシリアル・インタフェースを有する制御モジュールの図である。この実施形態によれば、アイ・オープナ制御モジュール３５０は、極性コントロール３７９、バイパス・コントロール３７７、ボーレート・コントロール３８１、クロック・ポーリング・コントロール３８３、ループバック・コントロール３８７、ＢＥＲＴコントロール、およびシリアル・インタフェース３８５を備える。クロック・ポーリング・コントロール３８３は、アイ・オープナ制御モジュール３５０が、受信器アイ・オープナ２０５ｂおよび送信器アイ・オープナ２０５ａに関してクロック周波数をポーリングすることを可能にする。極性コントロール３７９は、アイ・オープナ制御モジュール３５０が、受信器アイ・オープナ２０５ｂおよび送信器アイ・オープナ２０５ａに関して入力／出力データ極性を選択的に制御することを可能にする。ボーレート・コントロール３８１は、アイ・オープナ制御モジュール３５０が、受信器アイ・オープナ２０５ｂおよび送信器アイ・オープナ２０５ａのボーレート応答を調整することを可能にする。
パススルー・コントロール３７７は、アイ・オープナ制御モジュール３５０が、受信器アイ・オープナ２０５ｂおよび送信器アイ・オープナ２０５ａを作動させる／停止させることを可能にして、特定のアイ・オープナのデータ・レート範囲に合わないデータ・ストリームが、送受信器モジュール２００をパススルーすることを可能にさせる。たとえば、アイ・オープナ３７７が、約１０Ｇｂ／ｓのデータ・ストリームを再タイミング合わせするように設計される場合、バイパス・コントロール３７７は、１Ｇｂ／ｓのデータ・ストリームを自動的にパススルーさせる。あるいは、バイパス・コントロール３７７は、手動で制御され、ホスト１０５またはネットワーク・オペレータが、特定のデータ・ストリームをパススルーするかどうかを判定することを可能にする。ループバック・コントロール３８７は、アイ・オープナ制御モジュール３５０が、モジュール２００に関してデータ経路の完全性およびコンポーネントを監視することを可能にする。ＢＥＲＴコントロール３８９は、アイ・オープナ制御モジュール３５０が、モジュール２００に関するデータ経路およびコンポーネントのビット・エラー率を試験することを可能にする。他の実施形態では、適応型等化コントロールなどのチップ機能に対する付加的なコントールが、アイ・オープナ制御３５０に付加される。
一実施形態では、シリアル・インタフェース３８５は、シリアル接続３９０が、アイ・オープナ制御モジュール３５０と通信することを可能にする。一般に、ＳＰＩ、Ｉ２Ｃ、ＲＳ２３２Ｃなどのようなシリアル接続は、デュアル・アイ・オープナ集積回路３００の機能を制御するのに使用される。シリアル接続の他の実施形態は、参照により本明細書に組み込まれる、２００２年１０月８日に出願された、ルイス ビー アロンソン（Ｌｅｗｉｓ Ｂ．Ａｒｏｎｓｏｎ）他による米国特許出願第１０／２６６，８７０号「Ｏｐｔｉｃａｌ Ｔｒａｎｓｃｅｉｖｅｒ Ｍｏｄｕｌｅ ｗｉｔｈ Ｍｕｌｔｉｐｕｒｐｏｓｅ Ｉｎｔｅｒｎａｌ Ｓｅｒｉａｌ Ｂｕｓ」に開示される。相応して、アイ・オープナ制御モジュール３５０に命令するのに必要とされるピンの数は、単一ピンまで減少する。たとえば、このシリアル・インタフェース３８５は、４レート構成の４ピンまたは２レート構成の２ピンに置換される。さらに別の実施形態では、第２シリアル・インタフェース（図示せず）は、現在の極性設定、ＬＯＬ信号、現在ボーレート、現在クロック周波数、ループバック検査結果、またはＢＥＲＴ結果などの出力をホストへ提供する。あるいは、シリアル接続は、アイ・オープナ制御モジュール３５０とホストとの間で２方向通信を容易にすることが可能な単一シリアル・インタフェースである。
図８は、ホストへのシリアル接続を有する送受信器データ経路に対してデュアル・アイ・オープニング機能を提供するＩＣの例である。デュアル・アイ・オープナＩＣ３００は、ホストからデータを受信し、データを送信器に送出するアイ・オープナ２０５ａ、および、受信器からデータを受信し、データをホストへ送出するアイ・オープナ２０５ｂを含む。アイ・オープナ２０５ａは、図９Ａで実施される再成形および再タイミング合わせを実施するＣＤＲ９２５ａおよびＲＴ９３５ａを含む。アイ・オープナ２０５ａはまた、ホストにｎｏｔ ｒｅａｄｙ信号を、または、データ経路にバイパス機能を提供する実施形態を有する。さらに、アイ・オープナ２０５ｂは、ＣＤＲ９２５ｂおよびＲＴ９３５ｂを用いてデータを再成形すること、および再タイミング合わせすることを実施する。
制御ロジック９９９ｂの出力からホストに出力されるｎｏｔ ｒｅａｄｙ信号は、バッファ９４５ｄの出力からＬＯＳ信号を、または、ＣＤＲ９２５ｂの出力からＬＯＬ信号を受信することによって調節される。ＭＵＸ９５５ｄは、バイパス機能を提供する。バイパス機能は、制御ロジック９９９ｂの出力からＭＵＸ９５５ｄの選択器入力への信号によってアクティブ化される。別の実施形態では、Ｔｘクロック機能は、アイ・オープナ２０５ａで実施される。
図９は、ホストへのシリアル接続を有する送受信器データ経路に対してデュアル・アイ・オープニング機能を提供するＩＣのさらなる例である。ＭＵＸ９７５ａは、上記した他の機能と共に、バイパス機能とループバック機能の両方を含む改良型ＩＣを提供する。ＭＵＸ９７５ａの第１選択器入力が、ループバック信号を受信する場合、ＭＵＸ９７５ａ出力は、ＭＵＸ９７５ｂから受信されたデータを送出することへと切り換わる。ＭＵＸ９７５ａの第２選択器入力が、ホストからバイパス信号またはＣＤＲ９２５ａの出力からＬＯＬ信号を受信する場合、ＭＵＸ９７５ａは、バッファ９４５ａの出力から受信されるデータを送出することへと切り換わる。ＭＵＸ９７５ａの両方の選択器入力が、ある信号を受信すると、ＭＵＸ９７５ａは、ループバックかバイパスのいずれかを実施するように構成される。ＭＵＸ９７５ａは、ＭＵＸ９５５ａ、９５５ｂ、および９５５ｃを置換し、それにより、コンポーネントのカウントを低減し、電力を節約し、熱消費を低減する。
図１０は、デュアル・アイ・オープナを有する集積チップ上にＤＡＣ（デジタル・アナログ変換器）を備える送受信器モジュールを示す。デュアル・アイ・オープナＩＣ１０２０のこの実施形態では、ＤＡＣ１０２５は、受信器および／または送信器コンポーネントを制御するための、ＩＣ１０２０を通して、または、ＩＣ１０２０から送出されたデジタル信号をアナログ信号に変換する。相応して、後置増幅器１０３０、ＲＯＳＡ１０４０、レーザ・ドライバ１０５０、およびＴＯＳＡ１０６０に送出される制御信号は、アナログ振幅、バイアス、ならびに立上がり時間および立下り時間などの特性を制御することができる。一実施形態では、ＤＡＣ１０２５に送出されるデジタル信号は、制御モジュール３５０によって生成される（図６および図７を参照されたい）。
図１１は、受信器アイ・オープナに集積化された第１ＤＡＣおよび送信器アイ・オープナに集積化された第２ＤＡＣを示す。ＤＡＣ１１２１は、受信器アイ・オープナ１１２２のアナログ信号出力または受信器からのアナログ信号入力を制御してもよい。同様に、ＤＡＣ１１２３は、図１０に関して述べたように、送信器アイ・オープナ１１２４のアナログ信号出力または送信器からのアナログ入力を制御する。
図１２Ａ〜Ｄは、集積化されたデュアル・アイ・オープナを用いて集積化されたループバック・モードを示す。ループバック・モードは、特定のデータ経路に関する完全性チェックを可能にする。従って、第１ループバック・モードは、モジュール２００上の、または、ネットワーク上の光経路上の特定の経路に沿う１つまたは複数のコンポーネントの完全性チェックを可能にする。第２ループバック・モードは、モジュール２００上で複数のコンポーネントを含むデータ経路の完全性チェックを可能にする。そのため、マルチモード・ループバックは、送受信器モジュール２００上で異なるレベルのデータ経路の完全性を監視することを可能にする。送受信器モジュール２００は、モジュール２００上でループバック機能を制御するのに使用されるアイ・オープナ・コントロール３５０内にアイ・オープナ・ループバック・コントロール４００を含む。
図１２Ａは、送信器アイ・オープナ２０５ａの入力４０７から受信器アイ・オープナ２０５ｂの出力４０９までの第１ループバック・モードを示す。この第１ループバック４０５は、ホスト・システム１０５が、ホスト基板の機能をチェックし、また、送受信器モジュール２００が、コネクタ内に正しくプラグインされ、適切に起動されることをチェックすることを可能にする。この第１ループバック４０５は、モジュール２００内に集積化されるため、インストーラは、送受信器モジュール２００が、適切にインストールされているかどうか、または、送受信器モジュール２００またはホスト１０５内で、故障が起こったかどうかを迅速に判定することができる。
図１２Ｂは、本発明のある実施形態による、デュアル・アイ・オープナを用いて集積化された第２ループバック・モードを有する送受信器モジュールの図である。この第２ループバック４１０は、ホスト・システム１０５が、受信器アイ・オープナ２０５ｂが適切に動作していることをチェックし、また、送受信器モジュール２００が、コネクタ内に正しくプラグインされ、適切に起動されることをチェックすることを可能にする。第２ループバック４１０は、送受信器モジュール２００内に集積化されるため、製造業者は、出荷前に受信器アイ・オープナ２０５ｂの完全性を迅速に検査することができると共に、ネットワーク管理者が、送受信器モジュール２００のインストール後に、受信器アイ・オープナ２０５ｂを容易にチェックすることを可能にする。
図１２Ｃは、本発明のある実施形態による、デュアル・アイ・オープナを用いて集積化された第３ループバック・モードを有する送受信器モジュールの図である。この第３ループバック４２０は、ホスト・システム１０５が、送信器アイ・オープナ２０５ａが適切に動作していることをチェックし、また、送受信器モジュール２００が、コネクタ内に正しくプラグインされ、適切に起動されることをチェックすることを可能にする。第３ループバック４２０は、送受信器モジュール２００内に集積化されるため、製造業者は、出荷前に送信器アイ・オープナ２０５ａの完全性を迅速に検査することができると共に、ネットワーク管理者が、送受信器モジュール２００のインストール後に、送信器アイ・オープナ２０５ａを容易にチェックすることを可能にする。
図１２Ｄは、本発明のある実施形態による、デュアル・アイ・オープナを用いて集積化された、第４および第５ループバック・モードを有する送受信器モジュールの図である。第４ループバック４２５は、受信器アイ・オープナ２０５ｂの出力４０９から送信器アイ・オープナ２０５ａの入力４０７までである。この第４ループバック４２５は、送受信器モジュール２００およびネットワーク上の光データ経路の検査を可能にする。こうして、ネットワーク管理者またはモジュール製造業者は、迅速に、送受信器モジュール２００全体を検査し、また、モジュール２００が、ファイバ上に適切に結合しているかどうかを検査することができる。第５ループバック４３０は受信器アイ・オープナ２０５ｂの出力４０９から送信器アイ・オープナ２０５ａの出力４１７までである。この第５ループバック４３０は、送受信器モジュール２００上のフロント・エンド・コンポーネント、受信器アイ・オープナ２０５ｂ、およびネットワーク上の光データ経路の検査を可能にする。第６ループバック（図示しないが、ＩＣ実施態様についての図１０Ｂおよび図１０Ｄを参照されたい）は、送信器アイ・オープナ２０５ａの出力４１７から受信器アイ・オープナ２０５ｂの入力４１２までである。
上記したループバック・モードは、送受信器モジュール２００内に集積化されるループバックの例であり、全ての可能なループバック・モードを含むことを意味しない。たとえば、ループバックは、受信器アイ・オープナ２０５ｂの入力４１２から送信器アイ・オープナ２０５ａの入力４０７と出力４１７の両方まで集積化される。これらのループバックは、フロント・エンド・コンポーネントおよび光経路、ならびに、フロント・エンド・コンポーネント、送信器アイ・オープナ２０５ａ、および光経路の組合せの検査を可能にする。さらなるループバックは、他のデータ経路および／またはコンポーネントを検査するために、送受信器モジュール２００内に集積化される。
図８の例を参照すると、ＭＵＸ９５５ｂ、９５５ｃ、９５５ｆ、および９５５ｇは、上記したコンポーネントを検査するループバック機能を提供する。アイ・オープナ２０５ａでは、ＭＵＸ９５５ｂおよび９５５ｃは、ホストから各選択器入力へ第１ループバック信号を受信する。第１ループバック信号がハイであるとき、ＭＵＸ９５５ｃの出力は、ＣＤＲ９２５ａの出力から受信されるデータをＲＴ９２５ａの入力へ送出することから、ＣＤＲ９２５ｂの出力から受信されたデータをＲＴ９２５ａの入力へ送出することへと切り換わる。同時に、ＭＵＸ９５５ｂの出力は、ＣＤＲ９２５ａの出力から受信される回復されたクロック信号をＲＴ９３５ａの入力へ送出することから、ＣＤＲ９２５ｂの出力から受信される回復されたクロック信号をＲＴ９３５ｂの入力へ送出することへと切り換わる。
アイ・オープナ２０５ｂでは、ＭＵＸ９５５ｅおよび９５５ｆは、ホストから各選択器入力へ第２ループバック信号を受信する。第２ループバック信号がハイであるとき、ＭＵＸ９５５ｆの出力は、ＣＤＲ９２５ｂからのデータではなく、ＣＤＲ９２５ａから受信されるデータをＲＴ９３５ｂの入力へ送出し、ＭＵＸ９５５ｅの出力は、ＣＤＲ９２５ｂからではなく、ＣＤＲ９２５ａから受信される回復されたクロック信号をＲＴ９３５ｂの入力へ送出する。
図１３Ａは、図１２Ｂなどにおける、デュアル・アイ・オープナＩＣの第３ループバック・モードの実施形態である。例示のために、通常動作中にデータ経路にとって透過的である一部のコンポーネントは省略される。デュアル・アイ・オープナＩＣ３００は、アイ・オープナ２０５ａおよびアイ・オープナ２０５ｂを含む。ループバック・モードでは、バッファ９４５ａの入力は、ホストからアイ・オープナ２０５ａへのデータ経路を受信して、ＣＤＲ９２５ａの入力は、バッファ９４５ａの出力からデータ経路を受信する。アイ・オープナ２０５ｂでは、ＲＴ９３５ｂの入力は、ＣＤＲ９２５ａの出力からデータ経路を受信し、バッファ９４５ｅの入力は、ＲＴ９３５ｂの出力からデータ経路を受信し、データ経路を元のホストに送信する。
第３ループバック・モードの代替の実施形態では、バッファ９４５ａは、第１ループバック・モードの場合と同様に、バッファ９４５ａの出力をバッファ９４５ｅの入力に結合することによって実施されてもよい。他のループバック・モードはそれぞれ、同様に実施されてもよいことが理解されるであろう。第２ループバック・モードは、第１ＣＤＲ９２５ａの出力または第１バッファ９４５ａの出力を、第２ＣＤＲ９２５ｂの入力またはバッファ９４５ｅの入力に結合することによって実施される。第４ループバックは、第２ＣＤＲ９２５ｂの出力を第１ＣＤＲ９２５ｂの入力に結合することによって実施される。第５ループバックは、第２ＣＤＲ９２５ｂの出力を第１ＣＤＲ９２５ａの入力に結合することによって実施される。上記したループバックの実施態様は、全ての可能な実施態様を含むことを意味しない例である。
図１３Ｂは、図１２Ｂなどにおける、デュアル・アイ・オープナＩＣの第６ループバック・モードの実施形態である。受信器２１５の入力は、ネットワークからのデータ経路を受信する。アイ・オープナ２０５ｂでは、バッファ９４５ｄの入力は、受信器２１５の出力からのデータ経路を受信し、ＣＤＲ９２５ｂの入力は、バッファ９４５ｄの出力からのデータ経路を受信する。アイ・オープナ２０５ａでは、ＲＴ９３５ａの入力は、ＣＤＲ９２５ｂの出力からのデータ経路を受信し、バッファ９４５ｂの入力は、ＲＴ９３５ａの出力からのデータ経路を受信する。送信器２２５の入力は、バッファ９４５ｄの出力からのデータ経路を受信し、データ経路をネットワークに送信する。第６ループバック・モードの他の実施形態は、データ経路が、アイ・オープナ２０５ｂから、バッファ９４５ｄなどの異なるコンポーネントから出力され、データ経路が、アイ・オープナ２０５ａで、バッファ９４５ｂなどの異なるコンポーネントで受信される場合に実施される。
図１３Ｃは、図１２Ｃなどにおける、デュアル・アイ・オープナの第３ループバック・モード・データ経路の実施形態である。アイ・オープナ２０５ａでは、バッファ９４５ａの入力は、ホストからのデータ経路を受信し、ＣＤＲ９２５ａの入力は、バッファ９４５ａの出力からのデータ経路を受信し、ＲＴ９３５ａの入力は、ＣＤＲ９３５ａの出力からのデータ経路を受信する。アイ・オープナ２０５ａでは、バッファ９４５ｅの入力は、ＲＴ９３５ａの出力からのデータ経路を受信し、データ経路を元のホストに送信する。
図１３Ｄは、図１２Ｃなどにおける、デュアル・アイ・オープナの第６ループバック・モード・データ経路の実施形態である。受信器２１５の入力は、ネットワークからのデータ経路を受信する。アイ・オープナ２０５ｂでは、バッファ９４５ｄの入力は、受信器２１５の出力からのデータ経路を受信し、ＣＤＲ９２５ｂの入力は、バッファ９４５ｄの出力からのデータ経路を受信し、ＲＴ９３５ｂの入力は、ＣＤＲ９２５ｂの出力からのデータ経路を受信する。アイ・オープナ２０５ａでは、バッファ９４５ｂの入力は、ＲＴ９３５ｂの出力からのデータ経路を受信する。送信器２２５の入力は、バッファ９４５ｂの出力からのデータ経路を受信し、データ経路をネットワークに送信する。
図１４は、本発明のある実施形態による、複数のＣＤＲコンポーネントをそれぞれ有する送信器および受信器と共にバイパス機能が集積化された送受信器モジュールの図である。従来のアイ・オープナは、狭い範囲のデータ・レート内の信号に関して適切に動作する。通常、アイ・オープナは、一定のデータ・レート、または、データ・レートの狭い範囲内のみの、到来するデータ・ストリームにロック・オンするであろう。さらに、一部のアイ・オープナは、動作可能なデータ・レートの分数調波のデータにロック・オンすることができる場合がある。しかし、アイ・オープナが、データにロック・オンすることができない他のデータ・レートでは、アイ・オープナに関する出力は、通常無視される。従来のアイ・オープナのこの制限は、異なるネットワーク環境で動作する送受信器モジュールの柔軟性を低下させる。特に、従来のアイ・オープナは、異なるタイプのプロトコルおよびデータ・レートに従って動作するチップ上にアイ・オープナ機能を有する、プロトコル非依存送受信器モジュールを排除する。
本発明のバイパス機能は、アイ・オープナが、特定のデータ・レート帯域内にないために、データにロック・オンすることができない場合、データを自動的にパススルーすることを可能にする。特に、アイ・オープナは、許容可能なジッタ・バジット内にとどまるために、クロックおよびデータ・リカバリが要求されないようなデータ・レートを有するデータ・ストリームをパススルーさせるように設計される。たとえば、このパススルー機能は、アイ・オープナが要求されない特定のファイバ・チャネル環境で、１０Ｇｂ／ｓイーサネット送受信器が動作することを可能にする。さらに、その機能は、アイ・オープナの非線形回帰機構の存在なしで、リンクのデバッキングまたはエンジニアリングを行うことを可能にする。アイ・オープナのパススルー機能は、アイ・オープナがデータにロックされるかどうかに応じて自動的に制御される。アイ・オープナは、一般的に使用される信号であるが、このために使用することもできるＬＯＬ信号を生成する。パススルー機能はまた、制御信号またはデジタル・インタフェース上のデジタル信号によって外部制御される。バイパス機構は、アイ・オープナのロック範囲内にあるデータ・レートについても、診断および開発ツールとして価値があることが認識される。
図１４に示す、パススルー機能を有する送受信器モジュール２００の一実施形態は、受信器アイ・オープナ２０５ｂ、アイ・オープナ２０５ａ、およびアイ・オープナ制御モジュール３５０内のパススルー・コントロール５１０を含む。受信器から受信されたデータは、データ経路内のジッタ・バジットを再設定することなく、受信器アイ・オープナ２０５ｂの第４バッファ９４５ｄ内に記憶される。第４バッファ９４５ｄは、バイパス線５３２および第１ＣＤＲ５３４に結合する。パススルー・コントロール５１０は、第２ＣＤＲ９２５ｂがデータにロックすることができるかどうかに応じて、パススルー線５３２と第１ＣＤＲ９２５ａとの間で、第４バッファ９４５ｄ上の出力を切り換える。パススルー・コントロール５１０は、第４バッファ９４５ｄ上の出力を自動的に切り換えるように設計されるか、または、コントロール・インタフェース（たとえば、シリアル・インタフェース３８５）を介してオペレータによって手動で制御される。たとえば、第４ＣＤＲ９２５ｄは、第２ＣＤＲ９２５ｂが動作する対象となるデータと異なるデータ・ストリームに関して動作するために、第４バッファ９４５ｄに結合される。同様に、この第４ＣＤＲ９２５ｄは、３つのデータ経路間でのパススルー・コントロール５１０による切換えを可能にするであろう。異なるデータ・ストリームが、アイ・オープナ２０５ｂ上のアイ・オープナ機能を提供されることを容易にするために、受信器アイ・オープナ２０５ｂ内で、複数のアイ・オープナが動作することが理解されるであろう。さらに、ホストとネットワークの両方から受信されるデータ・レートのインテリジェントな検出を可能にするために、レート検出が、受信経路または送信経路に沿って集積化される。１例によれば、特定の信号に関してレートを識別するために、調整可能な広帯域発振器およびロジック回路が使用される。別の例では、信号のレートを識別するために、複数の狭帯域発振器、弁別器、およびロジック回路が使用される。このレート検出は、データ経路に沿って複数のアイ・オープナの使用を容易にし、単一データ経路上でのアイ・オープナ機能が、異なるデータ・レートを有する信号に対して利用可能であることをもたらす。
同様のバイパス動作は、送信器アイ・オープナ２０５ａ上に設けられてもよい。特に、第１バッファ９４５ａは、第１ＣＤＲ９２５ａおよびパススルー線５２６に結合される。パススルー・コントロール５１０は、データの特性に応じて、第１ＣＤＲ９２５ａとパススルー線５２６との間でデータを切り換える。さらに、異なるデータ・ストリームが、アイ・オープナ２０５ｂ上のアイ・オープナ機能を提供されることを容易にするために、複数のアイ・オープナ（たとえば、第３ＣＤＲ９２５ｃ）が、送信器アイ・オープナ２０５ａ内で動作する。
図１５は、複数のＣＤＲをそれぞれ有する、集積化された送信器および受信器を有する送受信器モジュール内で動作する第１のバイパス方法を示すフローチャートである。アイ・オープナに入るデータ・ストリームのデータ・レートが検出される（５４０）。検出されたデータ・レートが、アイ・オープナの予め決まった動作範囲外であることに応答して、データ・ストリームは、アイ・オープニングを行うことなく、送受信器モジュールがパススルーされる（５４２）。このバイパス機能は、ＣＤＲ Ｉ−ＩＣ上で自動化されるか、または、ユーザによって手動で制御されてもよい。検出されたデータ・レートが、アイ・オープナの予め決まった動作範囲内であることに応答して、ジッタを低減するために、データ・ストリームに関して、アイ・オープニングが実施される（５４５）。
図１６は、本発明のある実施形態による複数のＣＤＲコンポーネントをそれぞれ有する、送信器および受信器を有する送受信器モジュール内で動作する第２のバイパス方法のフローチャートである。制御信号は、データ・ストリームをバッファに記憶することによって検出される（５５０）。制御信号が第１状態（たとえば、ハイ）にあることに応答して、データ・ストリームは、アイ・オープニングを行うことなく、送受信器をパススルーされるであろう（５５２）。制御信号が第２状態（たとえば、ロー）にあることに応答して、データ・ストリーム５５５に関して、アイ・オープニングが行われる（５５５）。
図１７は、図８または図９などにおける、デュアル・アイ・オープナＩＣのバイパス機能の実施形態である。デュアル・アイ・オープナＩＣ３００は、アイ・オープナ２０５ａおよびアイ・オープナ２０５ｂを含む。ＣＤＲモジュールおよびＲＴモジュールは、データ経路に関して動作しないため、バッファ９４５ａの入力に受信されたホストからのデータは、バッファ９４５ａの出力からバッファ９４５ｂの入力に直接送出される。バッファ９４５ｂの出力は、ネットワークへ伝送するために、送信器２２５の入力にデータ経路を送出する。同様に、受信器２１５の入力にネットワークから受信され、受信器２１５の出力からバッファ９４５ｄの入力に送出されるデータは、バッファ９４５ｄの出力からバッファ９４５ｅの入力に直接送出される。バッファ９４５ｅの出力は、ホストにデータを送出する。バイパス・モードの手動オーバライド用の信号が含まれてもよい。バイパス機能をアクティブ化させるのに必要な制御信号は、以下で説明される。
一実施形態では、ノイズ低減および／または信号処理のために、バイパス・モード中にホスト基板によって信号に対して、適応型等化が実施される。アイ・オープナが、バイパス・モードで目下動作しているかどうかを判定するために、ｎｏｔ ｒｅａｄｙ信号が、ポーリングされてもよく、ｎｏｔ ｒｅａｄｙ信号が、ハイであると、適応型等化機能を始動させる。適応型等化機構は、有利には、アイ・オープナによって通常提供される再度のタイミング合わせおよび再成形の代替として、リンク分散を補償する。
図１８は、本発明のある実施形態による、デュアル・アイ・オープナと共に集積化されたＢＥＲＴエンジンを有する送受信器モジュールの図である。本発明の一実施形態によれば、ＢＥＲＴエンジン６３０は、送信器アイ・オープナ２０５ａおよび受信器アイ・オープナ２０５ｂを有するチップ６００内に集積化される。ＢＥＲＴエンジン６３０は、パターン発生器６４０、エラー検出器６３５、ＢＥＲＴループバック・コントロール６５０を備える。別の実施形態では、ＢＥＲＴエンジン６３０は、アイ・オープナ制御モジュール３５０内に集積化される。
ＢＥＲＴエンジン・アイ・オープナは、特定の経路に関連するビット・エラー率を検査するのに使用されるビット・シーケンスを注入し、受信するために、データ経路内に集積化された検査点を使用する。この例では、４つの検査点が、送受信器モジュール２００上に集積化され、点、Ａ６０５、Ｂ６１０、Ｃ６１５、およびＤ６２０として識別される。これらの検査点６０６、６１０、６１５、６２０は、ＢＥＲＴエンジン６３０が、データ経路上でビット・シーケンスを注入し、取り出すことを可能にする。これらの検査点を使用して、ＢＥＲＴエンジン６３０は、接続されたネットワーク上の外部光経路、内部電気経路、または、電気経路と光経路の組合せに関するビット・エラー率を決定する。
ＢＥＲＴエンジン６３０は、システムの最終顧客用の診断機能として有用であるが、モジュール製造工程の一部としても有用である。たとえば、製造業者は、モジュールが品質検査に合格することを確実にするために、送受信器モジュール２００に関して完全性検査を実施する。ＢＥＲＴエンジン６３０は、温度サイクル下での恒温槽内での動作または電圧マージン試験などの、種々の動作状況においてモジュール２００に関する内部経路を検査する。この機構は、より従来的な外部ＢＥＲＴと比較すると、モジュール２００を検査するより効率的な方法を提供する。さらに、ループバック・モードとＢＥＲＴエンジン６３０は共に、トランスポンダ・モジュール内で動作してもよい。
図１９は、集積化されたデュアル・アイ・オープナを有する送受信器モジュール内で動作するＢＥＲＴ検査方法のフローチャートである。ビット・シーケンスまたは検査パターンが、送受信器モジュール２００上の特定の検査点で挿入される（６７０）。ビット・シーケンスは、パターン発生器６４０から出力される。パターン発生器は、出力における擬似乱数および／または文字、あるいは、メモリに記憶されたパターンを使用する。ビット・シーケンスは、経路に沿って進み、別の検査点で取り出される。ビット・シーケンス内のエラーが、検出され（６７５）、エラー検出器６３５によって評価される。このエラー率検査および評価は、種々の環境条件下で行われ（６８０）、ＢＥＲＴエンジン６３０が、異なる環境条件でモジュール６００を検査し、新しい条件下で経路のビット・エラー率を再検査することを可能にする。ＢＥＲＴエンジン６３０の結果は、評価のためにホストに送出される。
図２１Ａは、イコライザを有するアイ・オープナの第１の実施形態を示す。アイ・オープナ２１００のデータ経路は、バッファ２１０５ａからデータを受信し、データをバッファ２１０５ｂに出力するイコライザ２１２０を備える。バッファ２１０５ａは、受信器からデータを受信し、バッファ２１０５ｂは、データをホストに送出する。別の実施形態では、バッファ２１０５ａは、ホストからデータを受信し、バッファ２１０５ｂは、データを送信器に送出する。一実施形態では、アイ・オープナ２１００は、バイパス・モードで信号を調節する。
イコライザ２１２０は、シンボル間干渉などの信号源からのチャネル・ノイズを除去するために、データを再成形し、再タイミング合わせすることによって、データ経路のジッタ・バジットを再設定する。イコライザ２１２０は、係数モジュール２１１０からの係数を表す信号、および、ＣＤＲ２１３０からのクロック信号を受信するために結合される。イコライザ２１２０は、好適には、温度を変更することなどのチャネル条件に適応する適応型イコライザであるが、他の実施形態では、イコライザ２１２０は、受動イコライザ２１２０であってもよい。イコライザの他の実施形態は、２００２年１１月５日に出願された、トマス ジェー レノスキー（Ｔｈｏｍａｓ Ｊ．Ｌｅｎｏｓｋｙ）他による米国特許出願第１０／２８８，３２４号「Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｒｅｄｕｃｉｎｇ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｉｎ ａｎ Ｏｐｔｉｃａｌ Ｄａｔａ Ｓｔｒｅａｍ」、２００２年１１月５日に出願された、トマス ジェー レノスキー（Ｔｈｏｍａｓ Ｊ．Ｌｅｎｏｓｋｙ）他による米国特許出願第６０／４２３，９７０号「Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｒｅｄｕｃｉｎｇ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｉｎ ａｎ Ｏｐｔｉｃａｌ Ｄａｔａ Ｓｔｒｅａｍ Ｕｓｉｎｇ Ｍｕｌｔｉｐｌｅ Ｓｅｌｅｃｔａｂｌｅ Ｅｑｕａｌｉｚｅｒｓ」、および、２００３年４月１７日に出願された、トマス ジェー レノスキー（Ｔｈｏｍａｓ Ｊ．Ｌｅｎｏｓｋｙ）他による米国特許出願第 ／ 号「Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｒｅｄｕｃｉｎｇ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｉｎ ａｎ Ｏｐｔｉｃａｌ Ｄａｔａ Ｓｔｒｅａｍ Ｕｓｉｎｇ Ｄａｔａ−Ｉｎｄｅｐｅｎｄｅｎｔ Ｅｑｕａｌｉｚａｔｉｏｎ」に開示され、これら出願は全て、参照により本明細書に組み込まれる。イコライザ２１２０は、単独で、または、組み合わせて、有限インパルス応答、ＤＦＥ（「判定帰還型イコライザ（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）」）などを有するフィード・フォワード・フィルタを備える。イコライザ２１２０の出力は、実施態様に応じて、アナログであってよく、または、デジタルであってよい。イコライザ２１２０のさらなる実施形態は、以下で説明される。
係数モジュール２１１０は、データに及ぼすチャネル効果を評価することによって、イコライザ２１２０に係数を提供する。係数モジュール２１１０は、バッファ２１０５ａからデータを受信し、係数信号をイコライザ２１２０に送出するために結合される。係数モジュール２１１０は、ハードウェア、ソフトウェア、またはファームウェアで実施されてもよい。係数モジュール２１１０のさらなる実施形態は、以下で説明される。
ＣＤＲ２１３０は、データ・ストリームから、回復されたクロック信号を抽出することによって、イコライザ２１２０にクロックを提供する。ＣＤＲ２１３０は、バッファ２１０５ａからデータを受信し、クロック信号をイコライザ２１２０に送出するために結合される。ＣＤＲ２１３０は、イコライザ２１２０出力などの、データ経路内の他の点からクロック信号を回復するために、データを受信してもよいことを当業者は認識するであろう。さらに、ＣＤＲ２１３０は、本明細書で説明される変形を備えてもよい。
図２１Ｂは、イコライザを有するアイ・オープナの第２の実施形態を示す。この実施形態では、アイ・オープナ２１８０のデータ経路は、ＲＴ２１７０に結合したＣＤＲ２１６０に直列のイコライザ２１５０を備える。イコライザ２１５０は、バッファ２１５５ａからデータを受信し、ＲＴ２１７０は、バッファ２１５５ｂにデータを出力する。ＣＤＲ２１６０およびイコライザ２１５０は、別個のチップまたは１つの集積回路上に配設される。この実施形態の１つの利点は、信号が、イコライザ２１５０とＣＤＲ２１６０の両方によって調節され、低いビット・エラー率がもたらされることである。
図２１Ａの実施形態と対照的に、イコライザ２１５０は、好適には、チャネル効果を除去することによって、アナログ信号を再成形し、出力する。イコライザ２１５０は、イコライザのデジタル成分をクロック駆動するために、ＣＤＲ２１６０からクロック信号を受信する。
ＣＤＲ２１６０およびＲＴ２１７０は、均等化されたデータを再タイミング合わせし、再成形する。ＲＴ２１７０は、ＣＤＲ２１６０によって回復されたクロック信号を受信する。ＣＤＲ２１６０およびＲＴ２１７０は、本明細書で説明される変形を備えてもよい。
別の実施形態では、イコライザ２１５０は、第１チップ上に配設され、ＣＤＲ２１６０およびＲＴ２１７０は、第２チップ上に配設される。第１チップはまた、第２チップのＣＤＲ２１６０に依存することなく、イコライザ２１５０のデジタル部分をクロック駆動するためのＣＤＲを備えてもよい。有利には、チップ外に伝播しないことによって、高速クロック信号は、電力消費が小さいままであり、ほとんど劣化を受けない。
図２２は、本発明のある実施形態によるイコライザを示す。イコライザ２２００のデータ経路は、フィード・フォワード・フィルタを備え、フィードバック経路は、ＤＦＥを備える。入力バッファからアナログ・データを受信するフィード・フォワード・フィルタは、複数の遅延線２１１０ａ〜２１１０ｃ、複数の乗算器２２３０ａ〜２２３０ｃ、加算器２２５０、およびスライサ２２６０を含む。遅延線２１１０ａ〜２１１０ｃは、入力バッファからデータを受信し、スライサ２２６０は、出力バッファにデータを送出する。加算器２２５０からデジタル・データを受信するフィードバック経路は、スライサ２２６０、複数の遅延線２２２０ａ、２２２０ｂ、および複数の乗算器２２４０ａ、２２４０ｂを含む。
遅延線２１１０ａ〜２１１０ｃ、２２２０ａ、２２２０ｂは、データ・ビットが、異なるクロック・サイクルで個々の積分器に入力されるように、データ・ストリームを遅延させる。遅延線２１１０ａ〜２１１０ｃ、２２２０ａ、２２２０ｂは、アナログかデジタルのいずれかのデータを運ぶアナログ信号を受信し、データを乗算器２２３０ａ〜２２３０ｃ、２２４０ａ、２２４０ｂに送出するために結合される。遅延線２１１０ａ〜２１１０ｃ、２２２０ａ、２２２０ｂは、インダクタおよびコンデンサの組合せを備えるアナログ伝送線を通すなど、種々の方法で実施されてもよい。好適には、遅延は、１ビット期間である。
乗算器２２３０ａ〜２２３０ｃ、２２４０ａ、２２４０ｂは、データと係数の積を生成する。乗算器２２３０ａ〜２２３０ｃ、２２４０ａ、２２４０ｂは、データ信号および係数信号を受信し、信号を加算器２２５０に送出するために結合される。加算器２２５０は、フィード・フォワード・フィルタとＤＦＥの加算結果を生成する。加算器２２５０は、フィード・フォワード乗算器２２３０ａ〜２２３０ｃおよびＤＦＥ乗算器２２４０ａ、２２４０ｂから信号を受信するために結合される。スライサ２２６０は、加算器２２５０からのアナログ信号およびクロック信号を受信し、クロック信号に従ってデジタル出力を生成する。
一実施形態では、イコライザ２２００は、データ・シンボル決定が行われる前に、均等化された信号がさらなる調節を全く受けない図２１Ａの実施形態と同様に、スライサ２２６０出力からデジタル信号を出力する。別の実施形態では、イコライザ２２００は、均等化された信号がＣＤＲに入力される図２１Ｂの実施形態と同様に、加算器２２５０からアナログ信号を出力する。
図２３は、本発明のある実施形態による係数モジュールを示す。係数モジュール２８００のデータ経路は、相関モジュール２８１０ａ〜２８１０ｃ、ＡＤＣロジック２８２０、マイクロコントローラ２８３０、およびＤＡＣロジック２８４０の列を備える。相関モジュール２８１０ａ〜２８１０ｃの列は、入力バッファからデータを受信し、ＤＡＣロジック２８４０は、係数信号をイコライザまたは出力バッファに出力する。
相関モジュール２８１０ａ〜２８１０ｃの列は、データ・ストリームに関して自己相関関数を求める。相関モジュール２８１０ａ〜２８１０ｃの列は、入力バッファからデータ信号を受信し、信号をＡＤＣロジック２８２０に送出する。図２８では、相関モジュール２８１０ａ〜２８１０ｃの列は、δ＝１，２，３などについて、＜ｓ（ｔ）ｓ（ｔ＋δ）、＜ｓ２（ｔ）ｓ（ｔ＋δ）、および＜ｓ（ｔ）ｓ２（ｔ＋δ）を計算する。
ＡＤＣロジック２８２０は、相関モジュール２８１０ａ〜２８１０ｃの列からのアナログ信号をデジタル化し、デジタル信号をマイクロコントローラ２８３０に送出する。ＡＤＣロジック２８２０は、複数の入力を単一出力に多重化するマルチプレクサを備える。マイクロコントローラ２８３０は、自己相関結果に従って係数値を決定するアルゴリズムを使用する。マイクロコントローラ２８３０は、命令および過去の係数値を記憶するＥＥＰＲＯＭなどのメモリ素子を備える。ＤＡＣロジック２８４０は、マイクロコントローラ２８３０のデジタル化出力からアナログ信号を生成する。
図２４は、本発明のある実施形態による相関モジュールを示す。相関モジュール２９００は、複数の遅延線２９１０ａ〜２９１０ｄ、複数の乗算器２９２０ａ〜２９２０ｃ、および複数の積分器２９３０ａ〜２９３０ｃを備える。乗算器２９２０ａ〜２９２０ｃは、好適には、ギルバート・セルなどのアナログ乗算器であり、積分器２９３０ａ〜２９３０ｃは、好適には、アナログ積分器である。本発明の利点は、ＡＤＣロジックに対する出力が、電力消費を小さくすることができるように、アナログ回路が、高速データ入力から相関を求めることである。さらに、相関モジュール２９００は、訓練シーケンスを必要とすることなく、係数を生成する。
相関モジュール２９００は、異なる時刻における信号の自己相関関数、すなわち、＜ｓ（ｔ）ｓ（ｔ＋δ）＞を計算するように構成される。第１データ経路は、データ・ストリームから直接に、また、遅延線２９１０ａ後に入力を受信し、出力信号を積分器２９３０ａに送出する乗算器２９２０ａを含む。第２データ経路は、データ・ストリームから直接に、また、２つの遅延線２９１０ａ、２９１０ｂ後に入力を受信し、出力信号を積分器２９３０ｂに送出する乗算器２９２０ｂを含む。第３データ経路は、データ・ストリームから直接に、また、３つの遅延線２９１０ａ〜２９１０ｃ後に入力を受信し、出力信号を積分器２９３０ｃに送出する乗算器２９２０ｃを含む。データ経路の数およびタイプは、本発明の範囲内の特定の実施態様に応じて変わってもよい。積は、マイクロコントローラに送出される。
図２５〜２７は、集積回路の一部として、または、送受信器モジュール内で実施されてもよい、コンポーネント集積化の例を示す。図２５は、本発明のある実施形態による、デュアル・アイ・オープナと共に集積化された増幅コンポーネントとレーザ・コンポーネントを有する送受信器モジュールの図である。この集積化は、送受信器モジュール２００上でのこれらのコンポーネントのサイズを低減し、種々のコンポーネント間のより効率的な接続を可能にする。さらなる回路のアイ・オープナ内への集積化はまた、アイ・オープナが、そこで動作することになる環境、ならびに、ピン・カウントの減少、パッケージ・サイズおよびコストの低減、電力消費の低減、信号完全性の改善などのような、明らかな利益に応じて望ましい場合がある。同様に、さらなる制御回路が、たとえば、レーザ・バイアス制御回路、信号検出回路、および、後置増幅器またはレーザ・ドライバに普通なら別々に組み込まれる他の回路が、アイ・オープナ内に集積化されてもよい。
図２６および図２７は、送受信器モジュール上でのコンポーネント集積化の他の例を示す。特に、後置増幅器２３０は、デュアル・アイ・オープナ２０５ａ、２０５ｂおよびアイ・オープナ制御モジュール３５０と個々に集積化される。比較してみると、レーザ・ドライバ２４０は、デュアル・アイ・オープナ２０５ａ、２０５ｂおよびアイ・オープナ制御モジュール３５０と個々に集積化される。本発明に従って、チップ基板上でのコンポーネント集積化の多数のさらなる実施態様が存在することを当業者は理解するであろう。
単独で、または、組み合わせて、後置増幅器およびレーザ・ドライバと共に集積化されるデュアル・アイ・オープナの組合せは、単一アイ・オープナ２０５ａ、２０５ｂの場合に達成される。アイ・オープナ２０５ｂは、後置増幅器と共に集積化され、または、後置増幅器についての必要をなくすために、十分な入力感度を有する。アイ・オープナ２０５ｂはまた、信号検出機構、または、後置増幅器に組み込まれるか、または、受信器内で使用される他の機能を有する。同様に、アイ・オープナ２０５ａは、レーザ・ドライバと共に、また、送信器、たとえば、レーザ・バイアス制御回路内で使用される任意の他の回路と共に集積化される。アイ・オープナ２０５ａは、出力の調整可能な出力振幅、出力の調整可能なエッジ速度、およびレーザ・ドライバに組み込まれる他の機構を備えてもよい。
図２８は、本発明のある実施形態による、デュアル・アイ・オープナと共に集積化された電力管理機能を有する送信器モジュールの図である。複数のアイ・オープナが、モジュール２００内で実施される場合、実際の設計に応じて、電力消費の制御が、重要になる場合がある。従って、アイ・オープナ集積回路８００上のコンポーネントの電力消費を最小にすることが望ましい。アイ・オープナ集積回路８００内に集積化されたパワー・ダウン・モードは、アイ・オープナ制御モジュール３５０が、特定の期間中に利用されていないコンポーネントの電力を落とすこと（パワー・ダウン）を可能にする。パワー・ダウン・モードは、制御線またはデジタル・インタフェースを介して外部で制御され、または、集積回路の通常動作の一部として自動的に使用される。たとえば、信号検出機能は、低いデューティ・サイクル（たとえば、１０％）でアクティブであり、それにより、普通ならかなりの電流量を消費することになる回路が、代わりに、自動パワー・ダウンがない状態でその量の１０％を消費するだけになる。パワー・ダウンは、マイクロ秒の大きさで起こるため、回路は、たとえば、数百マイクロ秒ごとにオンし、残りの時間、パワー・ダウンする。アイ・オープナ内の他の信号はまた、このタイプのパワー・ダウンを利用するように設計されるであろう。さらに、アイ・オープナ内の他の回路は、アイ・オープナが、送受信器モジュール内で使用されるときにパワー・ダウンし、また、これらの信号は、送受信器またはトランスポンダ・モジュール内でのアイ・オープナの使用に特有である。パワー・ダウン・モードはまた、特定の期間の間、信号が存在しないことに応答してアイ・オープナをオフするシャットダウン・モードを含む。
一実施形態では、コンポーネントは、あるデューティ・サイクルで動作する。たとえば、ＬＯＳに必要な回路は、ＣＤＲのポーリングに応答して起動される。ＬＯＳ条件が存在する場合、ＬＯＳ信号が出力される。しかし、ＬＯＳ条件が存在しない場合、ＬＯＳが、次のポーリングまで再び起動されないため、電力節約が実現される。
アイ・オープナ制御モジュール３５０内の電力管理モジュール８０５は、アイ・オープナ集積回路８００上の種々のコンポーネントの電力レベルを動的に制御する。たとえば、電力管理モジュール８０５は、ＢＥＲＴエンジン６３０またはパススルー・コントロール５１０が使用されていない場合、それらを停止する。さらに、電力管理モジュール８０５は、アイ・オープナが動作していない場合、アイ・オープナ（たとえば、受信器アイ・オープナ２０５ｂまたは送信器アイ・オープナ２０５ａ）への電力を減らし、必要とされるときに、アイ・オープナに電力を回復さる。
一実施形態では、アイ・オープナ制御モジュール３５０内のホスト・スタートアップ・プロトコル・モジュール８１０は、インストール中に、コンポーネントの電力レベルを動的に制御する。たとえば、ホスト・スタートアップ・プロトコル・モジュール８１０は、送受信器モジュール２００とホスト１０５との間で初期ハンドシェイク手順を容易にする。インストール中に、送受信器モジュール２００は、スタートアップ手順を要求するために、低電力レベル・インクアイアリをホストに送信する。応答して、ホスト１０５は、インクアイアリに返答し、ホスト・スタートアップ・プロトコル・モジュール８１０は、その後、スタートアップ手順を終了するのに必要とされる送受信器モジュール２００上のコンポーネントを起動する。さらに、ホスト１０５は、デュアル・アイ・オープナのプロトコル動作を記述するデータを通信する。
電力管理モジュール８０５およびホスト・スタートアップ・プロトコル・モジュール８１０は、送受信器モジュール２００上のコンポーネントが使用されていないときに、スリープ・モードで動作することを可能にする。結果として、電力管理効率が増加し、チップ上の熱が減少する。
図２９は、本発明のある実施形態による、送受信器モジュール上のコンポーネントの電力を管理する方法のフローチャートである。特に、ＢＥＲＴエンジンを必要としないモードなどの、動作モードが決定される（８５０）。応答して、このモードについて必要とされないコンポーネント（上記例の動作モードではＢＥＲＴエンジンなど）は、電力を低減される（８６０）。
先の説明から明らかであるが、本発明は、種々の異なる実施形態で実施されてもよい。受信器および送信器アイ・オープナ２０５ａおよび２０５ｂは、それぞれ、約１０Ｇｂ／ｓ以上のデータ・レートなどの、比較的高いデータ・レートで、シリアル接続２５０および２６０に関して起こる信号劣化を補償することが、たとえば、図２に開示された例示的な実施形態の説明に関連して先に記載された。上記に明らかにされるように、こうした補償は、約１０Ｇｂ／ｓより低いデータ・レートについて省略される。一貫して一般的に、以下の説明は、約１０Ｇｂ／ｓより低い１つまたは複数のデータ・レートでＣＤＲバイパスを採用する例示的な送受信器の、構造、動作、および性能の態様に関する。
対象となる１つのこうしたデータ・レートは、多くのプロトコルで使用される８Ｇｂ／ｓのデータ・レートである。別のこうしたデータ・レートは、ファイバ・チャネル・システムで採用される８．５Ｇｂ／ｓのデータ・レートである、しかし、本発明の範囲は、ファイバ・チャネル・システムに関連する使用に限定されず、種々の他の環境およびデータ・レートにも広く拡張される。より詳細には、本発明のある実施形態は、ＣＤＲバイパスと共に８．５Ｇｂ／ｓで動作するように構成される１０ＧＸＦＰ送受信器に関する。この一般的な構成は、ファイバ・チャネル、または、８．５Ｇｂ／ｓのデータ・レートを使用する他のシステムおよびアプリケーションで採用されてもよい。ファイバ・チャネル・プロトコルに関連する、この例示的な８．５Ｇｂ／ｓのデータ・レートは、種々の他のプロトコルに関連する８．０Ｇｂ／ｓのデータ・レートに一般に相当するものとみなされてもよいことに留意されたい。
ここで、図３０Ａ〜３０Ｄに注意を向けると、全体が３０００で示される、ＣＤＲバイパスと共に、８．５Ｇｂ／ｓで動作するように構成された例示的な１０Ｇ ＸＦＰ送受信器の素子に関する詳細が提供される。上記した例示的な送受信器の以下の説明は、主にＣＤＲバイパスに関連するが、こうした例示的な送受信器は、さらに、本明細書で開示される他のシステム、デバイス、および機能を含むように構成されることに留意されたい。
一般に、高速データ・ストリームが、ＣＤＲユニットをバイパスし、直接出力されることを可能にするＸＦＰ送受信器３０００のＣＤＲバイパス機構の結果として、ＸＦＰ送受信器３０００は、８．５Ｇｂ／ｓなどの、典型的な１０Ｇｂ／ｓアプリケーションと異なるデータ・レートで使用される。上記の図に関して、図３０は、例示的なＲＯＳＡおよび後置増幅器の態様を開示し、一方、図３１は、例示的なＴＯＳＡおよびレーザ・ドライバに関し、また、図３２は、例示的なコントローラＩＣを対象とする。
図３０Ａ〜３０Ｄによってひとまとめに開示されるように、ＸＦＰ送受信器は、内部プログラミング、および／または、図３０ＢのＸＦＰコネクタ３００４などのコネクタによってホスト・デバイスから受信された命令に関連して、ＸＦＰ送受信器の、診断検査を含む動作を指令するように構成されたコントローラＩＣ３００２を含む。一例示的実施形態では、ＸＦＰ送受信器は、コントローラＩＣ３００２およびＸＦＰ送受信器の他の素子と通信するように構成されたデジタル診断ＩＣ（図示せず）を含む。採用することができる、こうしたデジタル診断ＩＣの一例は、フィニサ社製（Ｆｉｎｉｓａｒ）制御チップ（「ＦＣＣ」）である。しかし、あるいは、匹敵する機能のデジタル診断ＩＣが採用されてもよい。
特に、コントローラＩＣ３００２は、図３０Ａに開示されるデジタル・アナログ変換器（ＤＡＣ）３００８によって、図３０Ｃに開示されるレーザ・ドライバ３００６と通信する。レーザ・ドライバ３００６は、次に、コントローラＩＣ３００２によって指示されるように、図３０Ｃに示すＴＯＳＡ３０１０を動作させる。例示的な図示する配置構成では、レーザ・ドライバ３００６は、レーザ・ドライバ３００６から分離した関連ＣＤＲ３０１２を有するが、一部の代替の実施形態では、ＣＤＲは、レーザ・ドライバに組み込まれる。受信器側で、また、図３０Ｄに開示されるように、ＸＦＰ送受信器は、ＲＯＳＡ３０１４を含む。ＲＯＳＡ３０１４には、コントローラＩＣ３００２と通信する後置増幅器／ＣＤＲ３０１６が接続される。
ここで、例示的なＸＦＰ送受信器の特定の態様に注意すると、８．５Ｇｂ／ｓのデータ・レートにおけるＣＤＲバイパス機能の実施態様に関する詳細が提供される。特に、ＸＦＰ送受信器ユーザＥＥＰＲＯＭテーブル（図示せず）内のビットは、ＣＤＲバイパス機能をイネーブルするか、または、ディセーブルするように設定される。ビットは、製造業者によってプリセットされ、ＸＦＰコネクタ３００４内のＸＦＰ送受信器２ワイヤ・シリアル通信インタフェースを通して、プログラマまたはユーザによってセット／リセットされる。
ＸＦＰ送受信器が、このロケーションにおいて「イネーブルする」ためのビット変化を検出すると、コントローラＩＣ（Ｕ１２）は、後置増幅器／ＣＤＲ３０１６のＲｘ＿ｂｙｐａｓｓピン１１（図３０Ｄを参照されたい）およびＣＤＲ３０１２のＴｘ＿ｂｙｐａｓｓピン２（図３０Ｃを参照されたい）に信号を送出する。こうして、後置増幅器／ＣＤＲ３０１６およびＣＤＲ３０１２のバイパス機能は、約８．５Ｇｂ／ｓの送受信データ信号が、これらのＣＤＲをバイパスするようにイネーブルされる。
本明細書のいづれかで開示されるように、バイパスは、データ・レートの検出に応答して自動的に実施されるか、または、ＣＤＲをバイパスする特定の信号をユーザが選択できるように、ユーザによって手動で実施される。さらに、バイパスは、所定の範囲のデータ・レートについて、または、異なるデータ・レートの選択されたグループ内の各データ・レートについて実施される。
ここで、再び図示する実施形態を参照すると、ＣＤＲバイパスが実施されると、ホスト８．５Ｇｂ／ｓ電気データは、ＸＦＰ送受信器および電気／光フロント・エンドすなわちＴＯＳＡ３０１０（図３０Ｃを参照されたい）をパススルーし、８．５Ｇｂ／ｓ電気データを８．５Ｇｂ／ｓ光データ・ストリームに変換し、光データ・ストリームは、その後、ファイバ内に送り出される。同様な方式で、ＸＦＰ送受信器によって受信される８．５Ｇｂ／ｓ光データ・ストリームは、ＲＯＳＡ３０１４の光／電気変換後にＸＦＰ送受信器をパススルーする。
ここで、図３１Ａ〜３５を考えると、本発明の一部の実施形態は、受信器および送信器アイ・オープナ２０５ａおよび２０５ｂなどによって実施される、信号劣化補償が、たとえば約８．５Ｇｂ／ｓのような、約１０Ｇｂ／ｓより低いデータ・レートについて省略されるように実施されることが、先に記載された。図３１Ａ〜３５が示すように、８．５Ｇｂ／ｓＣＤＲを使用した１０Ｇ ＸＦＰ送受信器に関して、有利な結果が得られた。
最初に、室温における８．５Ｇｂ／ｓについてのＴｘ光アイ・ダイアグラム、図３１Ａおよび図３１Ｂを参照すると、アイ・ダイアグラムは、とりわけ、マスク・ヒットも、マージン・ヒットもない、広いオープン・アイを示す。同様に、７０℃における８．５Ｇｂ／ｓについてのＴｘ光アイ・ダイアグラム、図３２Ａおよび図３２Ｂは、マスク・ヒットも、マージン・ヒットもない、広いオープン・アイを示すが、２５％におけるマージンは、室温において示される３０％マージンより少し小さい。
８．５Ｇｂ／ｓＣＤＲバイパスを使用した１０Ｇ ＸＦＰ送受信器の電気性能も有利である。とりわけ、図３３Ａおよび３３Ｂは、２５℃における８．５Ｇｂ／ｓのデータ・レートについて広いオープン・アイを有するＲｘ電気アイ・ダイアグラムを開示し、一方、図３４Ａおよび３４Ｂは、７０℃における８．５Ｇｂ／ｓのデータ・レートについて広いオープン・アイを有するＲｘ電気アイ・ダイアグラムを開示する。
最後に、図３５は、とりわけ、８．５Ｇｂ／ｓＣＤＲバイパスを使用した例示的な１０Ｇ ＸＦＰ送受信器が、良好な感度、特に、３０ｋｍファイバにわたって−１７ｄＢｍより良いＲｘ感度を示すことを開示する。
こうして、図３１Ａ〜３５は、１０Ｇ ＸＦＰ送受信器において８．５Ｇｂ／ｓＣＤＲバイパスを使用して、良好な性能を得ることを示す。従って、本発明の一部の実施形態の１つの有用な態様は、例示的な１０Ｇ ＸＦＰ送受信器が、８．５Ｇｂ／ｓファイバ・チャネル・システム内で８．５Ｇｂ／ｓのＣＤＲバイパスと共に使用することである。しかし、先に述べたように、本発明の範囲は、８．５Ｇｂ／ｓのレートに限定されず、むしろ、それは、例示的なＣＤＲバイパス・レートであり、１つまたは複数の他のレートが採用されてもよい。
本発明は、従来の送受信器モジュールに比べていくつかの利益を提供する。第１の利益は、本発明が、ＸＦＰ送受信器モジュールの性能を改善するのに使用されることである。ＸＦＰ送受信器モジュールは、約１０Ｇｂ／ｓのデータ・レートで動作するスモール・フォーム・ファクタ光モジュールである。
本発明の別の利益は、送受信器モジュールが、ホスト上のシリアル・コネクタにプラグインされ、ホストと送受信器モジュールの両方のＳＥＲＤＥＳコンポーネントの数が減ることである。デュアル・アイ・オープナは、データ・ストリームが、予め決めたジッタ・バジット内にとどまることを確実にするために、送信および受信経路内に設置される。ＳＥＲＤＥＳコンポーネントの除去は、送受信器チップ（複数可）上での熱量を減少させ、コンポーネント・コストを低減し、コンポーネント用のチップ基板上の必要面積を減らす。
本発明のさらなる利益は、特定の機能が、送受信器モジュール上に集積化されることである。第１の機能は、シリアル接続を介して、デュアル・アイ・オープナを含む種々のコンポーネントの制御を提供することである。このシリアル接続は、送受信器モジュールを制御するのに必要とされるピンおよび接続の数を減らす。第２の機能は、アタッチされたネットワーク上の、送受信器モジュールと光経路の両方のコンポーネントおよびデータ経路を検査するのに使用される複数のループバック・モードを提供することである。さらに、ＢＥＲＴエンジンは、ループバック・モードの、この検査および監視能力をさらに強化するために、モジュール上に集積化される。上記した内部検査が、従来の検査手順に比べて、効率的でかつ費用効果的な方法を提供するため、これらの機能は、製造コストおよびインストール・コストを下げる。
本発明のさらなる別の利益は、パススルー機能が、送受信器モジュール上に集積化されることである。このパススルー機能は、送受信器モジュールが、異なるデータ・レートおよびアイ・オープナ要求を有する異なるネットワーク環境で動作することを可能にする。
本発明は、送受信器モジュール上に集積化される電力管理機能も含む。この電力管理機能は、動作中とインストール中の両方において、モジュール上のコンポーネントに対する動的な電力制御を可能にする。結果として、電力が節約され、チップ上の熱が減少する。
本発明は、送受信器に関して詳細に記載されたが、本発明の実施形態が、トランスポンダに適用されてもよいことが先の説明から理解されるであろう。さらに、本発明は、ある例示的な実施形態を参照して記載されたが、種々の修正が行われてもよいことを当業者は認識するであろう。たとえば、送受信器またはトランスポンダ・モジュールにおいて、ジッタを低減するか、または、アイ・ダイアグラムをオープンするために、他のタイプの回路が使用されてもよい。たとえば、受動型と適応型の両方のイコライザ回路が使用されてもよい。同様に、先の説明は、回路をリクロックすることに適用されてもよいことを当業者は認識するであろう。従って、上記した機能は、アイ・オープナに限定されることを意味しないが、信号調節器またはアイ・オープナなどの、信号を改善するのに使用される多数の回路で使用されてもよい。
本発明は、本発明の精神または本質的な特徴から逸脱することなく他の特定の形態で具体化されてもよい。述べた実施形態は、全ての点において、例示的であるに過ぎず、限定的でないと考えられる。したがって、本発明の範囲は、先の説明によるのではなく、添付特許請求項によって示される。特許請求項の意味および等価性の範囲内にある、全ての変更は、本発明の範囲内に包含される。
ホストに対するパラレル接続を有する従来技術の送受信器モジュールの図。 本発明のある実施形態による、デュアル・アイ・オープナからなり、かつ、ホストに対するパラレル接続を有する送受信器モジュール（たとえば、ＸＦＰ１０Ｇｂ／ｓモジュール）を含むシステムの図。 ホストへのシリアル接続を有する受信器データ経路に対してアイ・オープニング機能を提供する集積回路（ＩＣ）の例を示す図。 ホストへのシリアル接続を有する送信器データ経路に対してアイ・オープニング機能を提供するＩＣの例を示す図。 本発明のある実施形態による、単一チップ上に集積化されたデュアル・アイ・オープナを有する送受信器モジュールの図。 本発明のある実施形態による、デュアル・アイ・オープナと共に集積化された通信経路を有する送受信器モジュールの図。 本発明のある実施形態による、デュアル・アイ・オープナを有する送受信器モジュール内にシリアル・インタフェースを有する制御モジュールの図。 ホストへのシリアル接続を有する送受信器データ経路に対してデュアル・アイ・オープニング機能を提供するＩＣの例を示す図。 ホストへのシリアル接続を有する送受信器データ経路に対してデュアル・アイ・オープニング機能を提供するＩＣのさらなる例を示す図。 デュアル・アイ・オープナを有するチップ上に集積化されたＤＡＣを備える送受信器モジュールの図。 受信器アイ・オープナに集積化された第１ＤＡＣおよび送信器アイ・オープナに集積化された第２ＤＡＣの図。 ループバック・モードのブロック図。 ループバック・モードのブロック図。 ループバック・モードのブロック図。 ループバック・モードのブロック図。 デュアル・アイ・オープナと共に集積化されたチップのループバック・モードのロジック図。 デュアル・アイ・オープナと共に集積化されたチップのループバック・モードのロジック図。 デュアル・アイ・オープナと共に集積化されたチップのループバック・モードのロジック図。 デュアル・アイ・オープナと共に集積化されたチップのループバック・モードのロジック図。 本発明のある実施形態による、複数のＣＤＲコンポーネントをそれぞれ有する送信器および受信器と共にバイパス機能が集積化された送受信器モジュールの図。 複数のＣＤＲをそれぞれ有する、集積化された送信器および受信器を有する送受信器モジュール内で動作する第１のバイパス方法を示すフローチャートを示す図。 本発明のある実施形態による複数のＣＤＲコンポーネントをそれぞれ有する、送信器および受信器を有する送受信器モジュール内で動作する第２のバイパス方法のフローチャート図。 図８または図９などにおける、デュアル・アイ・オープナＩＣのバイパス機能の実施形態を示す図。 本発明のある実施形態による、デュアル・アイ・オープナと共に集積化されたＢＥＲＴエンジンを有する送受信器モジュールの図。 集積化されたデュアル・アイ・オープナを有する送受信器モジュール内で動作するＢＥＲＴ検査方法のフローチャートを示す図。 デュアル・アイ・オープナと共に集積化されたチップのＢＥＲＴ機能の実施形態を示す図。 デュアル・アイ・オープナと共に集積化されたチップのＢＥＲＴ機能の実施形態を示す図。 イコライザを有するアイ・オープナの実施形態を示す図。 イコライザを有するアイ・オープナの実施形態を示す図。 本発明によるイコライザの実施形態を示す図。 本発明のある実施形態による係数モジュールを示す図。 本発明のある実施形態による相関モジュールを示す図。 集積回路の一部として実施されてもよい、コンポーネント集積化の例を示す図。 集積回路の一部として実施されてもよい、コンポーネント集積化の例を示す図。 集積回路の一部として実施されてもよい、コンポーネント集積化の例を示す図。 本発明のある実施形態による、デュアル・アイ・オープナと共に集積化された電力管理機能を有する送信器モジュールの図。 本発明のある実施形態による、送受信器モジュール上のコンポーネントの電力を管理する方法のフローチャートを示す図。 例示的な送受信器モジュールのコントローラＩＣおよびアナログ・デジタル変換器の図。 例示的な送受信器モジュールのＸＦＰモジュール／ホスト・コネクタの図。 例示的な送受信器モジュールのレーザ・ドライバおよび関連ＣＤＲの図。 例示的な送受信器モジュール内で使用するための、ＲＯＳＡと接続した、後置増幅器／ＣＤＲの図。 室温における、ＣＤＲがバイパスされた、公称８Ｇで動作するＸＦＰ送受信器についてのＴｘ光アイ・ダイアグラムを示す図。 室温における、ＣＤＲがバイパスされた、公称８Ｇで動作するＸＦＰ送受信器についてのＴｘ光アイ・ダイアグラムを示す図。 ７０℃における、ＣＤＲがバイパスされた、公称８Ｇで動作するＸＦＰ送受信器についてのＴｘ光アイ・ダイアグラムを示す図。 ７０℃における、ＣＤＲがバイパスされた、公称８Ｇで動作するＸＦＰ送受信器についてのＴｘ光アイ・ダイアグラムを示す図。 ２５℃における、ＣＤＲがバイパスされた、公称８Ｇで動作するＸＦＰ送受信器についてのＲｘ電気アイ・ダイアグラムを示す図。 ２５℃における、ＣＤＲがバイパスされた、公称８Ｇで動作するＸＦＰ送受信器についてのＲｘ電気アイ・ダイアグラムを示す図。 ７０℃における、ＣＤＲがバイパスされた、公称８Ｇで動作するＸＦＰ送受信器についてのＲｘ電気アイ・ダイアグラムを示す図。 ７０℃における、ＣＤＲがバイパスされた、公称８Ｇで動作するＸＦＰ送受信器についてのＲｘ電気アイ・ダイアグラムを示す図。 ３０ｋｍファイバにわたる例示的な送受信器の、Ｒｘ感度、特に、光電力を関数とするビット・エラー率（ＢＥＲ）のグラフを示す図。

Claims (15)

  1. 送受信器であって、
    ＴＯＳＡと、
    ＲＯＳＡと、
    該ＲＯＳＡから第１シリアル電気データ・ストリームを受信するように構成された第１入力と、該第１シリアル電気データ・ストリームが、そこをパススルーする第１出力とを含む受信器アイ・オープナ回路であって、該第１シリアル電気データ・ストリームは、該第１入力においてよりも該第１出力において低いジッタ値を有する、受信器アイ・オープナ回路と、
    第２シリアル電気データ・ストリームを受信するように構成された第２入力と、該第２シリアル電気データ・ストリームが、そこをパススルーして該ＴＯＳＡに至る第２出力とを含む送信器アイ・オープナ回路であって、該第２シリアル電気データ・ストリームは、該第２入力においてよりも該第２出力において低いジッタ値を有する、送信器アイ・オープナ回路と、
    該少なくとも１つのシリアル電気データ・ストリームが、約１０Ｇｂ／ｓより小さいデータ・レートを有するときに、該シリアル電気データ・ストリームの少なくとも一方が、対応するアイ・オープナ回路をバイパスするように構成されるバイパス回路と
    を備える、送受信器。
  2. 前記バイパス回路は、前記少なくとも１つのシリアル電気データ・ストリームが、約８．５Ｇｂ／ｓのデータ・レートを有するときに、前記シリアル電気データ・ストリームの少なくとも一方が、対応するアイ・オープナ回路をバイパスすることを可能にするように構成される、請求項１に記載の送受信器。
  3. ファイバ・チャネル・プロトコルに従う、請求項１に記載の送受信器。
  4. ＸＦＰ ＭＳＡに実質的に従う、請求項１に記載の送受信器。
  5. 前記バイパス回路は、約１０Ｇｂ／ｓより小さいデータ・レートについて、
    前記第１シリアル電気データ・ストリームが、前記受信器アイ・オープナ回路をバイパスし、
    前記第２シリアル電気データ・ストリームが、前記送信器アイ・オープナ回路をバイパスする
    ように構成される、請求項１に記載の送受信器。
  6. 前記バイパス回路は、第１部分および第２部分を備え、該第１部分は、前記送信器アイ・オープナ回路に相当し、該第２部分は、前記送受信器アイ・オープナ回路に相当する、請求項１に記載の送受信器。
  7. 前記送受信器アイ・オープナ回路および前記送信器アイ・オープナ回路はそれぞれ、直列に配列された、対応するＣＤＲ、マルチプレクサ、およびリタイマを備える、請求項１に記載の送受信器。
  8. 前記送受信器アイ・オープナ回路および前記送信器アイ・オープナ回路の動作は、検出されるデータ・レートに応答する、請求項１に記載の送受信器。
  9. 前記少なくとも１つのシリアル電気データ・ストリームのバイパスは自動的に起こる、請求項１に記載の送受信器。
  10. 前記ＲＯＳＡおよび前記ＴＯＳＡの少なくとも一方の性能に関する情報を提供するように構成された診断回路をさらに備える、請求項１に記載の送受信器。
  11. 送受信器モジュールであって、
    ＸＦＰ ＭＳＡに実質的に従い、かつ、ファイバ・チャネル・システムで使用するのに適合性がある複数のコンポーネントであって、
    ＴＯＳＡと、
    ＲＯＳＡと、
    該ＲＯＳＡから第１シリアル電気データ・ストリームを受信するように構成された第１入力と、該第１シリアル電気データ・ストリームがパススルーする第１出力と含む受信器アイ・オープナ回路であって、該第１シリアル電気データ・ストリームは、該第１入力においてよりも該第１出力において低いジッタ値を有する、受信器アイ・オープナ回路と、
    第２シリアル電気データ・ストリームを受信するように構成された第２入力と、該第２シリアル電気データ・ストリームが、パススルーして該ＴＯＳＡに至る第２出力をと含む送信器アイ・オープナ回路であって、該第２シリアル電気データ・ストリームは、該第２入力においてよりも該第２出力において低いジッタ値を有する、送信器アイ・オープナ回路と、
    バイパス回路であって、該少なくとも１つのシリアル電気データ・ストリームが、約８．５Ｇｂ／ｓのデータ・レートを有するときに、該シリアル電気データ・ストリームの少なくとも一方が、対応するアイ・オープナ回路をバイパスするように構成された、バイパス回路と
    含む複数のコンポーネントを備える、送受信器モジュール。
  12. 前記バイパス回路は、ＬＯＬ信号、ＬＯＳ信号、およびバイパス信号のうちの１つと関連して動作するように構成される、請求項１１に記載の送受信器モジュール。
  13. 前記バイパス回路は、前記少なくとも１つのシリアル電気データ・ストリームが、所定の範囲のバイパス・データ・レート内に入るデータ・レートを有するときに、前記シリアル電気データ・ストリームの少なくとも一方が、対応するアイ・オープナ回路をバイパスすることを可能にするように構成される、請求項１１に記載の送受信器モジュール。
  14. 前記バイパス回路と通信し、かつ、前記バイパス回路の動作に関する信号を送受信するように構成されたバイパス制御回路をさらに備える、請求項１１に記載の送受信器モジュール。
  15. 前記バイパス制御回路は、手動制御および自動動作の少なくとも一方のために構成される、請求項１４に記載の送受信器モジュール。
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