JP2008519509A - 同調可能なリング発振器 - Google Patents
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Abstract
位相ロックループ(PLL)回路などの通信システムにおいて、広く使用されている電圧制御発振器(VCO)のようなリング発振器で、入力周波数の範囲をロックするため、本発明は、粗同調回路網と微同調回路網とを有する1つ以上の遅延回路を有する同調可能なリング発振器を提供する。粗同調回路網は、粗同調入力の関数として、最小時間遅延または最大時間遅延の一方を設定するために使用される。微同調回路網は、微同調入力の関数として、最小時間遅延と最大時間遅延との間を調整するために使用される。
Description
(分野)
本特許明細書に記載される技術は、一般的に制御発振器の分野に関する。より具体的には、本特許明細書は、粗同調入力と微同調入力との双方を有する同調可能なリング発振器について記載する。
本特許明細書に記載される技術は、一般的に制御発振器の分野に関する。より具体的には、本特許明細書は、粗同調入力と微同調入力との双方を有する同調可能なリング発振器について記載する。
(背景および概要)
電圧制御発振器(VCO)のようなリング発振器は、通信システムにおいて、特に位相ロックループ(PLL)回路において、広く使用されている。多くのPLLの用途において、入力周波数の範囲をロックすることが、しばしば必要である。例えば、2:1以上の周波数範囲は、珍しいことではない。同調可能な発振器は、例えば、要求される周波数範囲をカバーするために、PLLで使用され得る。
電圧制御発振器(VCO)のようなリング発振器は、通信システムにおいて、特に位相ロックループ(PLL)回路において、広く使用されている。多くのPLLの用途において、入力周波数の範囲をロックすることが、しばしば必要である。例えば、2:1以上の周波数範囲は、珍しいことではない。同調可能な発振器は、例えば、要求される周波数範囲をカバーするために、PLLで使用され得る。
本明細書に記載される教示に従う同調可能なリング発振器は、粗同調回路網(coarse tuning circuitry)と微同調回路網(fine tuning circuitry)とを有する1つ以上の遅延回路を含み得る。粗同調回路網は、粗同調入力の関数として、最小時間遅延または最大時間遅延の一方を設定するために使用され得る。微同調回路網は、微同調入力の関数として、最小時間遅延と最大時間遅延との間を調整するために使用され得る。
(詳細な説明)
図1は、リングトポロジーに配置された複数の遅延回路2〜6を有する例示的な同調可能なリング発振器1のブロック図である。各遅延回路2〜6は、制御遅延をインプリメントし、信号を反転し、振動信号を集団的に(collectively)生成する。振動出力を達成するために、リング1の周囲に奇数の反転があるべきである。結果として得られる振動信号は、遅延の総和の2倍に等しい周期を有する。
図1は、リングトポロジーに配置された複数の遅延回路2〜6を有する例示的な同調可能なリング発振器1のブロック図である。各遅延回路2〜6は、制御遅延をインプリメントし、信号を反転し、振動信号を集団的に(collectively)生成する。振動出力を達成するために、リング1の周囲に奇数の反転があるべきである。結果として得られる振動信号は、遅延の総和の2倍に等しい周期を有する。
遅延回路2〜6それぞれにおける遅延の長さは、したがって、リング発振器1の結果として得られる動作周波数は、微同調入力8および粗同調入力10によって制御される。粗同調入力10は、リング発振器1の周波数帯を選択するために使用され得、微同調入力8は、選択された周波数帯内の発振器周波数を同調するために使用され得る。例えば、粗同調入力は、発振器1の動作周波数帯を選択するように設定されるディスクリートな入力であり得、微同調入力は、選択された周波数帯内で発振器1を連続的に同調するためのアナログ制御であり得る。例えば、電圧制御発振器(VCO)の場合、微同調入力は、発振器への制御電圧入力であり得る。図示された例において、遅延回路2〜6のそれぞれの遅延は、微同調入力8および粗同調入力10によって制御される。しかしながら、他の例において、個別の微同調入力および/または粗同調入力が、異なる遅延回路に対して使用され得る。
一つの例において、遅延の長さは、遅延回路2〜6のそれぞれに実質的に等しく、振動信号のうちの所望の数の位相を提供し得る。さらに、リングの中に含まれる遅延回路の数は、発振器からの利用可能な位相出力に影響を及ぼし得る。例えば、振動信号の方形・反転位相が必要とされる場合、実質的に等しい遅延を有する偶数個の遅延回路が、使用され得る。
別の例において、図1の1つ以上の遅延回路2〜6は、一定の遅延を有する回路またはデバイスによって置換され得る。例えば、1つ以上の遅延回路2〜6は、一定のゲート遅延を有するインバータによって置換され得る。
図2は、同調可能なリング発振器用の例示的な遅延回路15のブロック図である。回路15は、粗同調回路16および微同調回路18を含む。また、高速経路20および低速経路22も含まれる。高速経路20および低速経路22は、例えば、それぞれ、より短い遅延およびより長い遅延を有する回路または回路素子であり得る。代替として、低速経路22は、固定遅延を有する回路または回路素子であり得、高速経路20は、低速回路22をバイパスする直接電気接続であり得る。
粗同調回路16は、高速経路20および低速経路22からの出力21、23を混合し、粗同調入力24の関数として、粗同調された信号26を生成する。粗同調回路16は、例えば、粗同調入力24によって選択されたディスクリートな設定を有するデジタルミキサであり得る。例えば、粗同調入力24で最小に設定すると、粗同調回路16は、粗同調された出力信号26の中に高速経路20からの時間遅延を含ませ得、粗同調入力24で最大に設定すると、粗同調回路16は、粗同調された出力信号26の中に低速経路22からの時間遅延を含ませ得る。粗同調設定24を最小と最大の間に設定すると、粗同調回路16は、高速経路20の時間遅延と低速経路22の時間遅延との間の量だけ粗同調出力信号26を遅延させ得る。
微同調回路18は、遅延回路入力信号28と粗同調された信号26とを混合し、微同調入力30の関数として、遅延回路出力信号32を生成する。微同調回路18は、例えば、連続的に遅延回路15の時間遅延を制御するために、微同調入力30で制御電圧を受けるアナログミキサであり得る。例えば、VCOの場合、微同調入力30は、発振器に入力される制御電圧であり得る。
動作において、粗同調回路16は、遅延回路15に対する最大時間遅延を設定する。微同調回路18は、固定最小遅延時間から粗同調回路16によって設定された最大時間遅延までの範囲内で、遅延回路15の時間遅延を同調する。
図3は、同調可能なリング発振器用の別の例示的な遅延回路34のブロック図である。回路34は、微同調回路36および粗同調回路38を含む。また、固定時間遅延40、高速回路42、および低速経路44も含まれる。高速経路42および低速経路44は、例えば、それぞれ、より短い遅延およびより長い遅延を有する回路または回路素子であり得る。代替として、低速経路44は、固定遅延を有する回路または回路素子であり得、高速経路42は、低速回路44をバイパスする直接電気接続であり得る。固定時間遅延40は、例えば、固定ゲート遅延を有するバッファであり得る。
微同調回路36は、遅延回路入力信号46と固定時間遅延40の出力41とを混合し、微同調入力信号48の関数として、微同調された出力信号50を生成する。微同調回路36は、例えば、連続的に遅延回路34の時間遅延を制御するために、微同調入力48で制御電圧を受けるアナログミキサであり得る。例えば、VCOの場合、微同調入力48は、発振器に入力される制御電圧であり得る。
微同調された出力信号50は、高速経路42および低速経路44に向けられ、これによって、信号50は、より短い遅延44およびより長い遅延42だけ、それぞれ遅延する。代替として、高速経路42は、感知される時間遅延なしに、微同調回路36の出力50と粗同調回路の入力43との間の直接電気接続を提供し得る。粗同調回路38は、高速経路42と低速経路44とからの出力43、45を混合し、粗同調入力52の関数として、遅延回路出力信号54を生成する。粗同調回路34は、例えば、粗同調入力52によって選択されるディスクリートな設定を有するデジタルミキサであり得る。例えば、粗同調入力52を最小に設定すると、粗同調回路38は、遅延回路出力信号54に高速経路42からの時間遅延を含ませ得、粗同調入力52を最大に設定すると、粗同調回路38は、遅延回路出力信号54に低速経路44からの時間遅延を含ませ得る。粗同調設定52を最小と最大との間にすると、粗同調回路38は、出力信号54を高速経路42の時間遅延と低速経路44との時間遅延との間の量だけ遅延させ得る。
動作において、粗同調回路38は、遅延回路34に対する最小時間遅延を設定する。微同調回路36は、粗同調回路38によって設定された最小時間遅延と固定最大時間遅延との間の範囲内で、遅延回路34の時間遅延を同調する。
図4は、同調可能なリング発振器に対する第三の例示的な遅延回路60のブロック図である。回路60は、第一の粗同調回路62、微同調回路64、および第二の粗同調回路66を含む。また、第一の高速経路68、第一の低速経路70、第二の高速回路72、および第二の低速経路74も含まれる。高速経路および低速経路68、70、72、74は、例えば、それぞれ、より短い遅延およびより長い遅延を有する回路または回路素子であり得る。代替として、低速経路70、74は、固定遅延を有する回路または回路素子であり得、高速経路68、72は、感知される遅延を一切有さない直接電気接続を提供し得る。
第一の粗同調回路62は、第一の高速経路68からの出力69と第一の低速経路70からの出力71とを混合し、粗同調入力76の関数として、粗同調出力信号78を生成する。粗同調回路62は、例えば、粗同調入力76によって選択されるディスクリートな設定を有するデジタルミキサであり得る。例えば、粗同調入力76を最小に設定すると、粗同調回路62は、粗同調出力78に第一の高速経路68からの時間遅延を含ませ得、粗同調入力76を最大に設定すると、粗同調回路62は、粗同調出力信号78に低速経路70からの時間遅延を含ませ得る。粗同調設定76を最小と最大との間にすると、粗同調回路62は、粗同調出力信号78に高速経路68の時間遅延と低速経路70の時間遅延との間の量だけ遅延させ得る。
微同調回路64は、遅延回路入力信号79と粗同調出力信号78とを混合し、微同調入力80の関数として、微同調出力信号82を生成する。微同調回路64は、例えば、連続的に遅延回路60の時間遅延を制御するために、微同調入力80で制御電圧を受けるアナログミキサであり得る。例えば、VCOの場合、微同調入力80は、発振器に入力される制御電圧であり得る。
微同調出力信号82は、第二の高速経路72と第二の低速経路74とに向けられ、それぞれ信号82をより短い時間遅延72、およびより長い時間遅延74だけ遅延する。代替として、高速経路72は、感知される時間遅延を有さずに、微同調回路64の出力82と第二の粗同調回路66の入力73との間の直接電気接続を提供し得る。第二の粗同調回路66は、第二の高速経路72からの出力73と第二の低速経路74からの出力75とを混合し、粗同調入力82の関数として、遅延回路出力信号84を生成する。第一の粗同調回路84と同様に、第二の粗同調回路84は、粗同調入力82によって選択されるディスクリートな設定を有するデジタルミキサであり得る。
動作において、第一の粗同調回路62は、遅延回路60に対する最大時間遅延を設定し、第二の粗同調回路66は、遅延回路60に対する最小時間遅延を設定する。微同調回路64は、第二の粗同調回路66によって設定された最小遅延時間から第一の粗同調回路62によって設定された最大時間遅延までの範囲内で、遅延回路60の時間遅延を同調する。
さらに、時間遅延60は、各粗同調設定76、82に一定ゲインを提供し得、あるいは粗同調設定76、82に依存して変動するゲインを提供し得る。例えば、同じ粗同調入力が、第一の粗同調回路62と第二の粗同調回路66との双方に使用され、第一の粗同調回路62と第二の粗同調回路66とが、等しく重み付けられる場合、遅延回路60は、一定ゲインを提供し得る(例えば、図7を参照)。可変ゲインは、第一の粗同調回路62と第二の粗同調回路66とで異なるように粗設定を重み付けることによって、あるいは第一の粗同調回路62と第二の粗同調回路66に対して異なる粗同調設定76、82を用いることによって、達成され得る(例えば、図8参照)。一つの例において、各ディスクリートな粗同調設定76、80で粗同調回路62、66によって付与される遅延時間の量は、プログラマブルであり得るし、さもなくば、人間またはマシンによって選択され得る。
図5は、別の例示的な同調可能なリング発振器90のブロック図である。発振器90は、2つの実質的に同一の遅延回路を含む。第一の遅延回路は、a1〜e1でラベル付けされ、第二の遅延回路は、a2〜e2でラベル付けされる。2つの遅延回路は、直列接続されるとともに、第二の遅延回路(a2〜e2)の出力は反転され、第一の遅延回路(a1〜e1)の入力としてフィードバックされ、リング発振器90を形成する。遅延回路の各コンポーネントは、幾分かの量の時間遅延を生じ、本明細書では、ラベルa1〜e1およびa2〜e2によって示される。2つの遅延回路は、同じ(例えば、a1=a2、b1=b2など)であるので、第一の回路(a1〜e1)の動作のみを記載する。しかしながら、リング90を介する合計時間遅延は、第一の遅延回路(a1〜e1)の時間遅延の2倍に実質的に等しいと理解されるべきである。
遅延回路は、第一の遅延(a1、a2)92、102、第一のデジタルミキサ94、104(b1、b2)、アナログミキサ(c1、c2)96、106、第二の遅延(d1、d2)98、108、および第二のデジタルミキサ(e1、e2)100、110を含む。また、第一および第二のデジタルミキサ94、100、104、110に入力される粗同調入力112、およびアナログミキサ96、106に入力される微同調入力114も示される。粗同調入力112は、デジタル制御語n[0:X]であり得る。ここで、X+1は、デジタル語におけるビット数である。微同調入力114は、アナログ制御電圧(Vfine)であり得る。
動作において、発振器90は、微同調入力112と粗同調入力114とに従って、高速遅延経路と低速遅延経路とを混合し、発振器90の動作周波数を制御する。高速経路と低速経路は、2つの時間遅延を補間して混合され、2つの時間遅延の値に依存する周波数範囲を生成する。最大周波数および最低周波数ならびにVCOゲインの粗調整は、ディスクリートな粗同調入力112によって行われる。特に、最小動作周波数(最大遅延)は、第一のデジタルミキサ(b1、b2)94、104によって制御され、最大動作周波数(最小遅延)は、第二のデジタルミキサ(e1、e2)によって制御される。最大周波数と最小周波数との間の連続微調整は、アナログミキサ(c1、c2)96、114へのアナログ微同調入力114によって行われる。
図7は、同調可能なリング発振器の例示的な動作を示すグラフ140である。発振器の最大可能周波数は、図7の参照Aで示され、発振器の最小可能周波数は、図7の参照Bで示される。図5と図7とを相互参照すると、粗同調設定112は、発振器の最大周波数と最小周波数とを決定し、微同調設定電圧114は、最大と最小との間の周波数を変動させる。例えば、最低粗同調設定114のn[0:x]=0で、発振器の周波数は、参照Bで示される最小周波数から参照Cで示される最大周波数まで、微同調制御電圧によって変動し得る。同様に、最高粗同調設定114のn[0:x]=1で、発振器の周波数は、参照Dで示される最小周波数から参照Aで示される最大周波数まで、微同調制御電圧によって変動し得る。最大設定と最初設定との間の他の粗同調設定112も、また図7に示される。
図5を再び参照すると、発振器90の最大可能周波数(図7の参照A)は、リング90を介する最短時間遅延を選択することによって規定される。遅延が最短になるのは、微同調入力114(Vfine)が、a1およびb1(ならびにa2およびb2)を介する遅延をバイパスして設定され、かつ粗同調入力112がd1(およびd2)を介する遅延をバイパスして設定されるときである。この場合、ループを介する最小遅延は、2×(c1+e1)であり、その結果得られる最大周波数は、1/(4×(c1+e1))である。微同調入力114(Vfine)は、例えば、制御電圧Vfineを最大値に設定することによって、a1およびb1を介する遅延をバイパスして設定され得る。粗同調入力112は、例えば、制御語n[0:X]のビットの全てをロジックの高い状態(logic high state)(n[0:X]=1)に設定して、d1を介する遅延をバイパスして設定され得る。この最大粗同調設定112で、発振器90の最小周波数(図7の参照D)は、1/(4×(b1+c1+e1))である。
発振器90の最小可能周波数(図7の参照B)は、リング90を介する最長時間遅延を選択することによって規定される。遅延が最長になるのは、粗同調入力112が、a1およびd1(ならびにa2およびd2)からの合計遅延を含むように設定され、かつ微同調入力114(Vfine)がa1およびb1ならびに(a2およびb2)を含むように設定されるときである。この場合、ループを介する最大遅延は、2×(a1+b1+c1+d1+e1)であり、その結果得られる最小周波数は、1/(4×(a1+b1+c1+d1+e1))である。微同調入力114(Vfine)は、例えば、制御電圧Vfineを最小値に設定することにより、a1およびb1ならびに(a2およびb2)からの合計遅延を含むように設定され得る。粗同調入力112は、例えば、制御語n[0:X]のビットの全てをロジックの低い状態(n[0:X]=0)に設定することにより、a1およびd1ならびに(a2およびd2)からの合計遅延を含むように設定され得る。この最小粗同調設定112で、発振器90の最大周波数(図7の参照C)は、1/(4×(c1+d1+e1))である。
図6は、同調可能なリング発振器を粗同調するための例示的なデジタルミキサ120の模式図である。ミキサ120は、第一の差動入力122(Vslow)、第二の差動入力124(Vfast)、複数の制御語差動入力126〜130、および複数の重み付け電流ソース132〜136を含む。しかしながら、図6の回路は、図1〜図5の回路と同様に、差動回路またはシングルエンド回路のいずれかのコンポーネントを用いて、インプリメントされ得ることは、理解されるべきである。
動作において、ミキサ120への制御語入力126〜130によって、制御語n[0:X]126〜130が値を増やすにつれて、重み付け電流ソース132〜136は、連続的に、低速経路122から高速経路124へとスイッチングされる。電流ソース132〜136のそれぞれは、事前に設定されたW/L比(W1/L1、W2/L1・・・WX/L1)を有し、この比が、電流ソース132〜136の重み付けを制御する。電流ソース132〜136における電流の全ての合計は、一定のままに留まるが、電流の経路は、制御語126〜130の選択によって変動する。より多くの電流が、高速経路124にルーティングされるとき、第二の差動入力124(Vfast)にある時間遅延に、より多くの重み付けが与えられる。同様に、より多くの電流が、低速経路122にルーティングされるとき、第一の差動入力122(Vslow)にある時間遅延に、より多くの重み付けが与えられる。電流ソース132〜136のそれぞれに対するW/L比(W1/L1、W2/L1・・・WX/L1)は、例えば、粗同調設定112間の周波数差を規定するように、プログラムされ得るか、さもなくば選択され得る。
この書面による説明は、最適モードを含む本発明を開示するために、また当業者が本発明を実施し、使用することを可能にするために、例を用いている。本発明の特許性のある範囲には、当業者が想到する他の例も含み得る。例えば、一例として、1つ以上の粗同調設定112で、第一のデジタルミキサ(b1およびb2)における電流重み付け(W/L)は、第二のデジタルミキサ(e1およびe2)における電流重み付け(W/L)とは異なり得て、その結果、図8に示されるように、粗同調設定112の一部または全部に対するゲインが異なり得る。すなわち、各粗同調設定に対する最大周波数および最小周波数は、W/L比(W1/L1、W2/L1・・・WX/L1)をプログラムすることによって、さもなくば選択することによって、独立に設定され得、こうして、各粗同調設定に対するゲインを独立に規定し得る。
Claims (22)
- 遅延回路を有する同調可能なリング発振器であって、該遅延回路は、
粗同調入力の関数として、最小時間遅延または最大時間遅延の一方を設定するための粗同調回路網と、
微同調入力の関数として、該最小時間遅延と該最大時間遅延との間を調整する微同調回路網と
を備える、同調可能なリング発振器。 - 前記遅延回路は、入力信号を受信し、該入力信号を遅延して、遅延出力信号を生成するように動作可能な遅延素子をさらに備え、
前記粗同調回路網は、前記粗同調入力の関数として、該入力信号と該遅延出力信号とを混合して、前記最小時間遅延または前記最大時間遅延の一方を設定するように動作可能である、請求項1に記載の同調可能なリング発振器。 - 前記遅延素子は、バッファである、請求項2に記載の同調可能なリング発振器。
- 前記粗同調回路網は、デジタルミキサである、請求項1に記載の同調可能なリング発振器。
- 前記粗同調入力は、デジタル制御語である、請求項4に記載の同調可能なリング発振器。
- 前記微同調回路網は、アナログミキサである、請求項1に記載の同調可能なリング発振器。
- 前記微同調入力は、前記同調可能なリング発振器への制御電圧入力である、請求項6に記載の同調可能なリング発振器。
- 前記遅延回路は、
第一の固定時間遅延を入力信号に付与して、第一の遅延出力信号を生成するように、動作可能な高速経路遅延と、
第二の固定時間遅延を入力信号に付与して、第二の遅延出力信号を生成するように、動作可能な低速経路遅延と
をさらに備え、
前記粗同調回路網は、該第一の遅延出力信号と該第二の遅延出力信号とを混合して、前記粗同調入力の関数として、前記最小時間遅延または前記最大時間遅延の一方を設定するように動作可能である、請求項1に記載の同調可能なリング発振器。 - 前記最小時間遅延または前記最大時間遅延の他方は、固定値を有する、請求項1に記載の同調可能なリング発振器。
- 前記粗同調回路網は、前記最大時間遅延を設定し、
前記遅延回路は、前記最小時間遅延を設定するための第二の粗同調回路網をさらに備える、請求項1に記載の同調可能なリング発振器。 - 前記第二の粗同調回路網は、前記粗同調入力の関数として、前記最小時間遅延を設定するように動作可能である、請求項10に記載の同調可能なリング発振器。
- 前記第二の粗同調回路網は、第二の粗同調入力の関数として、前記最小時間遅延を設定するように動作可能である、請求項10に記載の同調可能なリング発振器。
- 前記遅延回路は、
第一の固定時間遅延を遅延素子入力信号に付与して、第一の遅延出力信号を生成するように、動作可能な第一の遅延素子と、
第二の固定時間遅延を微同調回路網出力信号に付与して、第二の遅延出力信号を生成するように、動作可能な第二の遅延素子と
をさらに備え、
前記粗同調回路網は、該遅延素子入力信号と該第一の遅延出力信号とを混合して、前記粗同調入力の関数として、前記最大時間遅延を設定するように動作可能であり、前記第二の粗同調回路網は、該微同調回路網出力信号と該第二の遅延出力信号とを混合して、前記粗同調入力の関数として、前記最小時間遅延を設定するように動作可能である、請求項11に記載の同調可能なリング発振器。 - 前記第一および第二の遅延素子は、バッファである、請求項13に記載の同調可能なリング発振器。
- 前記粗同調回路網および前記第二の粗同調回路網は、デジタルミキサであり、前記粗同調入力は、デジタル制御語である、請求項13に記載の同調可能なリング発振器。
- 前記粗同調入力は、所定の設定数を含み得、
前記粗同調回路網および前記第二の粗同調回路網は、該設定のそれぞれで、所定の電流重み付けを付与するように構成される、請求項11に記載の同調可能なリング発振器。 - 前記所定の電流重み付けは、前記設定のそれぞれで、等しい値を有する一定の発振器ゲインを規定する、請求項16に記載の同調可能なリング発振器。
- 前記所定の電流重み付けは、2つ以上の設定で、異なる発振器ゲイン値を生成する、請求項16に記載の同調可能なリング発振器。
- 前記遅延回路は、フィードバックループに直列結合される複数の遅延回路の一つである、請求項1に記載の同調可能なリング発振器。
- 前記遅延回路は、直列結合される2つの遅延回路の一方であり、
該2つの遅延回路の第一の遅延回路の出力は、該2つの遅延回路の第二の遅延回路の入力として結合され、該2つの遅延回路の該第二の遅延回路の出力は、反転され、該2つの遅延回路の該第一の遅延回路の入力として結合される、請求項1に記載の同調可能なリング発振器。 - 複数の遅延回路を有するリング発振器において、該複数の遅延回路は、
第一の時間遅延を生じさせる手段と、
第二の時間遅延を生じさせる手段と、
該遅延回路の合計時間遅延の中の該第一の時間遅延の量を制御することによって、該遅延回路の最大時間遅延を設定する手段と、
該遅延回路の該合計時間遅延の中の該第二の時間遅延の量を制御することによって、該遅延回路の最小時間遅延を設定する手段と、
該最小遅延時間と該最大遅延時間との間の該遅延回路の該合計時間遅延を調整する手段と
をそれぞれ備える、複数の遅延回路。 - リング発振器の動作周波数を制御する方法であって、
粗同調入力信号を受信することと、
微同調入力信号を受信することと、
該粗同調入力信号の関数として、該リング発振器の最大動作周波数および最小動作周波数とを設定することと、
該微同調入力信号を用いて、該最小動作周波数と該最大動作周波数との間で、該リング発振器の該動作周波数を調整することと
を包含する、方法。
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