JP2008519509A

JP2008519509A - 同調可能なリング発振器

Info

Publication number: JP2008519509A
Application number: JP2007539434A
Authority: JP
Inventors: ホセインシャキバ，; エリックイオゼフ，
Original assignee: ジェナムコーポレイション
Priority date: 2004-11-04
Filing date: 2005-11-03
Publication date: 2008-06-05
Also published as: KR20070074651A; GB2436977A; CN101103521A; WO2006056041A1; US20060091967A1; GB0708538D0; US7180378B2

Abstract

位相ロックループ（ＰＬＬ）回路などの通信システムにおいて、広く使用されている電圧制御発振器（ＶＣＯ）のようなリング発振器で、入力周波数の範囲をロックするため、本発明は、粗同調回路網と微同調回路網とを有する１つ以上の遅延回路を有する同調可能なリング発振器を提供する。粗同調回路網は、粗同調入力の関数として、最小時間遅延または最大時間遅延の一方を設定するために使用される。微同調回路網は、微同調入力の関数として、最小時間遅延と最大時間遅延との間を調整するために使用される。

Description

（分野）
本特許明細書に記載される技術は、一般的に制御発振器の分野に関する。より具体的には、本特許明細書は、粗同調入力と微同調入力との双方を有する同調可能なリング発振器について記載する。

（背景および概要）
電圧制御発振器（ＶＣＯ）のようなリング発振器は、通信システムにおいて、特に位相ロックループ（ＰＬＬ）回路において、広く使用されている。多くのＰＬＬの用途において、入力周波数の範囲をロックすることが、しばしば必要である。例えば、２：１以上の周波数範囲は、珍しいことではない。同調可能な発振器は、例えば、要求される周波数範囲をカバーするために、ＰＬＬで使用され得る。

本明細書に記載される教示に従う同調可能なリング発振器は、粗同調回路網（ｃｏａｒｓｅｔｕｎｉｎｇｃｉｒｃｕｉｔｒｙ）と微同調回路網（ｆｉｎｅｔｕｎｉｎｇｃｉｒｃｕｉｔｒｙ）とを有する１つ以上の遅延回路を含み得る。粗同調回路網は、粗同調入力の関数として、最小時間遅延または最大時間遅延の一方を設定するために使用され得る。微同調回路網は、微同調入力の関数として、最小時間遅延と最大時間遅延との間を調整するために使用され得る。

（詳細な説明）
図１は、リングトポロジーに配置された複数の遅延回路２〜６を有する例示的な同調可能なリング発振器１のブロック図である。各遅延回路２〜６は、制御遅延をインプリメントし、信号を反転し、振動信号を集団的に（ｃｏｌｌｅｃｔｉｖｅｌｙ）生成する。振動出力を達成するために、リング１の周囲に奇数の反転があるべきである。結果として得られる振動信号は、遅延の総和の２倍に等しい周期を有する。

遅延回路２〜６それぞれにおける遅延の長さは、したがって、リング発振器１の結果として得られる動作周波数は、微同調入力８および粗同調入力１０によって制御される。粗同調入力１０は、リング発振器１の周波数帯を選択するために使用され得、微同調入力８は、選択された周波数帯内の発振器周波数を同調するために使用され得る。例えば、粗同調入力は、発振器１の動作周波数帯を選択するように設定されるディスクリートな入力であり得、微同調入力は、選択された周波数帯内で発振器１を連続的に同調するためのアナログ制御であり得る。例えば、電圧制御発振器（ＶＣＯ）の場合、微同調入力は、発振器への制御電圧入力であり得る。図示された例において、遅延回路２〜６のそれぞれの遅延は、微同調入力８および粗同調入力１０によって制御される。しかしながら、他の例において、個別の微同調入力および／または粗同調入力が、異なる遅延回路に対して使用され得る。

一つの例において、遅延の長さは、遅延回路２〜６のそれぞれに実質的に等しく、振動信号のうちの所望の数の位相を提供し得る。さらに、リングの中に含まれる遅延回路の数は、発振器からの利用可能な位相出力に影響を及ぼし得る。例えば、振動信号の方形・反転位相が必要とされる場合、実質的に等しい遅延を有する偶数個の遅延回路が、使用され得る。

別の例において、図１の１つ以上の遅延回路２〜６は、一定の遅延を有する回路またはデバイスによって置換され得る。例えば、１つ以上の遅延回路２〜６は、一定のゲート遅延を有するインバータによって置換され得る。

図２は、同調可能なリング発振器用の例示的な遅延回路１５のブロック図である。回路１５は、粗同調回路１６および微同調回路１８を含む。また、高速経路２０および低速経路２２も含まれる。高速経路２０および低速経路２２は、例えば、それぞれ、より短い遅延およびより長い遅延を有する回路または回路素子であり得る。代替として、低速経路２２は、固定遅延を有する回路または回路素子であり得、高速経路２０は、低速回路２２をバイパスする直接電気接続であり得る。

粗同調回路１６は、高速経路２０および低速経路２２からの出力２１、２３を混合し、粗同調入力２４の関数として、粗同調された信号２６を生成する。粗同調回路１６は、例えば、粗同調入力２４によって選択されたディスクリートな設定を有するデジタルミキサであり得る。例えば、粗同調入力２４で最小に設定すると、粗同調回路１６は、粗同調された出力信号２６の中に高速経路２０からの時間遅延を含ませ得、粗同調入力２４で最大に設定すると、粗同調回路１６は、粗同調された出力信号２６の中に低速経路２２からの時間遅延を含ませ得る。粗同調設定２４を最小と最大の間に設定すると、粗同調回路１６は、高速経路２０の時間遅延と低速経路２２の時間遅延との間の量だけ粗同調出力信号２６を遅延させ得る。

微同調回路１８は、遅延回路入力信号２８と粗同調された信号２６とを混合し、微同調入力３０の関数として、遅延回路出力信号３２を生成する。微同調回路１８は、例えば、連続的に遅延回路１５の時間遅延を制御するために、微同調入力３０で制御電圧を受けるアナログミキサであり得る。例えば、ＶＣＯの場合、微同調入力３０は、発振器に入力される制御電圧であり得る。

動作において、粗同調回路１６は、遅延回路１５に対する最大時間遅延を設定する。微同調回路１８は、固定最小遅延時間から粗同調回路１６によって設定された最大時間遅延までの範囲内で、遅延回路１５の時間遅延を同調する。

図３は、同調可能なリング発振器用の別の例示的な遅延回路３４のブロック図である。回路３４は、微同調回路３６および粗同調回路３８を含む。また、固定時間遅延４０、高速回路４２、および低速経路４４も含まれる。高速経路４２および低速経路４４は、例えば、それぞれ、より短い遅延およびより長い遅延を有する回路または回路素子であり得る。代替として、低速経路４４は、固定遅延を有する回路または回路素子であり得、高速経路４２は、低速回路４４をバイパスする直接電気接続であり得る。固定時間遅延４０は、例えば、固定ゲート遅延を有するバッファであり得る。

微同調回路３６は、遅延回路入力信号４６と固定時間遅延４０の出力４１とを混合し、微同調入力信号４８の関数として、微同調された出力信号５０を生成する。微同調回路３６は、例えば、連続的に遅延回路３４の時間遅延を制御するために、微同調入力４８で制御電圧を受けるアナログミキサであり得る。例えば、ＶＣＯの場合、微同調入力４８は、発振器に入力される制御電圧であり得る。

微同調された出力信号５０は、高速経路４２および低速経路４４に向けられ、これによって、信号５０は、より短い遅延４４およびより長い遅延４２だけ、それぞれ遅延する。代替として、高速経路４２は、感知される時間遅延なしに、微同調回路３６の出力５０と粗同調回路の入力４３との間の直接電気接続を提供し得る。粗同調回路３８は、高速経路４２と低速経路４４とからの出力４３、４５を混合し、粗同調入力５２の関数として、遅延回路出力信号５４を生成する。粗同調回路３４は、例えば、粗同調入力５２によって選択されるディスクリートな設定を有するデジタルミキサであり得る。例えば、粗同調入力５２を最小に設定すると、粗同調回路３８は、遅延回路出力信号５４に高速経路４２からの時間遅延を含ませ得、粗同調入力５２を最大に設定すると、粗同調回路３８は、遅延回路出力信号５４に低速経路４４からの時間遅延を含ませ得る。粗同調設定５２を最小と最大との間にすると、粗同調回路３８は、出力信号５４を高速経路４２の時間遅延と低速経路４４との時間遅延との間の量だけ遅延させ得る。

動作において、粗同調回路３８は、遅延回路３４に対する最小時間遅延を設定する。微同調回路３６は、粗同調回路３８によって設定された最小時間遅延と固定最大時間遅延との間の範囲内で、遅延回路３４の時間遅延を同調する。

図４は、同調可能なリング発振器に対する第三の例示的な遅延回路６０のブロック図である。回路６０は、第一の粗同調回路６２、微同調回路６４、および第二の粗同調回路６６を含む。また、第一の高速経路６８、第一の低速経路７０、第二の高速回路７２、および第二の低速経路７４も含まれる。高速経路および低速経路６８、７０、７２、７４は、例えば、それぞれ、より短い遅延およびより長い遅延を有する回路または回路素子であり得る。代替として、低速経路７０、７４は、固定遅延を有する回路または回路素子であり得、高速経路６８、７２は、感知される遅延を一切有さない直接電気接続を提供し得る。

第一の粗同調回路６２は、第一の高速経路６８からの出力６９と第一の低速経路７０からの出力７１とを混合し、粗同調入力７６の関数として、粗同調出力信号７８を生成する。粗同調回路６２は、例えば、粗同調入力７６によって選択されるディスクリートな設定を有するデジタルミキサであり得る。例えば、粗同調入力７６を最小に設定すると、粗同調回路６２は、粗同調出力７８に第一の高速経路６８からの時間遅延を含ませ得、粗同調入力７６を最大に設定すると、粗同調回路６２は、粗同調出力信号７８に低速経路７０からの時間遅延を含ませ得る。粗同調設定７６を最小と最大との間にすると、粗同調回路６２は、粗同調出力信号７８に高速経路６８の時間遅延と低速経路７０の時間遅延との間の量だけ遅延させ得る。

微同調回路６４は、遅延回路入力信号７９と粗同調出力信号７８とを混合し、微同調入力８０の関数として、微同調出力信号８２を生成する。微同調回路６４は、例えば、連続的に遅延回路６０の時間遅延を制御するために、微同調入力８０で制御電圧を受けるアナログミキサであり得る。例えば、ＶＣＯの場合、微同調入力８０は、発振器に入力される制御電圧であり得る。

微同調出力信号８２は、第二の高速経路７２と第二の低速経路７４とに向けられ、それぞれ信号８２をより短い時間遅延７２、およびより長い時間遅延７４だけ遅延する。代替として、高速経路７２は、感知される時間遅延を有さずに、微同調回路６４の出力８２と第二の粗同調回路６６の入力７３との間の直接電気接続を提供し得る。第二の粗同調回路６６は、第二の高速経路７２からの出力７３と第二の低速経路７４からの出力７５とを混合し、粗同調入力８２の関数として、遅延回路出力信号８４を生成する。第一の粗同調回路８４と同様に、第二の粗同調回路８４は、粗同調入力８２によって選択されるディスクリートな設定を有するデジタルミキサであり得る。

動作において、第一の粗同調回路６２は、遅延回路６０に対する最大時間遅延を設定し、第二の粗同調回路６６は、遅延回路６０に対する最小時間遅延を設定する。微同調回路６４は、第二の粗同調回路６６によって設定された最小遅延時間から第一の粗同調回路６２によって設定された最大時間遅延までの範囲内で、遅延回路６０の時間遅延を同調する。

さらに、時間遅延６０は、各粗同調設定７６、８２に一定ゲインを提供し得、あるいは粗同調設定７６、８２に依存して変動するゲインを提供し得る。例えば、同じ粗同調入力が、第一の粗同調回路６２と第二の粗同調回路６６との双方に使用され、第一の粗同調回路６２と第二の粗同調回路６６とが、等しく重み付けられる場合、遅延回路６０は、一定ゲインを提供し得る（例えば、図７を参照）。可変ゲインは、第一の粗同調回路６２と第二の粗同調回路６６とで異なるように粗設定を重み付けることによって、あるいは第一の粗同調回路６２と第二の粗同調回路６６に対して異なる粗同調設定７６、８２を用いることによって、達成され得る（例えば、図８参照）。一つの例において、各ディスクリートな粗同調設定７６、８０で粗同調回路６２、６６によって付与される遅延時間の量は、プログラマブルであり得るし、さもなくば、人間またはマシンによって選択され得る。

図５は、別の例示的な同調可能なリング発振器９０のブロック図である。発振器９０は、２つの実質的に同一の遅延回路を含む。第一の遅延回路は、ａ１〜ｅ１でラベル付けされ、第二の遅延回路は、ａ２〜ｅ２でラベル付けされる。２つの遅延回路は、直列接続されるとともに、第二の遅延回路（ａ２〜ｅ２）の出力は反転され、第一の遅延回路（ａ１〜ｅ１）の入力としてフィードバックされ、リング発振器９０を形成する。遅延回路の各コンポーネントは、幾分かの量の時間遅延を生じ、本明細書では、ラベルａ１〜ｅ１およびａ２〜ｅ２によって示される。２つの遅延回路は、同じ（例えば、ａ１＝ａ２、ｂ１＝ｂ２など）であるので、第一の回路（ａ１〜ｅ１）の動作のみを記載する。しかしながら、リング９０を介する合計時間遅延は、第一の遅延回路（ａ１〜ｅ１）の時間遅延の２倍に実質的に等しいと理解されるべきである。

遅延回路は、第一の遅延（ａ１、ａ２）９２、１０２、第一のデジタルミキサ９４、１０４（ｂ１、ｂ２）、アナログミキサ（ｃ１、ｃ２）９６、１０６、第二の遅延（ｄ１、ｄ２）９８、１０８、および第二のデジタルミキサ（ｅ１、ｅ２）１００、１１０を含む。また、第一および第二のデジタルミキサ９４、１００、１０４、１１０に入力される粗同調入力１１２、およびアナログミキサ９６、１０６に入力される微同調入力１１４も示される。粗同調入力１１２は、デジタル制御語ｎ［０：Ｘ］であり得る。ここで、Ｘ＋１は、デジタル語におけるビット数である。微同調入力１１４は、アナログ制御電圧（Ｖｆｉｎｅ）であり得る。

動作において、発振器９０は、微同調入力１１２と粗同調入力１１４とに従って、高速遅延経路と低速遅延経路とを混合し、発振器９０の動作周波数を制御する。高速経路と低速経路は、２つの時間遅延を補間して混合され、２つの時間遅延の値に依存する周波数範囲を生成する。最大周波数および最低周波数ならびにＶＣＯゲインの粗調整は、ディスクリートな粗同調入力１１２によって行われる。特に、最小動作周波数（最大遅延）は、第一のデジタルミキサ（ｂ１、ｂ２）９４、１０４によって制御され、最大動作周波数（最小遅延）は、第二のデジタルミキサ（ｅ１、ｅ２）によって制御される。最大周波数と最小周波数との間の連続微調整は、アナログミキサ（ｃ１、ｃ２）９６、１１４へのアナログ微同調入力１１４によって行われる。

図７は、同調可能なリング発振器の例示的な動作を示すグラフ１４０である。発振器の最大可能周波数は、図７の参照Ａで示され、発振器の最小可能周波数は、図７の参照Ｂで示される。図５と図７とを相互参照すると、粗同調設定１１２は、発振器の最大周波数と最小周波数とを決定し、微同調設定電圧１１４は、最大と最小との間の周波数を変動させる。例えば、最低粗同調設定１１４のｎ［０：ｘ］＝０で、発振器の周波数は、参照Ｂで示される最小周波数から参照Ｃで示される最大周波数まで、微同調制御電圧によって変動し得る。同様に、最高粗同調設定１１４のｎ［０：ｘ］＝１で、発振器の周波数は、参照Ｄで示される最小周波数から参照Ａで示される最大周波数まで、微同調制御電圧によって変動し得る。最大設定と最初設定との間の他の粗同調設定１１２も、また図７に示される。

図５を再び参照すると、発振器９０の最大可能周波数（図７の参照Ａ）は、リング９０を介する最短時間遅延を選択することによって規定される。遅延が最短になるのは、微同調入力１１４（Ｖｆｉｎｅ）が、ａ１およびｂ１（ならびにａ２およびｂ２）を介する遅延をバイパスして設定され、かつ粗同調入力１１２がｄ１（およびｄ２）を介する遅延をバイパスして設定されるときである。この場合、ループを介する最小遅延は、２×（ｃ１＋ｅ１）であり、その結果得られる最大周波数は、１／（４×（ｃ１＋ｅ１））である。微同調入力１１４（Ｖｆｉｎｅ）は、例えば、制御電圧Ｖｆｉｎｅを最大値に設定することによって、ａ１およびｂ１を介する遅延をバイパスして設定され得る。粗同調入力１１２は、例えば、制御語ｎ［０：Ｘ］のビットの全てをロジックの高い状態（ｌｏｇｉｃｈｉｇｈｓｔａｔｅ）（ｎ［０：Ｘ］＝１）に設定して、ｄ１を介する遅延をバイパスして設定され得る。この最大粗同調設定１１２で、発振器９０の最小周波数（図７の参照Ｄ）は、１／（４×（ｂ１＋ｃ１＋ｅ１））である。

発振器９０の最小可能周波数（図７の参照Ｂ）は、リング９０を介する最長時間遅延を選択することによって規定される。遅延が最長になるのは、粗同調入力１１２が、ａ１およびｄ１（ならびにａ２およびｄ２）からの合計遅延を含むように設定され、かつ微同調入力１１４（Ｖｆｉｎｅ）がａ１およびｂ１ならびに（ａ２およびｂ２）を含むように設定されるときである。この場合、ループを介する最大遅延は、２×（ａ１＋ｂ１＋ｃ１＋ｄ１＋ｅ１）であり、その結果得られる最小周波数は、１／（４×（ａ１＋ｂ１＋ｃ１＋ｄ１＋ｅ１））である。微同調入力１１４（Ｖｆｉｎｅ）は、例えば、制御電圧Ｖｆｉｎｅを最小値に設定することにより、ａ１およびｂ１ならびに（ａ２およびｂ２）からの合計遅延を含むように設定され得る。粗同調入力１１２は、例えば、制御語ｎ［０：Ｘ］のビットの全てをロジックの低い状態（ｎ［０：Ｘ］＝０）に設定することにより、ａ１およびｄ１ならびに（ａ２およびｄ２）からの合計遅延を含むように設定され得る。この最小粗同調設定１１２で、発振器９０の最大周波数（図７の参照Ｃ）は、１／（４×（ｃ１＋ｄ１＋ｅ１））である。

図６は、同調可能なリング発振器を粗同調するための例示的なデジタルミキサ１２０の模式図である。ミキサ１２０は、第一の差動入力１２２（Ｖｓｌｏｗ）、第二の差動入力１２４（Ｖｆａｓｔ）、複数の制御語差動入力１２６〜１３０、および複数の重み付け電流ソース１３２〜１３６を含む。しかしながら、図６の回路は、図１〜図５の回路と同様に、差動回路またはシングルエンド回路のいずれかのコンポーネントを用いて、インプリメントされ得ることは、理解されるべきである。

動作において、ミキサ１２０への制御語入力１２６〜１３０によって、制御語ｎ［０：Ｘ］１２６〜１３０が値を増やすにつれて、重み付け電流ソース１３２〜１３６は、連続的に、低速経路１２２から高速経路１２４へとスイッチングされる。電流ソース１３２〜１３６のそれぞれは、事前に設定されたＷ／Ｌ比（Ｗ１／Ｌ１、Ｗ２／Ｌ１・・・ＷＸ／Ｌ１）を有し、この比が、電流ソース１３２〜１３６の重み付けを制御する。電流ソース１３２〜１３６における電流の全ての合計は、一定のままに留まるが、電流の経路は、制御語１２６〜１３０の選択によって変動する。より多くの電流が、高速経路１２４にルーティングされるとき、第二の差動入力１２４（Ｖｆａｓｔ）にある時間遅延に、より多くの重み付けが与えられる。同様に、より多くの電流が、低速経路１２２にルーティングされるとき、第一の差動入力１２２（Ｖｓｌｏｗ）にある時間遅延に、より多くの重み付けが与えられる。電流ソース１３２〜１３６のそれぞれに対するＷ／Ｌ比（Ｗ１／Ｌ１、Ｗ２／Ｌ１・・・ＷＸ／Ｌ１）は、例えば、粗同調設定１１２間の周波数差を規定するように、プログラムされ得るか、さもなくば選択され得る。

この書面による説明は、最適モードを含む本発明を開示するために、また当業者が本発明を実施し、使用することを可能にするために、例を用いている。本発明の特許性のある範囲には、当業者が想到する他の例も含み得る。例えば、一例として、１つ以上の粗同調設定１１２で、第一のデジタルミキサ（ｂ１およびｂ２）における電流重み付け（Ｗ／Ｌ）は、第二のデジタルミキサ（ｅ１およびｅ２）における電流重み付け（Ｗ／Ｌ）とは異なり得て、その結果、図８に示されるように、粗同調設定１１２の一部または全部に対するゲインが異なり得る。すなわち、各粗同調設定に対する最大周波数および最小周波数は、Ｗ／Ｌ比（Ｗ１／Ｌ１、Ｗ２／Ｌ１・・・ＷＸ／Ｌ１）をプログラムすることによって、さもなくば選択することによって、独立に設定され得、こうして、各粗同調設定に対するゲインを独立に規定し得る。

図１は、複数の遅延回路を有する例示的な同調可能なリング発振器のブロック図である。図２は、同調可能なリング発振器用の例示的な遅延回路のブロック図である。図３は、同調可能なリング発振器用の別の例示的な遅延回路のブロック図である。図４は、同調可能なリング発振器用の第三の例示的な遅延回路のブロック図である。図５は、別の例示的な同調可能なリング発振器のブロック図である。図６は、同調可能なリング発振器を粗同調するための例示的なデジタルミキサの模式図である。図７は、同調可能なリング発振器の例示的な動作を示すグラフである。図８は、同調可能なリング発振器の追加の例示的な動作を示すグラフである。

Claims

遅延回路を有する同調可能なリング発振器であって、該遅延回路は、
粗同調入力の関数として、最小時間遅延または最大時間遅延の一方を設定するための粗同調回路網と、
微同調入力の関数として、該最小時間遅延と該最大時間遅延との間を調整する微同調回路網と
を備える、同調可能なリング発振器。
前記遅延回路は、入力信号を受信し、該入力信号を遅延して、遅延出力信号を生成するように動作可能な遅延素子をさらに備え、
前記粗同調回路網は、前記粗同調入力の関数として、該入力信号と該遅延出力信号とを混合して、前記最小時間遅延または前記最大時間遅延の一方を設定するように動作可能である、請求項１に記載の同調可能なリング発振器。
前記遅延素子は、バッファである、請求項２に記載の同調可能なリング発振器。
前記粗同調回路網は、デジタルミキサである、請求項１に記載の同調可能なリング発振器。
前記粗同調入力は、デジタル制御語である、請求項４に記載の同調可能なリング発振器。
前記微同調回路網は、アナログミキサである、請求項１に記載の同調可能なリング発振器。
前記微同調入力は、前記同調可能なリング発振器への制御電圧入力である、請求項６に記載の同調可能なリング発振器。
前記遅延回路は、
第一の固定時間遅延を入力信号に付与して、第一の遅延出力信号を生成するように、動作可能な高速経路遅延と、
第二の固定時間遅延を入力信号に付与して、第二の遅延出力信号を生成するように、動作可能な低速経路遅延と
をさらに備え、
前記粗同調回路網は、該第一の遅延出力信号と該第二の遅延出力信号とを混合して、前記粗同調入力の関数として、前記最小時間遅延または前記最大時間遅延の一方を設定するように動作可能である、請求項１に記載の同調可能なリング発振器。
前記最小時間遅延または前記最大時間遅延の他方は、固定値を有する、請求項１に記載の同調可能なリング発振器。
前記粗同調回路網は、前記最大時間遅延を設定し、
前記遅延回路は、前記最小時間遅延を設定するための第二の粗同調回路網をさらに備える、請求項１に記載の同調可能なリング発振器。
前記第二の粗同調回路網は、前記粗同調入力の関数として、前記最小時間遅延を設定するように動作可能である、請求項１０に記載の同調可能なリング発振器。
前記第二の粗同調回路網は、第二の粗同調入力の関数として、前記最小時間遅延を設定するように動作可能である、請求項１０に記載の同調可能なリング発振器。
前記遅延回路は、
第一の固定時間遅延を遅延素子入力信号に付与して、第一の遅延出力信号を生成するように、動作可能な第一の遅延素子と、
第二の固定時間遅延を微同調回路網出力信号に付与して、第二の遅延出力信号を生成するように、動作可能な第二の遅延素子と
をさらに備え、
前記粗同調回路網は、該遅延素子入力信号と該第一の遅延出力信号とを混合して、前記粗同調入力の関数として、前記最大時間遅延を設定するように動作可能であり、前記第二の粗同調回路網は、該微同調回路網出力信号と該第二の遅延出力信号とを混合して、前記粗同調入力の関数として、前記最小時間遅延を設定するように動作可能である、請求項１１に記載の同調可能なリング発振器。
前記第一および第二の遅延素子は、バッファである、請求項１３に記載の同調可能なリング発振器。
前記粗同調回路網および前記第二の粗同調回路網は、デジタルミキサであり、前記粗同調入力は、デジタル制御語である、請求項１３に記載の同調可能なリング発振器。
前記粗同調入力は、所定の設定数を含み得、
前記粗同調回路網および前記第二の粗同調回路網は、該設定のそれぞれで、所定の電流重み付けを付与するように構成される、請求項１１に記載の同調可能なリング発振器。
前記所定の電流重み付けは、前記設定のそれぞれで、等しい値を有する一定の発振器ゲインを規定する、請求項１６に記載の同調可能なリング発振器。
前記所定の電流重み付けは、２つ以上の設定で、異なる発振器ゲイン値を生成する、請求項１６に記載の同調可能なリング発振器。
前記遅延回路は、フィードバックループに直列結合される複数の遅延回路の一つである、請求項１に記載の同調可能なリング発振器。
前記遅延回路は、直列結合される２つの遅延回路の一方であり、
該２つの遅延回路の第一の遅延回路の出力は、該２つの遅延回路の第二の遅延回路の入力として結合され、該２つの遅延回路の該第二の遅延回路の出力は、反転され、該２つの遅延回路の該第一の遅延回路の入力として結合される、請求項１に記載の同調可能なリング発振器。
複数の遅延回路を有するリング発振器において、該複数の遅延回路は、
第一の時間遅延を生じさせる手段と、
第二の時間遅延を生じさせる手段と、
該遅延回路の合計時間遅延の中の該第一の時間遅延の量を制御することによって、該遅延回路の最大時間遅延を設定する手段と、
該遅延回路の該合計時間遅延の中の該第二の時間遅延の量を制御することによって、該遅延回路の最小時間遅延を設定する手段と、
該最小遅延時間と該最大遅延時間との間の該遅延回路の該合計時間遅延を調整する手段と
をそれぞれ備える、複数の遅延回路。
リング発振器の動作周波数を制御する方法であって、
粗同調入力信号を受信することと、
微同調入力信号を受信することと、
該粗同調入力信号の関数として、該リング発振器の最大動作周波数および最小動作周波数とを設定することと、
該微同調入力信号を用いて、該最小動作周波数と該最大動作周波数との間で、該リング発振器の該動作周波数を調整することと
を包含する、方法。