JP2008518476A - Semiconductor device including semiconductor region having strain channel region distorted differently and method for manufacturing the same - Google Patents

Semiconductor device including semiconductor region having strain channel region distorted differently and method for manufacturing the same Download PDF

Info

Publication number
JP2008518476A
JP2008518476A JP2007538967A JP2007538967A JP2008518476A JP 2008518476 A JP2008518476 A JP 2008518476A JP 2007538967 A JP2007538967 A JP 2007538967A JP 2007538967 A JP2007538967 A JP 2007538967A JP 2008518476 A JP2008518476 A JP 2008518476A
Authority
JP
Japan
Prior art keywords
semiconductor
layer
region
stress
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007538967A
Other languages
Japanese (ja)
Inventor
ホルストマン マンフレッド
プリューフェル エーケハルト
ブーフホルツ ボルフガング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE102004052617A external-priority patent/DE102004052617B4/en
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2008518476A publication Critical patent/JP2008518476A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

インレイド技術により形成されたトランジスタ構成のゲート電極構造を横方向に取り囲む絶縁層の固有の応力を部分的に修正することによって、異なるトランジスタ素子の荷電キャリア移動度を個別に調整する。特に、インレイド・ゲート構造トランジスタ構造において、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、それぞれ、引っ張り応力と圧縮応力を受け取り得る。The charge carrier mobilities of different transistor elements are individually adjusted by partially modifying the inherent stress of the insulating layer that laterally surrounds the gate electrode structure of the transistor structure formed by the inlaid technique. In particular, in an inlaid gate structure transistor structure, NMOS and PMOS transistors can receive tensile and compressive stresses, respectively.

Description

本発明は概して半導体回路に関し、より詳しくは、半導体領域中に歪みを生成することにより、電界効果トランジスタのチャネル領域のような荷電キャリア移動度が増加した半導体領域の形成に関する。   The present invention relates generally to semiconductor circuits, and more particularly to the formation of semiconductor regions with increased charge carrier mobility, such as channel regions of field effect transistors, by creating strain in the semiconductor regions.

集積回路の製造には、特定の回路レイアウトによる与えられたチップ面積上に多くの回路素子を形成することが必要とされる。
このために、さらなるドーパント材料を有する、またはドーパント材料を有しない、実質的に結晶質半導体領域（crystalline semiconductor regions）は、”活性”領域、すなわち、少なくとも一時的に導電性領域としての役割を果たすように、特的の基板の一部に定義される。
一般に、現在、マイクロプロセッサ、記憶チップ、およびこれらに類するもののような複雑な回路類について複数のプロセス技術が実行される。これらについては、ＭＯＳテクノロジーは、処理速度および（または）電源消費、および（または）コスト効率を考慮して優れた特性により、現在最も有効な手法である。
ＭＯＳテクノロジーを使用する複雑な集積回路の製造において、何百万ものトランジスタ、すなわちＮチャネルトランジスタおよび（または）Ｐチャネルトランジスターが、結晶質半導体層を含む基板上に形成される。
ＭＯＳトランジスタは、ＮチャネルトランジスタまたはＰチャネルトランジスタが考慮されるかどうかに関係なく、高度にドープされたドレインとソース領域とのインターフェースによって形成される、いわゆるＰＮ接合部を含む。このドレイン領域およびソース領域の間には、わずかにドープまたはドープされていないチャネル領域が配置される。
チャネル領域の導電性、すなわち導電チャネルのドライブ電流の能力は、チャネル領域に隣接しており、絶縁膜によって分離されたゲート電極によって制御される。
ゲート電極に適切な制御電圧をかけることによる導電チャネルの形成におけるチャネル領域の導電率は、ドーパント濃度、荷電キャリアの移動度、およびチャネル長さとも呼ばれる、ソースおよびドレイン領域の間の距離上のトランジスタ幅方向におけるチャネル領域の与えられた拡張部、に依存する。
したがって、ゲート電極に制御電圧をかける際、絶縁層より下の導電チャネルを急速に生成する能力とともに、チャネル領域の導電率は、ＭＯＳトランジスタの性能に実質的に影響を与える。
このように、チャネルを生成する速度（すなわちゲート電極の導電率）、およびチャネル固有抵抗がトランジスタ特性を実質的に決定するので、チャネル長の減少、これに関連するチャネル固有抵抗の減少、およびゲート固有抵抗の増加が、集積回路の処理速度を上げるために、チャネル長に主要な設計基準となる。 The manufacture of integrated circuits requires the formation of many circuit elements on a given chip area with a specific circuit layout.
For this purpose, substantially crystalline semiconductor regions with or without additional dopant material serve as “active” regions, ie at least temporarily as conductive regions. As defined in part of a special substrate.
In general, multiple process technologies are currently performed on complex circuits such as microprocessors, storage chips, and the like. For these, MOS technology is currently the most effective approach due to its superior characteristics considering processing speed and / or power consumption and / or cost efficiency.
In the manufacture of complex integrated circuits using MOS technology, millions of transistors, N-channel transistors and / or P-channel transistors, are formed on a substrate that includes a crystalline semiconductor layer.
A MOS transistor includes a so-called PN junction formed by a highly doped drain and source region interface, regardless of whether an N-channel transistor or a P-channel transistor is considered. A slightly doped or undoped channel region is disposed between the drain region and the source region.
The conductivity of the channel region, i.e. the drive current capability of the conductive channel, is controlled by a gate electrode adjacent to the channel region and separated by an insulating film.
The conductivity of the channel region in the formation of a conductive channel by applying an appropriate control voltage to the gate electrode is the transistor over the distance between the source and drain regions, also called dopant concentration, charge carrier mobility, and channel length. Depends on the given extension of the channel region in the width direction.
Therefore, when applying a control voltage to the gate electrode, the conductivity of the channel region, along with the ability to rapidly create a conductive channel below the insulating layer, substantially affects the performance of the MOS transistor.
Thus, the rate at which the channel is generated (ie, the conductivity of the gate electrode), and the channel resistivity substantially determine the transistor characteristics, so that the channel length is reduced, the associated channel resistivity is reduced, and the gate. The increase in resistivity is a major design criterion for channel length in order to increase the processing speed of integrated circuits.

しかしながら、トランジスタ寸法を持続的に縮小することは、ＭＯＳトランジスタのチャネル長を確実に減少させることにより得られる利点をそれほど減らさないように扱う必要がある、これに関連する複数の問題を要する。
この点において主要な問題のうちの１つは、新しいデバイス世代のための、トランジスタのゲート電極のようなクリティカルディメンションの回路素子を確実に再現して生成するために、増強されたフォトリソグラフィおよびエッチング戦略を開発することである。
さらに、所望のチャネル制御性とともに低いシート抵抗率およびコンタクト抵抗率を提供するために、横方向と同様に縦方向においても、高度に複雑化されたドーパント・プロファイルが、ドレインおよびソース領域において必要とされる。
加えて、チャネル長を縮小することは、ゲート絶縁膜およびチャネル領域によって形成されたインターフェースに関してドレインとソース領域の深さを縮小することをさらに必要とするので、ゲート絶縁膜についてのＰＳ接合の垂直な場所はまた、漏れ電流の制御を考慮したクリティカルデザイン基準を表わし、これにより、精巧な注入技術が必要となる。
他の方法によれば、高くしたドレインおよびソース領域と呼ばれるエピタキシャル成長させた領域は、ゲート絶縁膜に関して浅いＰＮ接合を維持している間、同時に高くしたドレインおよびソース領域の導電率を増加するために、ゲート電極から所定の量だけずらして形成される。 However, continually reducing transistor dimensions has a number of problems associated with this that must be dealt with in a way that does not significantly reduce the benefits obtained by reliably reducing the channel length of the MOS transistor.
One of the major issues in this regard is enhanced photolithography and etching to ensure that critical dimension circuit elements, such as transistor gate electrodes, for new device generations are reproduced and produced. Develop a strategy.
Furthermore, highly complex dopant profiles are required in the drain and source regions in the vertical as well as the horizontal direction to provide low sheet and contact resistivity with the desired channel controllability. Is done.
In addition, reducing the channel length further requires reducing the depth of the drain and source regions with respect to the interface formed by the gate insulating film and channel region, so that the vertical of the PS junction with respect to the gate insulating film. The critical location also represents a critical design criterion that takes into account leakage current control, which requires elaborate injection techniques.
According to another method, the epitaxially grown regions, called elevated drain and source regions, simultaneously increase the conductivity of the elevated drain and source regions while maintaining a shallow PN junction with respect to the gate dielectric. The gate electrode is formed by being shifted from the gate electrode by a predetermined amount.

他の従来の解決方法においては、ドレインおよびソース領域と、ゲート電極とを形成するためのセルフアラインされたプロセス・シーケンスを維持している間、極度にスケーリングされたデバイス中のポリシリコンゲート電極の固有抵抗が増加した問題は、現在使用されている、ゲート電極材料として金属によってドープされたポリシリコンに置換することが行われている。
このことは、除去可能なサイドウォールスペーサと結びついて、ドレインおよびソース領域の形成中に注入マスクの役割を果たし得るダミーゲートを形成することにより達成することができる。
層間絶縁膜中にダミーゲートを埋め込んだ後、このダミーゲートは、金属のような伝導性の高いゲート材料と置換することができる。
この「インレイド」ゲート電極の方法で、トランジスタの性能は著しく改善され得る。
しかしながら、チャネル導電率が制限されるという問題は、この方法によっては解決されない。 In another conventional solution, the polysilicon gate electrode in an extremely scaled device is maintained while maintaining a self-aligned process sequence to form the drain and source regions and the gate electrode. The problem of increased resistivity has been to replace the currently used polysilicon doped with metal as the gate electrode material.
This can be accomplished by forming a dummy gate in conjunction with a removable sidewall spacer that can serve as an implantation mask during the formation of the drain and source regions.
After the dummy gate is embedded in the interlayer insulating film, the dummy gate can be replaced with a highly conductive gate material such as metal.
With this “inlaid” gate electrode approach, transistor performance can be significantly improved.
However, the problem of limited channel conductivity is not solved by this method.

さらに、クリティカルディメンションの連続的なサイズ、すなわちトランジスタのゲート長さの減少は、上記のプロセス・ステップに関する非常に複雑なプロセス技術への適応、および新たな開発を要する。
このことはまた、与えられたチャネル長についてのチャネル領域の荷電キャリア移動度を増加させることによってトランジスタ素子のデバイス性能を向上させるために提案されており、これにより、デバイス・スケーリングに関連した上記のプロセス調整の多くを回避する一方、ダウンサイズされたデバイスの未来のテクノロジーノードへの進歩と同程度なパフォーマンスの向上を達成する可能性を提示する。 Furthermore, the continuous size of the critical dimension, i.e. the reduction of the transistor gate length, requires adaptation to the very complex process technology and new developments for the above process steps.
This has also been proposed to improve the device performance of transistor elements by increasing the charge carrier mobility of the channel region for a given channel length, which makes it possible to It presents the possibility of achieving the same performance improvement as progressing to a future technology node for downsized devices while avoiding much of the process adjustment.

したがって、チャネル領域中またはその下に、対応する圧力に帰着し得る引っ張り応力または圧縮応力を生成すべく、例えばシリコン／ゲルマニウム層またはシリコン／カーボン層を導入することが提案されている。
チャネル領域中またはその下に応力を生成する層を導入することによって、トランジスタの性能をかなり高めることはできるが、従来の公知のＭＯＳ技術に対応する応力層の形成を実行する著しい努力をする必要がある。
例えば、チャネル領域中またはその下における適当な位置にゲルマニウムまたはカーボンを含む応力層を形成するように、処理フローにさらなるエピタキシャル成長技術を開発したり実行したりする必要がある。
よって、プロセスの複雑さが著しく増加し、これによりさらに製造コストおよび生産歩留まりの減少の可能性を増加させる。 Accordingly, it has been proposed to introduce, for example, a silicon / germanium layer or a silicon / carbon layer in or below the channel region in order to generate a tensile or compressive stress that can result in a corresponding pressure.
By introducing layers that generate stress in or below the channel region, transistor performance can be significantly enhanced, but significant efforts must be made to implement the formation of stress layers corresponding to conventional known MOS technology. There is.
For example, additional epitaxial growth techniques need to be developed and implemented in the process flow to form a stress layer containing germanium or carbon at an appropriate location in or below the channel region.
Thus, process complexity is significantly increased, thereby further increasing the possibility of reducing manufacturing costs and production yields.

上記の状況から、高い導電率のゲート電極の導入を含んだ、改善されたトランジスタ・アーキテクチャの形成の可能性を提供する一方で、異なる半導体領域における異なる所望の応力状態の生成を可能にする別の技術が必要である。   From the above situation, it is possible to create an improved transistor architecture, including the introduction of a high conductivity gate electrode, while allowing the creation of different desired stress states in different semiconductor regions. Technology is required.

以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。   The following provides an overview of the present invention in order to provide a basic understanding of some aspects of the present invention. This summary is not an extensive overview of the invention. It is not intended to identify key or critical elements of the invention or to delineate the scope of the invention. The purpose here is to provide some concepts of the invention in a simplified form as a prelude to the more detailed description that follows.

発明の概要Summary of the Invention

概して、本発明は、２つの異なる半導体領域における、少なくとも２つの異なる歪みの大きさまたは種類を提供するように、強化された応力または歪みで、いわゆる「インレイド」（組み込んだ）（in-laid）ゲート電極を含むトランジスタ素子のような高度なトランジスタ技術を形成するポテンシャルを有するプロセス戦略の組み合わせを可能にする技術に関する。
したがって、ダイ領域内または複数の個々のダイ領域を有する基板全面を横切る異なる領域は、個々にその荷電キャリア移動度、すなわちこれらの導電率を特定のプロセスおよびデバイス必要条件に適したものとするように、異なるように歪ませた半導体領域を受け取る。
特に、N型またはＮチャネルトランジスタ、Ｐ型またはＰチャネルトランジスタのような、異なる種類のトランジスタは、それぞれのチャネル領域内の異なる種類または異なる大きさの歪みを受け取ることができる一方、所望するならば、金属のような高い導電材料に基づいてインレイド・ゲート電極構造を形成する可能性により、同時にゲート導電率を増強することができる。 In general, the present invention provides so-called “in-laid” with enhanced stress or strain to provide at least two different strain magnitudes or types in two different semiconductor regions. The present invention relates to a technology that enables a combination of process strategies having the potential to form advanced transistor technologies such as transistor devices including gate electrodes.
Thus, different regions within a die region or across a substrate having a plurality of individual die regions individually make their charge carrier mobilities, i.e. their conductivity, suitable for specific process and device requirements. And receiving a differently distorted semiconductor region.
In particular, different types of transistors, such as N-type or N-channel transistors, P-type or P-channel transistors, can receive different types or different magnitudes of distortion within their respective channel regions, if desired. The gate conductivity can be enhanced at the same time by the possibility of forming an inlaid gate electrode structure based on a highly conductive material such as metal.

本発明の実施形態の一例によれば、方法は、基板上にたい積した半導体層中に形成された第１半導体領域上に、第１プレースホルダ構造を形成するステップを含む。
第２半導体領域を、半導体層中に形成された第２半導体領域上に形成する。そして、第１および第２プレースホルダ構造を取り囲むべく、特定の固有の応力を有する絶縁層を。半導体層上にたい積する。
さらに、第２プレースホルダ構造を取り囲む絶縁層の一部を、その一部内の固有の応力を変えるべく変更する。
最後に、第１および第２プレースホルダ構造を導電材料で置換する。 According to an example embodiment of the present invention, a method includes forming a first placeholder structure on a first semiconductor region formed in a semiconductor layer deposited on a substrate.
The second semiconductor region is formed on the second semiconductor region formed in the semiconductor layer. Then, an insulating layer having a specific inherent stress to surround the first and second placeholder structures. Stack on the semiconductor layer.
Further, the part of the insulating layer surrounding the second placeholder structure is changed to change the inherent stress in the part.
Finally, the first and second placeholder structures are replaced with a conductive material.

本発明の他の実施形態の一例によれば、方法は、第１トランジスタの第１チャネル領域上に第１プレースホルダ構造を形成し、第２トランジスタの第２チャネル領域上に第２プレースホルダ構造を形成することを含む。
さらに、第１ドレインおよびソース領域は第１チャネル領域に隣接して形成され、第２ドレインおよびソース領域は第２チャネル領域に隣接して形成される。
さらに、第１ドレインおよびソース領域上に、第１の固有の応力を有する第１絶縁層が形成され、また、第２ドレインおよびソース領域上に、第１の固有の応力とは異なる第２の固有の応力を有する第２絶縁層が形成される。
最後に、第１プレースホルダ構造は、第１ゲート電極構造と置換され、また、第２プレースホルダ構造は、第２ゲート電極構造と置換される。 According to an example of another embodiment of the present invention, a method forms a first placeholder structure on a first channel region of a first transistor and a second placeholder structure on a second channel region of a second transistor. Forming.
Further, the first drain and source regions are formed adjacent to the first channel region, and the second drain and source regions are formed adjacent to the second channel region.
Furthermore, a first insulating layer having a first intrinsic stress is formed on the first drain and source regions, and a second insulating layer different from the first intrinsic stress is formed on the second drain and source regions. A second insulating layer having an inherent stress is formed.
Finally, the first placeholder structure is replaced with the first gate electrode structure, and the second placeholder structure is replaced with the second gate electrode structure.

本発明のさらに異なる実施形態の一例によれば、半導体デバイスは、第１の高さを備えた第１ゲート電極を有する第１トランジスタ素子、および第２の高さを備えた第２ゲート電極を有する第２トランジスタ素子を含む。
このデバイスは、第１の固有の応力を有しており、横方向に第１ゲート電極を取り囲む第１絶縁層をさらに含む。この第１の固有の応力は、第１の高さまでの第１絶縁層内で実質的に均質に振る舞う。
さらに、このデバイスは、第１の固有の応力と異なる第２の固有の応力を有しており、横方向に第２ゲート電極を取り囲む第２絶縁層をさらに含む。この第２の固有の応力は、第２の高さまでの第２絶縁層内で実質的に均質に振る舞う。 According to an example of still another embodiment of the present invention, a semiconductor device includes a first transistor element having a first gate electrode having a first height, and a second gate electrode having a second height. A second transistor element having;
The device further includes a first insulating layer having a first inherent stress and laterally surrounding the first gate electrode. This first intrinsic stress behaves substantially homogeneously within the first insulating layer up to the first height.
Further, the device further includes a second insulating layer having a second intrinsic stress that is different from the first intrinsic stress and laterally surrounding the second gate electrode. This second inherent stress behaves substantially homogeneously within the second insulating layer up to the second height.

本発明は、添付の図面と共に、詳細な説明を参照することによって理解することができる。図面中、類似する参照符号は、類似する要素を示す。
本発明は、様々な変形および代替形態をとることが可能であるが、この中の特定の実施例を図面に記載した例で示し、詳細に説明する。
しかしながら、本図面および詳細な説明は、発明を開示された特定の形式に制限するものではない。それどころか、添付の請求項によって定義されるような本発明の趣旨およびその範囲内にある修正例、均等物および代替物に及ぶ。 The invention may be understood by reference to the detailed description taken in conjunction with the accompanying drawings. In the drawings, like reference numerals indicate like elements.
While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will be described in detail.
However, the drawings and detailed description are not intended to limit the invention to the particular form disclosed. On the contrary, the invention extends to the spirit and scope of the invention as defined by the appended claims, modifications, equivalents and alternatives.

本発明の一例となる実施形態について、以下に説明する。明確化のために、実製品のすべての特徴点が、この明細書に記述されるとは限らない。このような実製品の開発では、開発者の特別の目的を達成するために、実施の度に変化する、システムおよびビジネスに関連するような制限に応じて、実施に特有の多数の決定を下さなければならない。さらに、そのような開発努力は、複雑で時間を消費する可能性があるが、それにも拘わらず、この開示から利益を受ける技術分野における当業者にとってはそれが定例のことである。   An exemplary embodiment of the present invention is described below. For clarity, not all features of an actual product are described in this specification. In developing such real products, a number of implementation-specific decisions are made to meet the system and business-related limitations that change from implementation to implementation to achieve the developer's special purpose. There must be. Moreover, such development efforts can be complex and time consuming, but nonetheless are routine for those skilled in the art who would benefit from this disclosure.

本発明を、添付の図面を参照しながら以下に説明する。
様々な構造、システムおよびデバイスは、図面では、非常に正確ではっきりとした配置および分布を有するものとして記載されるが、実際には、当業者は、これらの領域および構造が図面に記載されているほど正確ではないことを認識する。しかしながら、添付した図面は、本発明の実施形態の一例を記載し、説明するために含まれている。ここで使用される用語およびフレーズは、これらの用語およびフレーズについての当業者による理解と一致する意味を有するように理解され、解釈されるべきである。用語またはフレーズが特別な定義（すなわち、当業者によって理解される通常の、一般的な意味と異なる定義）がなければ、ここでの用語またはフレーズの一貫した使用による意味であることになる。用語またはフレーズが特別な意味（すなわち、当業者によって理解される以外の意味）を有する限り、このような特別の定義は、用語またはフレーズについて特別の定義を直接かつ明白に提供するように、明細書において説明される。 The present invention will be described below with reference to the accompanying drawings.
While various structures, systems and devices are described in the drawings as having a very precise and unambiguous arrangement and distribution, in practice, those skilled in the art will understand that these regions and structures are described in the drawings. Recognize that it is not accurate enough. However, the attached drawings are included to describe and explain one example of embodiments of the present invention. The terms and phrases used herein should be understood and interpreted to have a meaning consistent with the understanding of those terms and phrases by those skilled in the art. Unless a term or phrase has a special definition (i.e., a definition that is different from the normal, general meaning understood by those of ordinary skill in the art), it will mean by consistent use of the term or phrase herein. As long as the term or phrase has a special meaning (i.e., a meaning other than that understood by one of ordinary skill in the art), such special definitions are specified so that they provide a direct and explicit definition for the term or phrase. Explained in the book.

本発明は、トランジスタ素子のチャネル領域のような半導体領域中の歪みが、関心のある半導体領域に近接して形成される特定の固有の応力（intrinsic stress）を有している材料層によって、効率よく生成され得るという概念に基づくものである。
対となる相補型トランジスタの異なるチャネル領域におけるように、複数のダイ領域を含んでおり非常に小さなスケールのダイ領域または異なる基板領域内の歪みの有効な局所的な調節を可能とするプロセス戦略の提供によって、進んだ歪み技術は、進んだトランジスタ・アーキテクチャと結びつき得る。これによって、高度にスケールされたトランジスタデバイスについても高い荷電キャリア移動度、したがってチャネル導電率と共に、高いゲート導電率を提供する。
添付の図面を参照すると、本発明のさらなる実施例がより詳細に記載される。 The present invention provides a material layer in which strain in a semiconductor region, such as a channel region of a transistor element, has a specific intrinsic stress formed proximate to the semiconductor region of interest. It is based on the concept that it can be generated well.
A process strategy that includes multiple die regions, such as in different channel regions of a pair of complementary transistors, allowing for effective local adjustment of strain in very small scale die regions or different substrate regions. By providing advanced distortion technology can be combined with advanced transistor architecture. This provides high gate conductivity along with high charge carrier mobility, and thus channel conductivity, even for highly scaled transistor devices.
With reference to the accompanying drawings, further embodiments of the present invention will be described in more detail.

図１ａは、基板１０１を含む半導体素子１００の概略的な断面図であり、例えばマイクロプロセッサ、記憶チップおよびこれに類するような集積回路の回路素子をその上に形成する任意の適切な基板であり得る。
基板１０１は、シリコン基板のようなバルク半導体基板を示し得る。あるいはある特定の実施形態において、シリコン・オン・インシュレータ（ＳＯＩ）基板を示し得る。半導体層１０２は、基板１０１内に図示しない絶縁層上に形成された結晶質シリコン層を示し得る。
ＭＯＳ技術によって製造された進んだ集積回路の大部分はシリコンに基づいて製造されているので、以下の記載において、半導体層１０２に関してしばしばシリコンを指し得る。ガリウム砒素、ゲルマニウム、シリコン／ゲルマニウム、あるいはその他のIII-VまたはII-VI半導体材料のように、他の適切な半導体材料もまた本発明に使用してもよいことを認識すべきである。
同様に、分かれた層として示すが、半導体層１０２は、バルク半導体基板の上部を示し得る。 FIG. 1a is a schematic cross-sectional view of a semiconductor device 100 including a substrate 101, for example, any suitable substrate on which circuit elements of an integrated circuit such as a microprocessor, memory chip, and the like are formed. obtain.
The substrate 101 may represent a bulk semiconductor substrate such as a silicon substrate. Alternatively, in certain embodiments, a silicon-on-insulator (SOI) substrate may be shown. The semiconductor layer 102 may indicate a crystalline silicon layer formed on an insulating layer (not shown) in the substrate 101.
In the following description, the semiconductor layer 102 may often be referred to as silicon because most of the advanced integrated circuits manufactured by MOS technology are manufactured based on silicon. It should be appreciated that other suitable semiconductor materials may also be used in the present invention, such as gallium arsenide, germanium, silicon / germanium, or other III-V or II-VI semiconductor materials.
Similarly, although shown as separate layers, the semiconductor layer 102 may represent the top of the bulk semiconductor substrate.

半導体素子１００は、二酸化シリコン、アモルファス・カーボン、およびこれらに類するもののような任意の適切な材料から形成された第１プレースホルダ構造１０４ａを含んでいる。
第１プレースホルダ構造１０４ａは、第１半導体領域１０７ａ上に形成される。第１プレースホルダ構造１０４ａの手段によってトランジスタが形成されることになっている場合、この第１半導体領域１０７ａは第１チャネル領域を示し得る。
第１半導体領域１０７ａに関して対称的または非対称的に配置され得る第１ドープ領域１０６ａは、図示の実施形態においては、層１０２内にドレインおよびソース領域の形態で形成され得る。
すなわち、第１ドープ領域１０６ａの縦方向および横方向のドーパント・プロファイルは、特定のトランジスタのタイプのデバイス要求にしたがって設計することができる。
したがって、特定の実施形態においては、ドープ領域１０６ａは、第１ドレインおよびソース領域を表わす。この第１ドレインおよびソース領域は、これらの領域に特定のタイプの導電率を与えるドーパント材料をそこに含んでいる。
この実施形態では、領域１０６ａはＮドープすることができ、第１半導体領域１０７ａとつながる領域１０６ａは、Ｎチャネルトランジスタの特性を有し得る。
さらに、サイドウォールスペーサ１０５ａは、第１プレースホルダ構造１０４ａのサイドウォール上に形成される。このサイドウォールスペーサ１０５ａは、ある特定の実施形態において、後のエッチング手順において所望の高いエッチング選択比を呈するように、第１プレースホルダ構造１０４ａからの材料構成と異なり得る。
例えば、サイドウォールスペーサ１０５ａは、アモルファス炭素、窒化シリコン、二酸化シリコンおよびこれらに類するもので構成することができる。 The semiconductor device 100 includes a first placeholder structure 104a formed from any suitable material such as silicon dioxide, amorphous carbon, and the like.
The first placeholder structure 104a is formed on the first semiconductor region 107a. If a transistor is to be formed by means of the first placeholder structure 104a, the first semiconductor region 107a may represent a first channel region.
The first doped region 106a, which can be arranged symmetrically or asymmetrically with respect to the first semiconductor region 107a, can be formed in the form of drain and source regions in the layer 102 in the illustrated embodiment.
That is, the longitudinal and lateral dopant profiles of the first doped region 106a can be designed according to the device requirements of the particular transistor type.
Thus, in certain embodiments, doped region 106a represents the first drain and source region. This first drain and source region contains a dopant material that provides these regions with a particular type of conductivity.
In this embodiment, the region 106a can be N-doped, and the region 106a connected to the first semiconductor region 107a can have the characteristics of an N-channel transistor.
Further, the sidewall spacer 105a is formed on the sidewall of the first placeholder structure 104a. This sidewall spacer 105a may differ from the material configuration from the first placeholder structure 104a in certain embodiments to exhibit a desired high etch selectivity in a subsequent etching procedure.
For example, the sidewall spacer 105a can be composed of amorphous carbon, silicon nitride, silicon dioxide, and the like.

同様に、第２プレースホルダ構造１０４ｂは、第２半導体領域１０７ｂ上に形成され得る。この第２半導体領域１０７ｂは、実施形態のうちのいくつかにおいて、第２トランジスタ素子のチャネル領域を示し得る。
さらに、第２半導体領域１０７ｂに隣接するドープ領域１０６ｂは、特定の実施形態において、ドレインおよびソース領域と特定のトランジスタのタイプのチャネル領域とを定義するように形成することができる。
例えば、ドープ領域１０６ｂによって囲まれた第２半導体領域１０７ｂは、それぞれのドープ領域１０６ａによって囲まれた第１半導体領域１０７ａの隣りに位置し得るが、進んだ半導体デバイス中で一般的に使用されるように、トレンチ分離構造の形態で提供され得る分離構造１０３によってそこから分離することができる。
トランジスタ構造を示す場合、領域１０７ｂ、１０６ｂは、領域１０７ａ、１０６ａとして同じタイプであってもよい。あるいはＰ型またはＰチャネルトランジスタのような異なるタイプのトランジスタを示し得る。
しかしながら、第１および第２半導体領域１０７ａ、１０７ｂは、同一のダイ領域内の非常に異なる位置に位置するが、異なる電気特性を提供するように、異なるタイプまたは大きさの歪みを受けるのに必要とされる回路素子を示し得る。
同様に、領域１０７ａ、１０７ｂは、中央領域および周辺の領域のような異なる基板領域における異なる回路素子または異なるダイ部分を示し得る。第１および第２半導体領域１０７ａ、１０７ｂについての歪み技術は、基板１０１の中央・周辺の領域上に製造された半導体デバイスのより均一な電気的ふるまいを提供することができる。
そのサイドウォール上に形成されたサイドウォールスペーサ１０５ｂおよび第２プレースホルダ構造１０４ｂの材料構成に関して、対応する構成要素１０４ａおよび１０５ａについて記載のように、同じ基準が適用される。 Similarly, the second placeholder structure 104b may be formed on the second semiconductor region 107b. This second semiconductor region 107b may represent the channel region of the second transistor element in some of the embodiments.
Further, the doped region 106b adjacent to the second semiconductor region 107b can be formed to define a drain and source region and a particular transistor type channel region in certain embodiments.
For example, the second semiconductor region 107b surrounded by the doped region 106b can be located next to the first semiconductor region 107a surrounded by the respective doped region 106a, but is commonly used in advanced semiconductor devices. As such, it can be isolated therefrom by an isolation structure 103 which can be provided in the form of a trench isolation structure.
In the case of showing a transistor structure, the regions 107b and 106b may be the same type as the regions 107a and 106a. Alternatively, different types of transistors such as P-type or P-channel transistors may be shown.
However, the first and second semiconductor regions 107a, 107b are located at very different locations within the same die region, but are required to undergo different types or sizes of strains to provide different electrical characteristics. It is possible to indicate a circuit element to be taken.
Similarly, regions 107a, 107b may represent different circuit elements or different die portions in different substrate regions such as the central region and the peripheral region. The strain technique for the first and second semiconductor regions 107 a and 107 b can provide more uniform electrical behavior of semiconductor devices fabricated on the central and peripheral regions of the substrate 101.
With respect to the material configuration of the sidewall spacer 105b and the second placeholder structure 104b formed on that sidewall, the same criteria apply as described for the corresponding components 104a and 105a.

図１ａに示されるような半導体デバイス１００を形成するための一般的な処理フローは、以下のようなプロセスを含んでいてもよい。
半導体層１０２を含んだ基板１０１を形成した後、またはこれと同じ物を基板製造業者から受け取った後、注入処理が、第１および第２半導体領域１０７ａ、１０７ｂ内のに特定の縦方向のドーパント・プロファイルを形成するように実行することができる。
その後、第１および第２プレースホルダ１０４ａ、１０４ｂは、公知のデポジション、フォトリソグラフィ、およびエッチング技術により形成することができる。この第１および第２プレースホルダ１０４ａ、１０４ｂの長さ、すなわち、図１ａにおけるこれらの構成要素の横方向の寸法（またはゲート長さ寸法）は、設計条件により、約１００ｎｍとすることができる。また、非常に進んだ集積回路においてはずっと小さいものとすることができる。
その後、その中にドープ領域１０６ａ、１０６ｂを形成すべく、ドーパント種を導入してよい。デバイス条件によって、所望のタイプのドーパント材料で各ドープ領域１０６ａ、１０６ｂを形成するように、このデバイス１００を例えばフォトレジストマスクによってマスクしてもよい。
これらの注入の間、プレースホールダ１０４ａ、１０４ｂは、それぞれの半導体領域１０７ａ、１０７ｂのドーパント浸透を実質的に回避する注入マスクとして働く。
その後、対応する材料層をたい積し、この材料層を異方性エッチングすることによって、サイドウォールスペーサ１０５ａ、１０５ｂを形成することができる。一般的に、異方性エッチング雰囲気に晒された際に、半導体層１０２の表面を過度に破損しないように、スペーサ材料より前にライナー材料をたい積してもよいことを認識すべきである。簡略化のため、対応するライナーは図１ａにおいては示されない。
それから、例えばフォトレジストマスク上でさらなる注入プロセスを実行することができる。また、各サイドウォールスペーサ１０５ａ、１０５ｂとつながる第１および第２プレースホルダ１０４ａ、１０４ｂは、ドープ領域１０６ａ、１０６ｂにおける所望の縦方向のドーパント・プロファイルをそれぞれ得るための注入マスクの役割を果たす。
その後、領域１０６ａ、１０６ｂ中のドーパントを活性化すべく、また、損傷を受けた結晶部分を再結晶させるべく、対応するアニーリング処理（annealing cycle）を実行することができる。代わりに、上記１つ以上の注入の後、対応するアニーリングプロセスを実行してもよい。 A typical process flow for forming a semiconductor device 100 as shown in FIG. 1a may include the following processes.
After forming the substrate 101 including the semiconductor layer 102, or after receiving the same from the substrate manufacturer, an implantation process may be performed with specific longitudinal dopants in the first and second semiconductor regions 107a, 107b. Can be executed to form a profile.
Thereafter, the first and second placeholders 104a and 104b can be formed by known deposition, photolithography, and etching techniques. The length of the first and second placeholders 104a and 104b, that is, the lateral dimension (or gate length dimension) of these components in FIG. 1a can be about 100 nm depending on design conditions. It can also be much smaller in highly advanced integrated circuits.
Thereafter, dopant species may be introduced to form doped regions 106a, 106b therein. Depending on device conditions, the device 100 may be masked with, for example, a photoresist mask to form each doped region 106a, 106b with a desired type of dopant material.
During these implantations, the placeholders 104a, 104b serve as implantation masks that substantially avoid dopant penetration into the respective semiconductor regions 107a, 107b.
Thereafter, a corresponding material layer is deposited, and the sidewall spacers 105a and 105b can be formed by anisotropically etching the material layer. In general, it should be appreciated that the liner material may be deposited prior to the spacer material so that the surface of the semiconductor layer 102 is not excessively damaged when exposed to an anisotropic etch atmosphere. For simplicity, the corresponding liner is not shown in FIG.
A further implantation process can then be performed, for example on the photoresist mask. The first and second placeholders 104a and 104b connected to the sidewall spacers 105a and 105b serve as implantation masks for obtaining desired vertical dopant profiles in the doped regions 106a and 106b, respectively.
Thereafter, a corresponding annealing cycle can be performed to activate the dopants in the regions 106a, 106b and to recrystallize the damaged crystal parts. Alternatively, a corresponding annealing process may be performed after the one or more implants.

いくつかの例において、領域１０６ａ、１０６ｂ内のより複雑なドーパント・プロファイルを得るべく、さらなる注入ステップの前に、高度に複雑な縦方向のドーパント・プロファイルが必要とされる際、さらなる図示しないサイドウォールスペーサが形成され得ることに注目すべきである。
ある特定の実施形態においては、その後、公知のプロセス・レシピに基づいた選択性エッチングプロセスによって、サイドウォールスペーサ領域１０５ａ、１０５ｂを除去することができる。
例えばスペーサ１０５ａ、１０５ｂが窒化シリコンにより構成されている場合、熱いリン酸によって選択的に除去することができる。
他の例においては、スペーサ１０５ａ、１０５ｂはプラズマ・エッチングプロセスによって除去され得る。いくつかの実施例においては、エッチング停止層として一般的に使用される図示しないライナーは、注入サイクル中に残され、スペーサ１０５ａ、１０５ｂを除去する間にはエッチング停止層として使用することができる。
他の実施例においては、スペーサ１０５ａ、１０５ｂはデバイス１００のさらなる処理の間残すことができる。 In some examples, when a highly complex longitudinal dopant profile is required before a further implantation step to obtain a more complex dopant profile in regions 106a, 106b, an additional unillustrated side It should be noted that wall spacers can be formed.
In certain embodiments, the sidewall spacer regions 105a, 105b can then be removed by a selective etching process based on known process recipes.
For example, when the spacers 105a and 105b are made of silicon nitride, they can be selectively removed with hot phosphoric acid.
In other examples, the spacers 105a, 105b can be removed by a plasma etch process. In some embodiments, a liner (not shown) that is typically used as an etch stop layer is left during the implantation cycle and can be used as an etch stop layer during removal of the spacers 105a, 105b.
In other embodiments, spacers 105 a, 105 b can be left during further processing of device 100.

図１ｂは、次の製造段階にあるデバイス１００を概略的に示している。この図においてデバイス１００は、特定の固有の応力を有する絶縁層１０８を含む。この固有の応力は、第１および第２プレースホルダ１０４ａ、１０４ｂを囲むように形成される。
「固有の応力」という語は、ある種の応力、すなわち引っ張り応力または圧縮応力、またはこれらの変形、つまり、大きさと同様、方向に依存する引っ張り応力または圧縮応力として理解される。
したがって、ある実施形態の一例においては、絶縁層１０８は、約０．１ないし１．０ＧＰａ（ギガ・パスカル）の大きさを有する固有の引張応力を有し得る。
絶縁層１０８は、窒化シリコンのような任意の適切な材料で構成されてよい。
ある実施形態の一例においては、デバイス１００は、絶縁層１０８と比較して異なる材料構成を有しており、また絶縁層１０８と比較して著しく薄い厚みを有している、共形のエッチング停止層１０９をさらに含む。このエッチング停止層１０９は、例えば二酸化シリコンで構成されてよい。 FIG. 1b schematically shows the device 100 in the next manufacturing stage. In this figure, the device 100 includes an insulating layer 108 having a specific inherent stress. This inherent stress is formed so as to surround the first and second placeholders 104a and 104b.
The term “intrinsic stress” is understood as a type of stress, ie tensile or compressive stress, or a deformation thereof, ie as well as magnitude, direction-dependent tensile or compressive stress.
Thus, in one example embodiment, the insulating layer 108 may have an inherent tensile stress having a magnitude of about 0.1 to 1.0 GPa (Giga Pascal).
The insulating layer 108 may be composed of any suitable material such as silicon nitride.
In one example embodiment, device 100 has a conformal etch stop that has a different material configuration compared to insulating layer 108 and has a significantly smaller thickness compared to insulating layer 108. Further included is layer 109. The etching stop layer 109 may be made of, for example, silicon dioxide.

エッチング停止層１０９は、形成される場合、ＴＥＯＳまたはシランのようなプレカーサ材料に基づく、公知のプラズマ化学気相成長法（ＰＥＣＶＤ）技術によって形成することができる。
絶縁層１０８は、周知のプロセス・レシピに基づくＰＥＣＶＤ技術によって形成することができる。
このプロセス・パラメータは、所望する固有の応力となるように調整することができる。例えば、窒化シリコンは、高い圧縮応力または引張応力をかけてたい積されてもよい。この応力の種類や大きさは、蒸着温度、蒸着圧力、ツール構成、蒸着プロセスの間のイオン衝撃を調整するバイアス力、プラズマ電力、およびこれに類するもののような、プロセス・パラメータを制御することにより、容易に調整することができる。
例えば、残りのパラメータが同じであるとすれば、窒化シリコンの蒸着中に増加したイオン衝撃、すなわち増加したバイアス力は、圧縮応力の生成を促進する。
特定の実施形態のいくつかにおいては、絶縁層１０８の蒸着した結果形成される微細構成は、公知のプロセス・レシピにしたがい、例えば化学的機械的研磨（ＣＭＰ）によってプレーナ化することができる。
これにより、絶縁層１０８の超過材料は、実質的に平らな表面となる程度まで除去されてよく、ある実施形態においては、材料の除去は、第１および第２レースホルダ１０４ａ、１０４ｂの上面が露出するまで継続され得る。
しかしながら、他の実施例においては、層１０８をプレーナ化することなく、さらなる処理が実行され得る。 When formed, the etch stop layer 109 can be formed by a known plasma enhanced chemical vapor deposition (PECVD) technique based on a precursor material such as TEOS or silane.
The insulating layer 108 can be formed by PECVD technology based on well-known process recipes.
This process parameter can be adjusted to the desired inherent stress. For example, silicon nitride may be deposited under high compressive or tensile stress. The type and magnitude of this stress can be controlled by controlling process parameters such as deposition temperature, deposition pressure, tool configuration, bias force to adjust ion bombardment during the deposition process, plasma power, and the like. Can be adjusted easily.
For example, assuming that the remaining parameters are the same, increased ion bombardment, i.e., increased bias force, during the deposition of silicon nitride promotes the generation of compressive stress.
In some specific embodiments, the microstructure formed as a result of the deposition of the insulating layer 108 can be planarized, for example, by chemical mechanical polishing (CMP), according to known process recipes.
Thereby, excess material in the insulating layer 108 may be removed to an extent that results in a substantially flat surface, and in certain embodiments, removal of the material may cause the top surfaces of the first and second race holders 104a, 104b to be Can continue until exposed.
However, in other embodiments, further processing can be performed without planarizing the layer 108.

図１ｃは、さらなる製造段階にあるデバイス１００を概略的に示したものである。この段階では、第２プレースホルダ１０４ｂを取り囲む層１０８の一部が除去され、その一方で、第１プレースホルダ１０４ａはまだ残りの絶縁層１０８（１０８ａ）によって少なくとも横方向に埋め込まれている。
さらに、第２プレースホルダ１０４ｂおよび、エッチング停止層が形成された場合にこの層を含んだ層１０２の関連する部分を露出するように、レジストマスク１１０がデバイス１００上に形成される。 FIG. 1c schematically shows the device 100 in a further manufacturing stage. At this stage, a portion of the layer 108 surrounding the second placeholder 104b has been removed, while the first placeholder 104a is still buried at least laterally by the remaining insulating layer 108 (108a).
In addition, a resist mask 110 is formed on the device 100 to expose the second placeholder 104b and the relevant portion of the layer 102 that includes this layer when an etch stop layer is formed.

レジストマスク１１０は、Ｐ型およびＮ型トランジスタを異なるようにドープするのに使用され得るフォトリソグラフィ技術によって形成することができ、よって、対応するプロセスは公知である。
その後、特定の固有の応力を有する絶縁層１０８ａを最終的に得るように、絶縁層１０８を、異方性プロセス・レシピによって選択的にエッチングすることができる。異方性エッチングプロセス中に、エッチング停止層１０９が形成されル場合には、不適当な材料の除去および（または）半導体層１０２の露出した部分の損傷を防ぐことができる。 The resist mask 110 can be formed by photolithography techniques that can be used to dope the P-type and N-type transistors differently, and the corresponding processes are known.
Thereafter, the insulating layer 108 can be selectively etched by an anisotropic process recipe to finally obtain an insulating layer 108a having a specific inherent stress. If an etch stop layer 109 is formed during the anisotropic etch process, inappropriate material removal and / or damage to exposed portions of the semiconductor layer 102 can be prevented.

図１ｄは、第２の特定の固有の応力を有する第２絶縁層１１１を備えたデバイス１００を概略的に示している。この第２絶縁層１１１は、絶縁層部分１０８ａ、第２プレースホルダ１０４ｂ、および露出した半導体層１０２またはエッチング停止層１０９を被覆する。
先の絶縁層１０８の異方性エッチングプロセスによって、エッチング停止層１０９の露出した部分に何らかの損傷を生じると考えられる場合、第２絶縁層１１１をたい積する前に、エッチング停止層１０９の露出した部分を除去してもよいことに注目すべきである。
この場合、層１０９に類するさらなるエッチング停止層をたい積することができる。その後、このエッチング停止層はまた、絶縁層部分１０８ａ（ダッシュ線で示される）を被覆し、半導体層１０２および第２プレースホルダ１０４ｂの露出部分を被覆し得る。
便宜上、エッチング停止層のこの部分は、符号１０９として示されている。半導体層１０２上にエッチング停止層１０９を提供することは、後の製造段階においてコンタクト開口部を形成するのに有利となり得る。
しかしながら、他の実施形態においては、エッチング停止層１０９は省略され得る。 FIG. 1d schematically shows the device 100 with a second insulating layer 111 having a second specific intrinsic stress. The second insulating layer 111 covers the insulating layer portion 108a, the second placeholder 104b, and the exposed semiconductor layer 102 or etching stop layer 109.
If it is considered that the anisotropic etching process of the previous insulating layer 108 causes some damage to the exposed portion of the etching stopper layer 109, the exposed portion of the etching stopper layer 109 is deposited before the second insulating layer 111 is deposited. Note that may be removed.
In this case, an additional etch stop layer similar to layer 109 can be deposited. Thereafter, the etch stop layer may also cover the insulating layer portion 108a (shown in dashed lines) and cover the exposed portions of the semiconductor layer 102 and the second placeholder 104b.
For convenience, this portion of the etch stop layer is shown as 109. Providing the etch stop layer 109 on the semiconductor layer 102 can be advantageous for forming contact openings in later manufacturing steps.
However, in other embodiments, the etch stop layer 109 may be omitted.

窒化シリコンのような任意の適切な材料で構成され得る第２絶縁層１１１は、公知の蒸着レシピによってたい積することができ、そのプロセス・パラメータは、デバイス必要条件によって所望の固有の応力を提供するように制御される。
上述したように、窒化シリコンは、例えば１．０ＧＰａの圧縮応力から１．０ＧＰａの引張応力に達する、広範囲にわたる圧縮応力および引張応力を有する周知のプロセス・レシピに基づいて容易にたい積することができる。
ある特定の実施形態の一例においては、第２半導体領域１０７ｂがＰ型トランジスタのチャネル領域を示す場合、第２絶縁層１１１の固有の応力は、この第２半導体領域１０７ｂに圧縮応力を引き起こすように形成される。
その後、図１ｃおよび図１ｄに示されるように、絶縁層１０８がプレーナ化されていないか、第１プレースホルダ１０４ａ上が十分な程度まで平面になった場合、絶縁層１１１および場合によって層部分１０８ａの超過材料は、ＣＭＰプロセスにによって除去され、これによってデバイス１００の微細構成はさらにプレーナ化される。 The second insulating layer 111, which can be composed of any suitable material, such as silicon nitride, can be deposited by known deposition recipes, and its process parameters provide the desired inherent stress depending on device requirements. To be controlled.
As noted above, silicon nitride can be easily deposited based on known process recipes with a wide range of compressive and tensile stresses, for example, ranging from 1.0 GPa compressive stress to 1.0 GPa tensile stress. .
In an example of a particular embodiment, when the second semiconductor region 107b represents a channel region of a P-type transistor, the inherent stress of the second insulating layer 111 causes a compressive stress in the second semiconductor region 107b. It is formed.
Thereafter, as shown in FIGS. 1c and 1d, if the insulating layer 108 is not planarized or if the first placeholder 104a is planar enough, the insulating layer 111 and possibly the layer portion 108a The excess material is removed by the CMP process, which further planarizes the device 100 microstructure.

図１ｅは、上述したプロセス・シーケンス後のデバイス１００を概略的に示している。よってデバイス１００は、横方向に第1プレースホルダ１０４ａを囲む層部分１０８ａ、横方向に第２プレースホルダ１０４ｂを囲む第２層部分１１１ｂで、実質的に平坦な微細構成を含む。
したがって、１１８ａとして示される引張応力として図示される、層部分１０８ａの実質的に均質的にふるまう固有の応力は、第１半導体領域１０７ａ中にそれぞれ変形、すなわち歪み、すなわちこの例では引張歪み、を生成する。この引っ張り歪みは一般的に、この領域における電子の移動度を増加させる。
同様に、本実施形態において圧縮応力１２１ｂとして示される、実質的に均質的にふるまう第２の第２の固有の応力を有する層部分１１１ｂは、同様に、第２の半導体領域１０７ｂ内に変形または歪みを生成する。この変形または歪みは、本実施形態においては圧縮歪みであり、これによりホールの移動度が増加する。
半導体領域１０７ａ、１０７ｂ中に異なる歪みを生成すべく、他の構成を採用してもよい。例えば、固有の応力１１８ａは圧縮応力であり、固有の応力１２１ｂは引っ張り応力であってよい。あるいは、固有の応力１１８ａおよび１２１ｂの双方が圧縮応力または引っ張り応力であってもよいし、またはこれらの応力の大きさにおいて異なっていてもよい。
他の例において、固有の応力１１８ａまたは１２１ｂは、他の半導体領域が所望する大きさの歪みを受け取る一方で、それぞれの半導体領域中の歪みが実質的にゼロとなるように選択されてもよい。
この構成は、Ｎ型トランジスタの性能の質を下げることがない一方で、Ｐ型トランジスタの移動度は増加されることになり、Ｐ型トランジスタおよびＮ型トランジスタのより電気的特性をより一定にする点において有利となり得る。 FIG. 1e schematically shows the device 100 after the process sequence described above. Thus, the device 100 includes a substantially flat microstructure with a layer portion 108a surrounding the first placeholder 104a in the lateral direction and a second layer portion 111b surrounding the second placeholder 104b in the lateral direction.
Thus, the inherent stress that behaves substantially homogeneously in the layer portion 108a, illustrated as tensile stress shown as 118a, is deformed or strained in the first semiconductor region 107a, respectively, i.e., tensile strain in this example. Generate. This tensile strain generally increases the mobility of electrons in this region.
Similarly, a layer portion 111b having a second inherent stress that behaves substantially homogeneously, shown as compressive stress 121b in the present embodiment, is similarly deformed or deformed in the second semiconductor region 107b. Generate distortion. This deformation or distortion is compressive distortion in the present embodiment, which increases hole mobility.
Other configurations may be employed to generate different strains in the semiconductor regions 107a, 107b. For example, the intrinsic stress 118a may be a compressive stress and the intrinsic stress 121b may be a tensile stress. Alternatively, both intrinsic stresses 118a and 121b may be compressive or tensile, or may differ in the magnitude of these stresses.
In other examples, the intrinsic stress 118a or 121b may be selected such that the strain in each semiconductor region is substantially zero while the other semiconductor regions receive the desired amount of strain. .
While this configuration does not degrade the performance quality of the N-type transistor, the mobility of the P-type transistor will be increased, making the electrical characteristics of the P-type and N-type transistors more constant. Can be advantageous in terms.

図１ｆは、プレースホルダ１０４ａ、１０４ｂを除去したデバイス１００を概略的に示している。さらに、各第１および第２半導体領域１０７ａ、１０７ｂ上にそれぞれゲート絶縁膜１１３ａ、１１３ｂが形成される。   FIG. 1f schematically shows the device 100 with the placeholders 104a, 104b removed. Further, gate insulating films 113a and 113b are formed on the first and second semiconductor regions 107a and 107b, respectively.

プレースホルダ１０４ａ、１０４ｂの除去は、選択エッチングプロセスによって実行することができる。このプロセスは、プラズマ・エッチングプロセスおよび（または）ウェットケミカル・エッチングプロセスを含んでいてよい。
例えば、プレースホルダ１０４ａ、１０４ｂが二酸化シリコンまたはアモルファス炭素で構成され、層部分１０８ａ、１１１ｂが例えば窒化シリコンからなる場合、層部分１０８ａ、１１１ｂに関して容易に選択的にエッチングすることができる。また第１および第２半導体領域１０７ａ、１０７ｂの材料に関しては、公知のプロセスレシピに基づいて、容易に選択的にエッチングすることができる。
例えば、第１および第２プレースホルダ１０４ａ、１０４ｂの残りの部分をその後、領域１０７ａ、１０７ｂをあまり損傷しないように等方性の高いまたはウェットケミカル・エッチングプロセスによって除去することができる一方で、除去プロセスは、これらの第１および第２プレースホルダ１０４ａ、１０４ｂの実質的な量を選択的に除去するプラズマ・エッチングプロセスを含んでいてよい。
他の実施形態においては、さらにまたは代わりに、領域１０７ａ、１０７ｂの損傷を受けた表面部分を、例えば熱酸化またはウェットケミカル酸化によって酸化させてもよい。また、酸化した部分は、例えば、領域１０７ａ、１０７ｂを著しく損傷させることがないフッ素酸（ＨＦ）に基づいて選択性の高いウェットケミカル・エッチングプロセスによって除去することができる。 The removal of the placeholders 104a and 104b can be performed by a selective etching process. This process may include a plasma etch process and / or a wet chemical etch process.
For example, when the placeholders 104a and 104b are made of silicon dioxide or amorphous carbon and the layer portions 108a and 111b are made of, for example, silicon nitride, the layer portions 108a and 111b can be easily and selectively etched. The materials of the first and second semiconductor regions 107a and 107b can be easily and selectively etched based on a known process recipe.
For example, the remaining portions of the first and second placeholders 104a, 104b can then be removed by a highly isotropic or wet chemical etching process so that the regions 107a, 107b are not significantly damaged. The process may include a plasma etch process that selectively removes a substantial amount of these first and second placeholders 104a, 104b.
In other embodiments, in addition or alternatively, damaged surface portions of regions 107a, 107b may be oxidized, for example, by thermal oxidation or wet chemical oxidation. Also, the oxidized portion can be removed by a wet chemical etching process with high selectivity based on, for example, fluoric acid (HF) that does not significantly damage the regions 107a and 107b.

プレースホルダ１０４ａ、１０４ｂを除去した後、設計条件に従って酸化および（または）蒸着によってゲート絶縁膜１１３ａ、１１３ｂを形成することができる。
例えばゲート絶縁膜１１３ａ、１１３ｂは、高度なトランジスタ・デバイスにおいて必要とされるような高度に調整された層の厚さを得るように、公知のレシピによる、熱またはウェットケミカル酸化によって形成することができる。これにより、ゲート絶縁膜の厚さは１．５〜数ナノメータの範囲となり得る。
他の実施形態においては、極薄の熱酸化物が形成され、その後、ゲート絶縁膜１１３ａ、１１３ｂを最終的に所望の厚さとするように、適切な絶縁材料のたい積してもよい。対応するたい積された層は、ダッシュ線において示され、符号１１２として図示される。ゲート絶縁膜１１３ａ、１１３ｂはまた、たい積された層１１２のみによって形成されてもよい。
実施形態のうちのいくつかの例においては、プレースホルダ１０４ａによって定義された開口部の初期の長さ１１２ａが、形成されるゲート電極の所望の値には大きすぎると考えられる場合、ゲート絶縁膜１１３ａ、１１３ｂを形成する前に、層１１２のような絶縁層を、共形性が非常に高く、層の厚さを正確に定義する方法でたい積することができる。
その後、一般的なサイドウォールスペーサ技術において使用されるように、この開口部の底、すなわち領域１０７ａ上にたい積された材料を、異方性エッチングプロセスによって同様に除去することができる。
このように、トランジスタ構造のゲート長は、フォトリソグラフィのばらつきを補うために、またはフォトリソグラフィの解像度を広げるために微調整することができる。その後、上述したように、それぞれのゲート絶縁膜を形成することができる。 After removing the placeholders 104a and 104b, the gate insulating films 113a and 113b can be formed by oxidation and / or vapor deposition according to the design conditions.
For example, the gate insulating films 113a, 113b may be formed by thermal or wet chemical oxidation according to known recipes to obtain a highly tuned layer thickness as required in advanced transistor devices. it can. Thereby, the thickness of the gate insulating film can be in the range of 1.5 to several nanometers.
In other embodiments, an ultra-thin thermal oxide may be formed and then deposited with a suitable insulating material so that the gate insulating films 113a, 113b are finally at the desired thickness. The corresponding stacked layer is shown in dashed lines and is illustrated as 112. The gate insulating films 113a and 113b may also be formed only by the stacked layers 112.
In some examples of embodiments, if the initial length 112a of the opening defined by the placeholder 104a is considered too large for the desired value of the gate electrode to be formed, Prior to forming 113a, 113b, an insulating layer such as layer 112 can be deposited in a manner that is very conformal and accurately defines the thickness of the layer.
Thereafter, as used in typical sidewall spacer technology, the material deposited on the bottom of this opening, ie, region 107a, can be similarly removed by an anisotropic etching process.
In this way, the gate length of the transistor structure can be fine-tuned to compensate for photolithography variations or to increase photolithography resolution. Thereafter, as described above, each gate insulating film can be formed.

図１ｇは、図１ｆの構造の上に形成された導体材料１２３の層を有する半導体デバイス１００を示す。
層１２３はドープしたポリシリコンで構成してもよいし、または、非常に高度な半導体デバイスについての実施形態では、金属または金属化合物を含んでいてもよい。例えば、層１２３は、タングステン、タングステンシリサイド、アルミニウム、ニッケル、銅またはこれらの化合物、およびこれに類するものを含んでいてもよい。
層１２３に使用される材料の種類によって、対応するたい積技術が使用されてもよい。例えば、ポリシリコン、アルミニウム、タングステン、タングステンシリサイドおよびこれに類するものは、公知の化学蒸着法（ＣＶＤ）技術によって容易にたい積することができる。
他の場合においては、プレーティングまたは無電解プレーティングのようなプレーティング方法は、第１および第２半導体領域１０７ａ、１０７ｂ上のそれぞれの開口部を確実に充てんするのに使用され得る。
その後、層１２３の超過材料は、エッチング、化学的機械的研磨、およびこれらの組み合わせのような任意の適切な技術によって除去することができる。 FIG. 1g shows a semiconductor device 100 having a layer of conductive material 123 formed over the structure of FIG. 1f.
Layer 123 may be comprised of doped polysilicon or, in very advanced semiconductor device embodiments, may comprise a metal or metal compound. For example, the layer 123 may include tungsten, tungsten silicide, aluminum, nickel, copper, or a compound thereof, and the like.
Depending on the type of material used for layer 123, a corresponding deposition technique may be used. For example, polysilicon, aluminum, tungsten, tungsten silicide and the like can be easily deposited by known chemical vapor deposition (CVD) techniques.
In other cases, a plating method such as plating or electroless plating can be used to reliably fill the respective openings on the first and second semiconductor regions 107a, 107b.
Thereafter, the excess material of layer 123 can be removed by any suitable technique, such as etching, chemical mechanical polishing, and combinations thereof.

図１ｈは、層１２３の超過材料が除去され、生成される構造の上層として層間絶縁膜１２６がさらに形成された半導体デバイス１００を示す。
したがって、デバイス１００は、第１半導体領域１０７ａ上のゲート電極構造１２４ａおよび第２半導体領域１０７ｂ上の第２ゲート電極構造１２４ｂを含む。これにより、第１トランジスタ素子１３０ａと、第２トランジスタ素子１３０ｂが定義される。
さらに、図１ｈに示すように、層部分１０８ａは、高さ１２５ａまでのゲート電極構造１２４ａに、実質的に均質的に作用する第１の固有の応力１１８ａを提供する。一方で、第２の層部分１１１ｂは、高さ１２５ｂまでの第２ゲート電極構造１２４ｂに実質的に均質的に作用する第２の固有の応力１２１ｂを提供する。
したがって、応力１１８ａ、１２１ｂによって、関連する半導体領域またはチャネル領域１０７ａ、１０７ｂにおいてそれぞれの変形または歪みが形成される。
よって、これらのチャネル領域中の荷電キャリア移動度は、応力１１８ａ、１２１ｂをそれぞれ制御することによって、個々に調整することができる。
図１ｈに示すようなトランジスタ構成は特に、実質的に平坦で、ドープ領域１０６ａ、１０６ｂ、すなわち関連するゲート電極構造１２４ａ、１２４ｂについての各ドレインおよびソース領域、のセルフアライン構成を可能にする。
さらに、ゲート電極構造１２４ａ、１２４ｂは、金属、金属化合物、高度にドープしたポリシリコン、またはこれらの組み合わせ、およびこれに類するもののような、高い導電材料で形成されてよい。
特定の実施形態において、ゲート電極構造１２４ａ、１２４ｂは、実質的に金属で構成される。 FIG. 1 h shows the semiconductor device 100 with the excess material of the layer 123 removed and an interlayer dielectric 126 further formed as an upper layer of the resulting structure.
Accordingly, the device 100 includes a gate electrode structure 124a on the first semiconductor region 107a and a second gate electrode structure 124b on the second semiconductor region 107b. Thus, the first transistor element 130a and the second transistor element 130b are defined.
Further, as shown in FIG. 1h, the layer portion 108a provides a first inherent stress 118a that acts substantially homogeneously on the gate electrode structure 124a up to a height 125a. On the other hand, the second layer portion 111b provides a second inherent stress 121b that acts substantially homogeneously on the second gate electrode structure 124b up to a height 125b.
Therefore, the stresses 118a and 121b cause deformations or distortions in the associated semiconductor region or channel region 107a and 107b, respectively.
Thus, the charge carrier mobility in these channel regions can be individually adjusted by controlling the stresses 118a and 121b, respectively.
The transistor configuration as shown in FIG. 1h is particularly flat and allows a self-aligned configuration of doped regions 106a, 106b, ie, the respective drain and source regions for the associated gate electrode structures 124a, 124b.
Further, the gate electrode structures 124a, 124b may be formed of a highly conductive material such as a metal, metal compound, highly doped polysilicon, or combinations thereof, and the like.
In certain embodiments, the gate electrode structures 124a, 124b are substantially composed of metal.

図２は、本発明のさらなる実施形態の一例による、製造の中間段階にある半導体デバイス２００を概略的に示している。
図２では、図１ｄおよび図１ｅにおける構成要素と同一または類似の構成要素は、１００番代ではなく２００番代を使用する以外同じ参照符号によって示されている。
したがって、デバイス２００は、関連するドープ領域２０６ａ、２０６ｂを備える第１および第２半導体領域２０７ａ、２０７ｂを含む半導体層２０２がその上に形成された基板２０１を含んでいる。
プレースホルダ２０４ａ、２０４ｂは、特定の固有の応力を有する絶縁層２０８中に縦方向に埋め込まれる。
さらに、第２半導体領域２０７ｂに関連するデバイス２００の一部分を露出するように、レジストマスク２１０が絶縁層２０８上に形成される。
図２に示すようなデバイス２００の形成に関しては、図１ａ、図１ｂおよび図１ｃにおける記載が引用される。 FIG. 2 schematically illustrates a semiconductor device 200 in an intermediate stage of manufacture, according to an example of a further embodiment of the present invention.
In FIG. 2, components that are the same as or similar to those in FIGS. 1d and 1e are indicated by the same reference numerals except that they use the 200s instead of the 100s.
Thus, the device 200 includes a substrate 201 having a semiconductor layer 202 formed thereon including first and second semiconductor regions 207a, 207b with associated doped regions 206a, 206b.
The placeholders 204a and 204b are embedded in the vertical direction in the insulating layer 208 having a specific inherent stress.
Further, a resist mask 210 is formed on the insulating layer 208 so as to expose a part of the device 200 related to the second semiconductor region 207b.
Regarding the formation of the device 200 as shown in FIG. 2, reference is made to the description in FIGS. 1a, 1b and 1c.

さらに、レジストマスク２１０によって被覆されていない絶縁層２０８の層部分２０８ｂの応力特性を変更すべく、デバイス２００はイオン衝撃２４０に晒される。
例えば、キセノン、アルゴン、シリコンおよびこれらに類するもののような、重い不活性イオンが、層部分２０８ｂ中に注入され得る。これにより、少なくとも部分的に、特定の固有の応力が緩和される。
したがって、層部分２０８ａでは特定の固有の応力が維持される。これにより、第１半導体領域２０７ａ内に特定の変形が生成される。一方、第２半導体領域２０７ｂ内の対応する歪みは、層部分２０８ｂ内の緩和の程度により、層部分２０８ａのものと著しく異なり得る。
例えば領域２０６ａ、２０７ａがＰ型トランジスタ構成を示すものとなっている場合、絶縁層２０８は、第１半導体領域２０７ａ中のホール移動度を著しく改善すべく、例えば高い圧縮応力でたい積されていてよい。
特定の程度まで層部分２０８ｂ中の初期圧縮応力を緩和することによって、第２半導体領域２０７ｂ内の電子移動度の減少量は、ｎ型チャネル領域として設計された場合、設計要件により調整することができる。
既に上述したように、第１および第２半導体領域２０７ａ、２０７ｂは必ずしも異なる種類のチャネル領域を示す必要はないが、また、同一のチャネル領域を表わし得る。例えば、図２に示されるようなプロセス技術によって異なる程度の処理動作、またはデバイスの均一性を調整するための所望の程度を達成することができる。 Further, the device 200 is exposed to ion bombardment 240 to alter the stress characteristics of the layer portion 208b of the insulating layer 208 not covered by the resist mask 210.
For example, heavy inert ions, such as xenon, argon, silicon, and the like, can be implanted into the layer portion 208b. This at least partially relieves certain inherent stresses.
Accordingly, a specific inherent stress is maintained in the layer portion 208a. Thereby, a specific deformation is generated in the first semiconductor region 207a. On the other hand, the corresponding strain in the second semiconductor region 207b may differ significantly from that of the layer portion 208a depending on the degree of relaxation in the layer portion 208b.
For example, if the regions 206a and 207a indicate a P-type transistor configuration, the insulating layer 208 may be deposited with a high compressive stress, for example, to significantly improve the hole mobility in the first semiconductor region 207a. .
By reducing the initial compressive stress in the layer portion 208b to a certain degree, the amount of decrease in electron mobility in the second semiconductor region 207b can be adjusted according to design requirements when designed as an n-type channel region. it can.
As already described above, the first and second semiconductor regions 207a and 207b do not necessarily need to indicate different types of channel regions, but can also represent the same channel region. For example, different degrees of processing operations or a desired degree to adjust device uniformity can be achieved by process technology as shown in FIG.

その後、さらに、図１ｅないし図１ｈに記載されるデバイス１００について記載されるように、デバイス２００のさらなる処理が継続されてもよい。   Thereafter, further processing of the device 200 may be continued as further described for the device 100 described in FIGS. 1e-1h.

図３ａは、本発明のさらなる実施形態の一例による、半導体デバイス３００を概略的に示している。
デバイス３００は、図１ｅに記載されるデバイスと類似のデバイスを示し得るので、同一または類似の構成要素は、１００番代ではなく３００番代を使用する以外同じ参照符号によって示されている。したがって、これらの構成要素の詳細は、ここでは省略する。
さらに、デバイス３００は、半導体層３０２またいは基板３０１に、水素、ヘリウムまたは酸素のような軽いイオン種を挿入するようにイオン注入３５０に晒される。
イオン注入３５０は、層３０２および（または）基板３０１内の所望の深さが高い不純物濃度となるように、高いドーズ量および適切なエネルギー量で実行される。例えば、当初注入されたピーク濃度は、約１０２１ないし１０２３原子／ｃｍ３の範囲で濃度を達成するように選択され得る。
ヘリウムまたは水素の一般的な注入パラメータは、５×１０５ないし２×１０１６イオン／ｃｍ２のドーズ量を有する所望の浸透度により、約３ないし１５ｋｅｖとすることができる。
その後、例えば約３５０ないし１０００℃の温度で熱処理を実行することができる。「気泡」または「ボイド」３５１を層３０２および（または）基板３０１に生成するように、一般的には数分の間、約７００ないし９５０℃の温度で熱処理が実行される。
イオン注入３５０は、プレースホルダ３０４ａ、３０４ｂがまだ存在する状態で層部分３０８ａ、３１１ｂを貫通して実行されるので、気泡３５１の深さは実質的に一定とすることができる。
軽い不活性種が導入されるので、層３０８ａ、３１１ｂ中の損傷、すなわち応力緩和を無視できるように、注入の間の停止メカニズムは主に結晶電子との相互作用に基づく。
気泡３５１により、残りの層３０２および（または）基板３０１からの領域３０６ａ、３０７ａ、３０６ｂ、３０７ｂの機械的な分断はある程度達成され、これにより、層部分３０８ａ、３１１ｂから各領域３０７ａ、３０７ｂ中への応力の移動（transfer）を著しく向上する。
したがって、領域３０７ａ、３０７ｂの歪み技術を著しく向上させることができる。したがって、荷電キャリア移動度およびチャネル導電率をより効率的に改善することができる。 FIG. 3a schematically illustrates a semiconductor device 300 according to an example of a further embodiment of the present invention.
Since device 300 may represent a device similar to the device described in FIG. 1e, the same or similar components are indicated by the same reference numerals except using the 300s instead of the 100s. Therefore, details of these components are omitted here.
Furthermore, the device 300 is exposed to an ion implantation 350 to insert light ionic species such as hydrogen, helium or oxygen into the semiconductor layer 302 or substrate 301.
The ion implantation 350 is performed with a high dose and an appropriate amount of energy so that a desired depth in the layer 302 and / or the substrate 301 has a high impurity concentration. For example, the initially implanted peak concentration can be selected to achieve a concentration in the range of about 10 21 to 10 23 atoms / cm 3 .
Typical implantation parameters for helium or hydrogen can be about 3 to 15 kev, depending on the desired permeability with a dose of 5 × 10 5 to 2 × 10 16 ions / cm 2 .
Thereafter, the heat treatment can be performed at a temperature of about 350 to 1000 ° C., for example. The heat treatment is typically performed at a temperature of about 700-950 ° C. for a few minutes to create “bubbles” or “voids” 351 in the layer 302 and / or the substrate 301.
Since the ion implantation 350 is performed through the layer portions 308a, 311b with the placeholders 304a, 304b still present, the depth of the bubbles 351 can be substantially constant.
Since light inert species are introduced, the stopping mechanism during implantation is mainly based on interaction with crystal electrons so that damage, i.e. stress relaxation, in layers 308a, 311b can be neglected.
Due to the bubbles 351, some mechanical separation of the remaining layers 302 and / or regions 306a, 307a, 306b, 307b from the substrate 301 is achieved, thereby allowing the layer portions 308a, 311b to enter each region 307a, 307b. Significantly improves the transfer of stress.
Therefore, the distortion technique of the regions 307a and 307b can be significantly improved. Therefore, charge carrier mobility and channel conductivity can be improved more efficiently.

他の実施形態においては、イオン注入３５０は、例えば、層部分３０８ａ、３１１ｂを形成する前、あるいはプレースホルダ３０４ａ、３０４ｂを形成する前のような、初期の製造段階において実行され得る。これにより、上述したように、例えばそれらが非常に小さくても、どんな緩和効果も回避する。
その後、領域３０６ａ、３０６ｂ中のドーパントを活性化するアニーリングサイクル中に、気泡３５１を生成してもよい。 In other embodiments, the ion implantation 350 can be performed in an initial manufacturing stage, such as before forming the layer portions 308a, 311b or before forming the placeholders 304a, 304b. This avoids any mitigation effects, as described above, for example, even if they are very small.
Thereafter, bubbles 351 may be generated during an annealing cycle that activates the dopants in regions 306a, 306b.

図３ｂは、イオン注入３５０の前にプレースホルダ３０４ａ、３０４ｂが除去された半導体デバイス３００を概略的に示している。
この場合、実質的に領域３０６ａ、３０６ｂに影響を与えることなく半導体層３０２ないに軽いイオン種を位置させるように、注入エネルギーを選択することができる。したがって、気泡３５１により、残りの半導体層３０２から半導体領域３０７ａ、３０７ｂを効率高く分断することができる。
したがって、領域３０７ａ、３０７ｂに移動させた応力をまた著しく増加する。
さらに、気泡３５１はそれら自体が応力の源の役割を果たし、これにより、各領域３０７ａ、３０７ｂないの対応する歪みをさらに生成する。
このようにして、２つの効果的な歪み導入メカニズムが結びつき得る。 FIG. 3 b schematically illustrates the semiconductor device 300 with the placeholders 304 a, 304 b removed prior to the ion implantation 350.
In this case, the implantation energy can be selected so that light ion species are located in the semiconductor layer 302 without substantially affecting the regions 306a and 306b. Therefore, the semiconductor regions 307 a and 307 b can be efficiently separated from the remaining semiconductor layer 302 by the bubbles 351.
Therefore, the stress moved to the regions 307a and 307b is also significantly increased.
Furthermore, the bubbles 351 themselves serve as a source of stress, thereby further generating a corresponding distortion in each region 307a, 307b.
In this way, two effective strain introduction mechanisms can be combined.

この結果、本発明は、この形成プロセスにより、導電性の高いゲート電極を含んだ平坦なトランジスタ構造を形成することができる一方で、
異なる半導体領域が異なる歪みを受け得る半導体デバイスおよびこの半導体デバイスを形成する技術を提供する。
この目的のために、複数のトランジスタ要素のゲート電極構造を横方向に囲む絶縁層は、少なくとも２つの異なる歪み成分がそれぞれのチャネル領域において得られるように、部分的に変更される。
したがって、対となる相補型トランジスタを、それぞれのトランジスタが異なる歪みを有するチャネル領域を有するように形成することができる。
歪み導入応力層の変更は、層の特定の部分を除去し、それを異なる固有の応力の層部分に置換することにより、および（または）所望する程度まで固有の応力を緩和することにより達成することができる。
さらに、組み込んだ（in-laid）ゲート電極構造についてのプロセスを備えた高度な応力または歪み技術の組み合わせにより、非常に導電性の高いゲート電極構造を得ることができる。これにより、１００ｎｍまたはこれよりもずっと短いゲート長さを有する非常にスケーリングされたデバイスについてさえ、高いゲートおよびチャネル導電率が提供される。
加えて、部分的な応力を変更することは、有効に周囲の材料からチャネル領域を効果的に分断するためのメカニズムと有利に結びつき、これにより、それぞれのチャネル領域中に応力伝達の効率が著しく上昇する。 As a result, the present invention can form a flat transistor structure including a highly conductive gate electrode by this formation process,
Provided are semiconductor devices in which different semiconductor regions can be subjected to different strains, and techniques for forming the semiconductor devices.
For this purpose, the insulating layer laterally surrounding the gate electrode structure of the plurality of transistor elements is partly modified so that at least two different strain components are obtained in the respective channel regions.
Therefore, complementary transistors to be paired can be formed so that each transistor has a channel region having a different strain.
Changing the strain-inducing stress layer is accomplished by removing a specific portion of the layer and replacing it with a layer portion of a different inherent stress and / or by relaxing the inherent stress to the desired extent. be able to.
Furthermore, a combination of advanced stress or strain techniques with a process for in-laid gate electrode structures can result in a highly conductive gate electrode structure. This provides high gate and channel conductivity, even for very scaled devices with 100 nm or much shorter gate lengths.
In addition, altering the partial stress is advantageously combined with a mechanism to effectively decouple the channel region from the surrounding material, thereby significantly increasing the efficiency of stress transmission in each channel region. To rise.

上記に示された特定の実施形態は、専ら説明のためのものであり、ここに記載された教示の利益を有する当業者には、異なるが均等な方式で修正の上、実施可能であることは明らかである。例えば、上述したプロセス手順は、異なる順序で実行してもよい。さらに、添付の請求項に記載されている他は、ここに示された構造または設計の詳細に本発明を制限するものではない。したがって、上述の特定の実施形態は、代替または修正をすることができ、このような全ての変形例は、発明の要旨及び範囲内のものとして考えられる。したがって、本願で要求する保護は、添付の特許請求の範囲に記載される。   The specific embodiments shown above are for illustrative purposes only and can be implemented with modification in a different but equivalent manner to those skilled in the art having the benefit of the teachings described herein. Is clear. For example, the process procedures described above may be performed in a different order. Furthermore, nothing else described in the appended claims is intended to limit the invention to the details of construction or design shown herein. Thus, the particular embodiments described above can be substituted or modified and all such variations are considered within the spirit and scope of the invention. Accordingly, the protection required in this application is set forth in the appended claims.

組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。In accordance with a process strategy that allows the formation of an integrated gate electrode structure, each stress layer formed near the semiconductor region produces different strains in different semiconductor regions, resulting in different manufacturing stages of semiconductor devices. FIG. 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。In accordance with a process strategy that allows the formation of an integrated gate electrode structure, each stress layer formed near the semiconductor region produces different strains in different semiconductor regions, resulting in different manufacturing stages of semiconductor devices. FIG. 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。In accordance with a process strategy that allows the formation of an integrated gate electrode structure, each stress layer formed near the semiconductor region produces different strains in different semiconductor regions, resulting in different manufacturing stages of semiconductor devices. FIG. 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。In accordance with a process strategy that allows the formation of an integrated gate electrode structure, each stress layer formed near the semiconductor region produces different strains in different semiconductor regions, resulting in different manufacturing stages of semiconductor devices. FIG. 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。In accordance with a process strategy that allows the formation of an integrated gate electrode structure, each stress layer formed near the semiconductor region produces different strains in different semiconductor regions, resulting in different manufacturing stages of semiconductor devices. FIG. 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。In accordance with a process strategy that enables the formation of an integrated gate electrode structure, each stress layer formed near the semiconductor region produces different strains in different semiconductor regions, resulting in different manufacturing stages of semiconductor devices. FIG. 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。In accordance with a process strategy that allows the formation of an integrated gate electrode structure, each stress layer formed near the semiconductor region produces different strains in different semiconductor regions, resulting in different manufacturing stages of semiconductor devices. FIG. 組み込まれたゲート電極構造の形成を可能にするプロセス戦略にしたがい、半導体領域の近くに形成されたそれぞれの応力層により、異なる半導体領域において異なる歪みが生成される、様々な製造段階における半導体デバイスを概略的に示す断面図。In accordance with a process strategy that allows the formation of an integrated gate electrode structure, each stress layer formed near the semiconductor region produces different strains in different semiconductor regions, resulting in different manufacturing stages of semiconductor devices. FIG. さらなる実施形態の一例により、応力層の固有の応力が部分的に変更される、製造段階中の半導体デバイスを概略的に示す断面図。FIG. 6 is a cross-sectional view schematically illustrating a semiconductor device during a manufacturing stage in which the inherent stress of the stress layer is partially altered according to an example of a further embodiment. 本発明のさらなる実施形態の一例により、それぞれの半導体領域への応力伝達を強めるように、所定の位置においてイオン種をたい積する、製造段階中の半導体デバイスを概略的に示す断面図。FIG. 4 is a cross-sectional view schematically illustrating a semiconductor device during a manufacturing stage in which ionic species are deposited at predetermined locations to enhance stress transmission to the respective semiconductor regions, according to an example of a further embodiment of the present invention. 本発明のさらなる実施形態の一例により、それぞれの半導体領域への応力伝達を強めるように、所定の位置においてイオン種をたい積する、製造段階中の半導体デバイスを概略的に示す断面図。FIG. 4 is a cross-sectional view schematically illustrating a semiconductor device during a manufacturing stage in which ionic species are deposited at predetermined locations to enhance stress transmission to the respective semiconductor regions, according to an example of a further embodiment of the present invention.

Claims (12)

基板（１０１）上にたい積した半導体層（１０２）中に形成された第１半導体領域（１０７ａ）上に、第１プレースホルダ構造（１０４ａ）を形成し、
前記半導体層（１０２）中に形成された第２半導体領域（１０７ｂ）上に、第２プレースホルダ構造（１０４ｂ）を形成し、
前記第１プレースホルダ構造（１０４ａ）および前記第２プレースホルダ構造（１０４ｂ）を取り囲むように、前記半導体層（１０２）上に特定の固有の応力を有する絶縁層（１０８）をたい積し、
前記第２プレースホルダ構造（１０４ｂ）を取り囲む前記絶縁層（１０８）の一部を、前記一部の前記固有の応力を変えるべく変更し、
前記第１プレースホルダ構造（１０４ａ）および前記第２プレースホルダ構造（１０４ｂ）を導電材料で置換する、
方法。 Forming a first placeholder structure (104a) on a first semiconductor region (107a) formed in a semiconductor layer (102) deposited on a substrate (101);
Forming a second placeholder structure (104b) on the second semiconductor region (107b) formed in the semiconductor layer (102);
An insulating layer (108) having a specific intrinsic stress is deposited on the semiconductor layer (102) so as to surround the first placeholder structure (104a) and the second placeholder structure (104b);
Changing a portion of the insulating layer (108) surrounding the second placeholder structure (104b) to change the inherent stress of the portion;
Replacing the first placeholder structure (104a) and the second placeholder structure (104b) with a conductive material;
Method. さらに、前記第１半導体領域（１０７ａ）および前記第２半導体領域（１０７ｂ）に隣接する前記半導体層（１０２）中に、ドープ領域（１０６ａ）（１０６ｂ）を形成する、請求項１記載の方法。   The method of claim 1, further comprising forming doped regions (106a) (106b) in the semiconductor layer (102) adjacent to the first semiconductor region (107a) and the second semiconductor region (107b). 前記ドープ領域（１０６ａ）（１０６ｂ）の形成は、前記第１プレースホルダ構造（１０４ａ）および前記第２プレースホルダ構造（１０４ｂ）を注入マスクとして使用する一方で、イオン注入プロセスにより、少なくとも１つのドーパント種を導入する、請求項２記載の方法。   The doped region (106a) (106b) is formed by using the first placeholder structure (104a) and the second placeholder structure (104b) as an implantation mask, while at least one dopant is formed by an ion implantation process. The method of claim 2, wherein the seed is introduced. 前記ドープ領域（１０６ａ）（１０６ｂ）の形成は、
前記第１プレースホルダ構造（１０４ａ）および前記第２プレースホルダ構造（１０４ｂ）のそれぞれのサイドウォール上に、少なくとも１つのサイドウォールスペーサ素子を形成し、
少なくとも前記イオン注入プロセスの１ステップの間に、前記少なくとも１つのサイドウォールスペーサを注入マスクとして使用することを含む、請求項３記載の方法。 Formation of the doped regions (106a) (106b)
Forming at least one sidewall spacer element on each sidewall of the first placeholder structure (104a) and the second placeholder structure (104b);
4. The method of claim 3, comprising using the at least one sidewall spacer as an implantation mask during at least one step of the ion implantation process. さらに、前記絶縁層（１０８）をたい積する前に、前記少なくとも１つのサイドウォールスペーサを除去する、請求項５記載の方法。   The method of claim 5, further comprising removing the at least one sidewall spacer prior to depositing the insulating layer (108). 前記第２プレースホルダ構造（１０４ｂ）を取り囲む前記一部の変更は、前記一部を除去することを含む、請求項１記載の方法。   The method of claim 1, wherein the modification of the portion surrounding the second placeholder structure (104b) comprises removing the portion. 前記半導体層（１０２）上に、前記絶縁層（１０８）の固有の応力と異なる第２の固有の応力を有する第２絶縁層（１２６）をさらにたい積する、請求項７記載の方法。   The method of claim 7, further comprising depositing a second insulating layer (126) on the semiconductor layer (102) having a second intrinsic stress different from the intrinsic stress of the insulating layer (108). さらに、前記第２プレースホルダ構造（１０４ｂ）の上面を露出すべく、前記第２絶縁層（１２６）の材料を除去する、請求項８記載の方法。   The method of claim 8, further comprising removing material of the second insulating layer (126) to expose an upper surface of the second placeholder structure (104b). 前記第２プレースホルダ構造（１０４ｂ）を取り囲む前記一部を除去する前に、前記第２絶縁層（１２６）の表面をプレーナ化する、請求項７記載の方法。   The method of claim 7, wherein the surface of the second insulating layer (126) is planarized prior to removing the portion surrounding the second placeholder structure (104b). 前記第２プレースホルダ構造（１０４ｂ）を取り囲む前記一部の変更は、前記一部中の前記固有の応力を選択的に緩和する、請求項１記載の方法。   The method of claim 1, wherein the modification of the portion surrounding the second placeholder structure (104b) selectively relieves the inherent stress in the portion. 前記固有の応力は、前記一部のイオン衝撃によって選択的に緩和される、請求項１０記載の方法。   The method of claim 10, wherein the intrinsic stress is selectively relaxed by the partial ion bombardment. さらに、前記第１半導体領域（１０７ａ）および前記第２半導体領域（１０７ｂ）の少なくとも一方に隣接している領域に不活性な種を注入し、
前記不活性な種によるボイドを形成するように、前記基板を熱処理する、請求項１記載の方法。 Further, an inert species is implanted into a region adjacent to at least one of the first semiconductor region (107a) and the second semiconductor region (107b),
The method of claim 1, wherein the substrate is heat treated to form voids due to the inert species.
JP2007538967A 2004-10-29 2005-10-12 Semiconductor device including semiconductor region having strain channel region distorted differently and method for manufacturing the same Withdrawn JP2008518476A (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102004052617A DE102004052617B4 (en) 2004-10-29 2004-10-29 A method of manufacturing a semiconductor device and semiconductor device having semiconductor regions having differently deformed channel regions
US11/145,697 US20060094193A1 (en) 2004-10-29 2005-06-06 Semiconductor device including semiconductor regions having differently strained channel regions and a method of manufacturing the same
PCT/US2005/036779 WO2006049834A1 (en) 2004-10-29 2005-10-12 A semiconductor device including semiconductor regions having differently strained channel regions and a method of manufacturing the same

Publications (1)

Publication Number Publication Date
JP2008518476A true JP2008518476A (en) 2008-05-29

Family

ID=35892524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007538967A Withdrawn JP2008518476A (en) 2004-10-29 2005-10-12 Semiconductor device including semiconductor region having strain channel region distorted differently and method for manufacturing the same

Country Status (4)

Country Link
JP (1) JP2008518476A (en)
KR (1) KR20070069160A (en)
GB (1) GB2434036A (en)
WO (1) WO2006049834A1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224386A (en) * 2008-03-13 2009-10-01 Panasonic Corp Semiconductor device and method for manufacturing the same
JP2012124503A (en) * 2007-03-20 2012-06-28 Sony Corp Manufacturing method of semiconductor device
JP2014519192A (en) * 2011-05-09 2014-08-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Preserving the stress gain of UV curing in the fabrication of replacement gate transistors

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675118B2 (en) * 2006-08-31 2010-03-09 International Business Machines Corporation Semiconductor structure with enhanced performance using a simplified dual stress liner configuration
JP2008071851A (en) * 2006-09-13 2008-03-27 Sony Corp Semiconductor device and manufacturing method thereof
US7704840B2 (en) * 2006-12-15 2010-04-27 Advanced Micro Devices, Inc. Stress enhanced transistor and methods for its fabrication
DE102007009914B4 (en) * 2007-02-28 2010-04-22 Advanced Micro Devices, Inc., Sunnyvale Semiconductor device in the form of a field effect transistor with an interlayer dielectric material with increased internal stress and method for producing the same
DE102007009727B4 (en) * 2007-02-28 2009-01-02 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device and transistor semiconductor device
JP5003515B2 (en) 2007-03-20 2012-08-15 ソニー株式会社 Semiconductor device
DE102007046849B4 (en) * 2007-09-29 2014-11-06 Advanced Micro Devices, Inc. Method of making large-gate-gate structures after transistor fabrication
US8133793B2 (en) 2008-05-16 2012-03-13 Sandisk 3D Llc Carbon nano-film reversible resistance-switchable elements and methods of forming the same
US8569730B2 (en) 2008-07-08 2013-10-29 Sandisk 3D Llc Carbon-based interface layer for a memory device and methods of forming the same
US7795679B2 (en) 2008-07-24 2010-09-14 International Business Machines Corporation Device structures with a self-aligned damage layer and methods for forming such device structures
US20100032639A1 (en) 2008-08-07 2010-02-11 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8835892B2 (en) 2008-10-30 2014-09-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same
US8421050B2 (en) 2008-10-30 2013-04-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having carbon-based liners, and methods of forming the same
US20110278529A1 (en) * 2010-05-14 2011-11-17 Huiwen Xu Memory employing diamond-like carbon resistivity-switchable material and methods of forming the same
US9172031B2 (en) 2012-05-11 2015-10-27 SK Hynix Inc. Resistive memory device
KR102022554B1 (en) 2012-05-11 2019-09-18 에스케이하이닉스 주식회사 Resistive memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237332B2 (en) * 1999-04-30 2009-03-11 株式会社東芝 Manufacturing method of semiconductor device
JP2003086708A (en) * 2000-12-08 2003-03-20 Hitachi Ltd Semiconductor device and manufacturing method thereof
JP3651802B2 (en) * 2002-09-12 2005-05-25 株式会社東芝 Manufacturing method of semiconductor device
US6825529B2 (en) * 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012124503A (en) * 2007-03-20 2012-06-28 Sony Corp Manufacturing method of semiconductor device
JP2009224386A (en) * 2008-03-13 2009-10-01 Panasonic Corp Semiconductor device and method for manufacturing the same
JP2014519192A (en) * 2011-05-09 2014-08-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Preserving the stress gain of UV curing in the fabrication of replacement gate transistors

Also Published As

Publication number Publication date
KR20070069160A (en) 2007-07-02
GB2434036A (en) 2007-07-11
WO2006049834A1 (en) 2006-05-11
GB0708894D0 (en) 2007-06-20

Similar Documents

Publication Publication Date Title
JP2008518476A (en) Semiconductor device including semiconductor region having strain channel region distorted differently and method for manufacturing the same
US7329571B2 (en) Technique for providing multiple stress sources in NMOS and PMOS transistors
US20060094193A1 (en) Semiconductor device including semiconductor regions having differently strained channel regions and a method of manufacturing the same
US8039335B2 (en) Semiconductor device comprising NMOS and PMOS transistors with embedded Si/Ge material for creating tensile and compressive strain
US7517816B2 (en) Technique for creating different mechanical stress in different channel regions by forming an etch stop layer having differently modified intrinsic stress
KR101238432B1 (en) Technique for strain engineering in si-based transistors by using embedded semiconductor layers including atoms with high covalent radius
JP5204645B2 (en) Technology for forming contact insulation layers with enhanced stress transmission efficiency
US8288262B2 (en) Method for fabricating semiconductor device
US7879667B2 (en) Blocking pre-amorphization of a gate electrode of a transistor
US20150194526A1 (en) Method for manufacturing semiconductor device with recess, epitaxial growth and diffuson
US7514309B2 (en) Methods to selectively protect NMOS regions, PMOS regions, and gate layers during EPI process
US8026134B2 (en) Recessed drain and source areas in combination with advanced silicide formation in transistors
US7932166B2 (en) Field effect transistor having a stressed contact etch stop layer with reduced conformality
US20090218633A1 (en) Cmos device comprising an nmos transistor with recessed drain and source areas and a pmos transistor having a silicon/germanium material in the drain and source areas
US7569437B2 (en) Formation of transistor having a strained channel region including a performance enhancing material composition utilizing a mask pattern
KR20080099798A (en) Semiconductor device and semiconductor device manufacturing method
JP2009514249A (en) Strained layer embedded in thin SOI transistor and method for forming the same
JP2009506574A (en) Technology for forming a distorted drain / source region recessed in NMOS and PMOS transistors
US20070290264A1 (en) Semiconductor device and a method of manufacturing the same
US7419867B2 (en) CMOS gate structure comprising predoped semiconductor gate material with improved uniformity of dopant distribution and method of forming the structure
US20090001479A1 (en) Transistor having reduced gate resistance and enhanced stress transfer efficiency and method of forming the same
US5888853A (en) Integrated circuit including a graded grain structure for enhanced transistor formation and fabrication method thereof
US20090315115A1 (en) Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
US7169659B2 (en) Method to selectively recess ETCH regions on a wafer surface using capoly as a mask
US7838354B2 (en) Method for patterning contact etch stop layers by using a planarization process

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20090106