JP2008311410A - 半導体装置 - Google Patents
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Abstract
【解決手段】 素子形成基板11cのLDMOS12とCMOS13との間の領域には、パッシベーション膜15の表面に開口を有し、埋込酸化膜11bに到達する溝状に形成された空隙部である第1遮蔽部16が設けられている。支持基板11aのCMOS13直下の領域には、表面11fに開口を有し、埋込酸化膜11bに向かって、横断面が四角形状に空隙部が形成された第2遮蔽部17が設けられている。これにより、LDMOS12とCMOS13との間に熱伝導の悪い空隙部を形成することができるので、LDMOS12における発熱が素子形成基板11cまたは支持基板11aを介して基板面方向に伝達してCMOS13に伝わることを抑制することができる。
【選択図】 図1
Description
このような半導体装置においても更なる高速化や高機能化の要請があり、微細化による高集積化や大電流化が進んでいる。しかし、高集積化及び大電流化により、単位面積あたりに発生する熱量が増加するため、温度上昇により素子特性が変動する、例えばリーク電流が増加する、という問題があった。
半導体素子の温度上昇を防ぐために、例えば、特許文献1では、半導体基板の裏面側から絶縁膜を貫通して半導体島領域に達する裏面溝部と、この裏面溝部内に埋め込んだ金属製熱伝導部と、この金属製熱伝導部に接合されたベースと、を備えることにより、中実で熱容量のある金属製熱伝導部を介して半導体基板及びベース側へ良くヒートシンクして放熱効率を増大させる、という技術が開示されている。
この発明に係る半導体装置の第1実施形態について、図を参照して説明する。ここでは、SOI基板にパワー素子であるLDMOSと非パワー素子であるCMOSとが混載されて形成された半導体装置を例に説明する。
図1は、第1実施形態の半導体装置の説明図である。図1(A)は、素子形成基板側から見た平面説明図であり、図1(B)は、図1(A)のA−A矢視断面図である。図2ないし図4は、第1実施形態の半導体装置の製造工程を示す断面説明図である。図5は、第1遮蔽部の変更例を示す断面説明図である。
なお、各図では、説明のために一部を拡大して誇張して示している。
なお、図1(A)では、視覚的にわかりやすくするために、配線層14とパッシベーション膜15の図示を省略する。また、LDMOS12及びCMOS13は、公知の構成からなり、内部の構成の図示及び説明を省略する。
LDMOS12及びCMOS13は、外周部がそれぞれSOI基板11の深さ方向に形成された素子分離領域であるトレンチ11dにより絶縁分離されて、素子形成基板11cに形成されている。
この構成によれば、LDMOS12とCMOS13との間に、熱伝導の悪い空隙部を形成することができるので、LDMOS12における発熱が素子形成基板11c、配線層14及びパッシベーション膜15を介して基板面方向に伝達されてCMOS13に伝わることを抑制することができる。従って、CMOS13の温度上昇を防止することができる。
また、第1遮蔽部16を囲んで、更に第1遮蔽部16を形成してもよい。この構成によれば、LDMOS12により生じた熱がCMOS13に伝達されることをより確実に抑制することができる。
この構成によれば、CMOS13の下方に支持基板11aが少ない空隙部が存在するので、LDMOS12における発熱が支持基板11aを介して基板面方向に伝達して、CMOS13の下方の埋込酸化膜11b側からCMOS13に伝わることを抑制することができる。従って、CMOS13の温度上昇を防止することができる。
これにより、SOI基板11の厚さ方向において、第1遮蔽部16と第2遮蔽部17とが重なって、SOI基板11の厚さが素子形成基板11c側からと支持基板11a側からとの両側から空隙部が重なる領域が存在しないので、SOI基板11の強度を確保することができる。
まず、図2(A)に示すように、パワー素子であるLDMOS12と論理素子であるCMOS13とが公知の方法により混載されたSOI基板11を用意する。SOI基板11の素子形成基板11cの表面11eには、配線層14とパッシベーション膜15とが公知の方法により積層されて形成されている。
続いて、図4(G)に示すように、窒化膜18をマスクとしてドライエッチングを行い、支持基板11aを所定の厚さ、例えば50μmだけ残して、第2遮蔽部17を形成する。ここで、支持基板11aのエッチングは、例えばKOH溶液を用いたウェットエッチングにより行ってもよい。
上述の工程を経て、半導体装置10を製造することができる。
本実施形態では、LDMOS12及びCMOS13を形成したSOI基板11に、第1遮蔽部16及び第2遮蔽部17を形成する工程を示したが、SOI基板11に第1遮蔽部16及び第2遮蔽部17を形成した後に、LDMOS12及びCMOS13を形成する工程を採用することもできる。
また、図5(B)に示すように、第1遮蔽部16を埋込酸化膜11bまで到達させない構造を採用することもできる。この構成を用いると、第1遮蔽部16の深さが浅くなるので、埋込酸化膜11bまで到達させて形成した場合に比べてSOI基板11の強度を向上することができ、CMOS13の島飛びなどを防止することができる。
また、第1遮蔽部16がCMOS13の外周部を囲んだ形状に形成されていない場合には、第1遮蔽部16は、SOI基板11を貫通して形成することもできる。
(1)半導体装置10には、第1遮蔽部16が設けられているため、LDMOS12とCMOS13との間に、熱伝導の悪い空隙部を形成することができるので、LDMOS12における発熱が素子形成基板11c、配線層14及びパッシベーション膜15を介して基板面方向に伝達されてCMOS13に伝わることを抑制することができる。
また、半導体装置10には、第2遮蔽部17が設けられているため、CMOS13の下方に支持基板11aが少ない空隙部が存在するので、LDMOS12における発熱が支持基板11aを介して基板面方向に伝達して、CMOS13の下方の埋込酸化膜11b側からCMOS13に伝わることを抑制することができる。従って、CMOS13の温度上昇を防止することができる。
この発明に係る半導体装置の第2実施形態について、図を参照して説明する。図6は、第2実施形態の半導体装置の説明図である。図6(A)は、素子形成基板側から見た平面説明図であり、図6(B)は、図6(A)のB−B矢視断面図であり、図6(C)は、第2実施形態の変更例の説明図である。
なお、第1実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
第2遮蔽部17は、本実施形態では、CMOS13が第1遮蔽部16により囲まれて区画されていないため、第1遮蔽部16a、16bとオーバーラップする位置まで形成することもできる。
この構成を用いると、LDMOS12からCMOS13に向かって支持基板11aの基板面方向に熱が伝達する経路を第1遮蔽部16a、16bによりラビリンス状に長くすることができるので、LDMOS12における発熱がCMOS13に伝わることを更に抑制することができる。従って、CMOS13の温度上昇を防止することができる。
図6(C)に示すように、第2遮蔽部17を第1遮蔽部16に対応する溝状に形成して、第1遮蔽部16と一体的に形成することができる。つまり、第1遮蔽部16と第2遮蔽部17とが一体となった遮蔽部をSOI基板11に貫通形成することができる。
この構成によれば、SOI基板11を貫通する空隙部が形成されるので、基板面方向の熱伝導をより確実に抑制することができる。
本実施形態においても、第1遮蔽部16a、16bがLDMOS12を囲んで設けられる構成を用いることができる。
第2実施形態の半導体装置20によれば、LDMOS12からCMOS13に向かって支持基板11aの基板面方向に熱が伝達する経路を第1遮蔽部16a、16bによりラビリンス状に長くすることができるので、LDMOS12における発熱がCMOS13に伝わることを更に抑制することができる。また、第2実施形態の半導体装置においても、第1実施形態の半導体と同様の効果を奏することができる。更に、第1遮蔽部16と第2遮蔽部17とが、一体的に形成されている構成を用いた場合には、SOI基板11を貫通する空隙部が形成されるので、基板面方向の熱伝導をより確実に抑制することができる。
(1)上述の実施形態では、パワー素子として、LDMOS12を用いたが、これに限定されるものではなく、例えば、縦型DMOS(VDMOS)や絶縁ゲート型バイポーラトランジスタ(IGBT)などを用いることができる。また、非パワー素子として、CMOS13を用いたが、これに限定されるものではなく、例えば、バイポーラトランジスタ、抵抗素子、コンデンサ素子など用いることができる。
この構成によれば、配線層14のうち、CMOS13を覆う部分14aの熱伝導率が小さくなるように形成されているため、LDMOS12から配線層14を介して伝達する熱をCMOS13に伝わりにくくすることができるので、CMOS13の温度上昇を防止することができる。
また、図8(B)に示すように、LDMOS12を素子形成基板11cの角部に配置することもできる。なお、図8(B)では、CMOS13の図示を省略する。第1遮蔽部16はSOI基板11を貫通して第2遮蔽部17と一体的に形成されており、LDMOS12の隣接する2辺にそれぞれ対向して設けられている。この構成を用いると、配線基板に搭載したときに、応力が集中しやすい角部の熱応力を緩和することができる。
LDMOS12が請求項1に記載のパワー素子に、CMOS13が非パワー素子にそれぞれ対応する。
11 SOI基板
11a 支持基板
11b 埋込酸化膜
11c 素子形成基板
12 LDMOS(パワー素子)
13 CMOS(非パワー素子)
14 配線層
16 第1遮蔽部
17 第2遮蔽部
Claims (9)
- パワー素子と非パワー素子とが形成された素子形成基板が、埋込酸化膜を介して支持基板上に積層形成されたSOI(Silicon on Insulator)基板からなる半導体装置において、
前記素子形成基板の表面に開口を有し、前記埋込酸化膜に向かって形成された空隙部を備え、前記パワー素子により生じた熱が前記素子形成基板を介して前記非パワー素子に伝達されることを抑制する第1遮蔽部と、
前記支持基板の表面に開口を有し、前記埋込酸化膜に向かって形成された空隙部を備え、前記パワー素子により生じた熱が前記支持基板を介して前記非パワー素子に伝達されることを抑制する第2遮蔽部と、を備えたことを特徴とする半導体装置。 - 前記第1遮蔽部は、前記パワー素子の外周部または前記非パワー素子の外周部を囲んだ溝状に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1遮蔽部は、少なくとも前記パワー素子及び前記非パワー素子の両方に面する部分が前記埋込酸化膜に到達するように形成されていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第2遮蔽部は、前記非パワー素子の下方に設けられ、前記非パワー素子よりも開口の面積が大きくなるように形成されていることを特徴とする請求項1ないし請求項3のいずれか1つに記載の半導体装置。
- 前記第1遮蔽部と前記第2遮蔽部とが、一体的に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1遮蔽部の空隙部には、前記素子形成基板より熱伝導率が低い材料が充填されていることを特徴とする請求項1ないし請求項5のいずれか1つに記載の半導体装置。
- 前記第2遮蔽部の空隙部には、前記支持基板より熱伝導率が低い材料が充填されていることを特徴とする請求項1ないし請求項6のいずれか1つに記載の半導体装置。
- 前記パワー素子は、LDMOSであることを特徴とする請求項1ないし請求項7のいずれか1つに記載の半導体装置。
- 前記非パワー素子は、CMOSまたはバイポーラトランジスタであることを特徴とする請求項1ないし請求項8のいずれか1つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007157435A JP4973328B2 (ja) | 2007-06-14 | 2007-06-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007157435A JP4973328B2 (ja) | 2007-06-14 | 2007-06-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
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JP2008311410A true JP2008311410A (ja) | 2008-12-25 |
JP4973328B2 JP4973328B2 (ja) | 2012-07-11 |
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Country Status (1)
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JP (1) | JP4973328B2 (ja) |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5969944A (ja) * | 1982-10-14 | 1984-04-20 | Sanken Electric Co Ltd | 底面絶縁体分離集積回路の製造方法 |
JPH05315437A (ja) * | 1992-05-12 | 1993-11-26 | Nippondenso Co Ltd | 半導体装置の製造方法 |
JPH07231099A (ja) * | 1994-02-16 | 1995-08-29 | Casio Comput Co Ltd | 薄膜半導体素子アレイの製造方法 |
JPH08222700A (ja) * | 1995-02-16 | 1996-08-30 | Nissan Motor Co Ltd | 半導体装置 |
JPH11354807A (ja) * | 1998-06-10 | 1999-12-24 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
JP2000217347A (ja) * | 1999-01-22 | 2000-08-04 | Nissan Motor Co Ltd | 電流制御回路 |
JP2002124564A (ja) * | 2000-09-12 | 2002-04-26 | Zarlink Semiconductor Ltd | 半導体デバイス |
JP2002296121A (ja) * | 2001-04-02 | 2002-10-09 | Mitsuteru Kimura | 温度測定装置 |
JP2006121004A (ja) * | 2004-10-25 | 2006-05-11 | Denso Corp | パワーic |
JP2007096279A (ja) * | 2005-09-02 | 2007-04-12 | Semiconductor Energy Lab Co Ltd | 集積回路装置 |
JP2008288345A (ja) * | 2007-05-16 | 2008-11-27 | Sharp Corp | 半導体装置およびその製造方法 |
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Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5969944A (ja) * | 1982-10-14 | 1984-04-20 | Sanken Electric Co Ltd | 底面絶縁体分離集積回路の製造方法 |
JPH05315437A (ja) * | 1992-05-12 | 1993-11-26 | Nippondenso Co Ltd | 半導体装置の製造方法 |
JPH07231099A (ja) * | 1994-02-16 | 1995-08-29 | Casio Comput Co Ltd | 薄膜半導体素子アレイの製造方法 |
JPH08222700A (ja) * | 1995-02-16 | 1996-08-30 | Nissan Motor Co Ltd | 半導体装置 |
JPH11354807A (ja) * | 1998-06-10 | 1999-12-24 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
JP2000217347A (ja) * | 1999-01-22 | 2000-08-04 | Nissan Motor Co Ltd | 電流制御回路 |
JP2002124564A (ja) * | 2000-09-12 | 2002-04-26 | Zarlink Semiconductor Ltd | 半導体デバイス |
JP2002296121A (ja) * | 2001-04-02 | 2002-10-09 | Mitsuteru Kimura | 温度測定装置 |
JP2006121004A (ja) * | 2004-10-25 | 2006-05-11 | Denso Corp | パワーic |
JP2007096279A (ja) * | 2005-09-02 | 2007-04-12 | Semiconductor Energy Lab Co Ltd | 集積回路装置 |
JP2008288345A (ja) * | 2007-05-16 | 2008-11-27 | Sharp Corp | 半導体装置およびその製造方法 |
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