JP2008309715A - マルチトランスデューサ及びその制御方法 - Google Patents

Abstract

【課題】入力変換部の実装位置を変更したり、入力変換部を付け替えた場合に、入力変換部の補正値を再び算出して記憶する手間を省けるようにする。
【解決手段】入力変換部２０ａに設けられた記憶部５４ａへの情報を書込み読み出し制御するＣＰＵ１０を備え、補正モードを設定された後、入力端子ＣＨ１に補正用の電気諸量が入力され、当該補正用の電気諸量に基づいて入力変換部２０ａの補正値を算出し、算出後の補正値を当該入力変換部２０ａの記憶部５４ａに書き込む。
【選択図】 図２

Description

本発明は、各種電力設備または装置からの電気諸量を電気信号に変換する入力変換部を複数備えたマルチトランスデューサ及びその制御方法に関するものである。

詳しくは、各々の入力変換部の補正値を記憶する記憶部を、入力変換部の各々に備えることで、入力変換部の記憶部に記憶された補正値に基づいて、当該入力変換部からの電気信号を補正できるようにすると共に、入力変換部の実装位置を変更したり、入力変換部を付け替えた場合に、従来のように入力変換部の補正値を再び算出して制御系のメモリに記憶する手間を省けるようにする。

従来から、交流電圧・電流を入力して所定の計測値を演算し、当該計測値を上位装置に伝送するマルチトランスデューサが使用される場合が多い。例えば、マルチトランスデューサは複数の入力変換部を備え、入力変換部が、電圧又は電流を入力して、制御系のＣＰＵで所定の計測値を演算して上位装置に出力する。入力変換部は、フィルタ回路やレベル変換回路などから構成され、これらの回路で使用している部品の個体差（バラツキ）により、複数の入力変換部に同一の信号を入力しても、入力変換部の出力間で信号の大きさ（ゲイン）、オフセットや位相などで差が生じる場合が多い。このため、ゲイン、オフセットや位相などの補正を行っている。例えば、予め、各々の入力変換部のゲインなどの補正値を算出し、当該補正値をマルチトランスデューサの不揮発性メモリに保存しておく。

このような従来例に関連して、特許文献１には配電系統の諸電気量を計測して上位装置へ伝送する伝送端末装置（マルチトランスデューサ）が開示されている。この伝送端末装置は、各々１組の被監視電路からの電流信号を取込む複数の電流入力部や、被監視電路からの電圧信号を取込む電圧入力部などを備えるものである。この伝送端末装置によれば、分岐電路全ての電流値等を複数の電流入力部に取り込み、各電流値等の定格に合わせた諸電気量を演算し、その演算結果を上位装置に伝送するようになされる。これにより、１つの分岐電路に異なる定格のトランスデューサを設置する必要がなくなるというものである。

特開２００２−１９９４６６号公報（第３頁、第１図）

ところで、従来例に係る特許文献１に記載の伝送端末装置によれば、既存の電圧入力部の個数を超える数の電圧信号を取込む要求があった場合、電流入力部を電圧入力部に部品交換して電圧入力部を増設することが考えられる。しかしながら、電圧入力部が増設された時、増設された電圧入力部のゲインなどの補正値を算出し、当該補正値を伝送端末装置のメモリに記憶するという手間がかかる。

そこで、本発明はこのような従来例に係る課題を解決したものであって、入力変換部の実装位置を変更したり、入力変換部を付け替えた場合に、入力変換部の補正値を再び算出して記憶する手間を省けるようにしたマルチトランスデューサ及びその制御方法を提供することを目的とする。

上述した課題を解決するために、本発明に係る請求項１に記載のマルチトランスデューサは、複数の入力端子と、前記入力端子の各々に接続され、所定の設備又は装置から当該入力端子を介して入力される電気諸量を電気信号に変換する複数の入力変換部とを備えたマルチトランスデューサにおいて、前記電気諸量を電気信号に変換し計測値を算出する動作を通常モードとし、前記入力変換部の所定の補正値を算出する動作を補正モードとしたとき、前記入力変換部の各々に設けられた記憶部と、前記記憶部への情報の書込み読み出し制御をする制御手段と、前記制御手段に対して前記通常モード又は補正モードを設定するモード設定手段とを備え、前記制御手段は、前記モード設定手段により補正モードを設定された後、前記入力端子に補正用の前記電気諸量が入力され、当該補正用の電気諸量に基づいて前記入力変換部の補正値を算出し、算出後の補正値を対応する前記入力変換部の記憶部に書き込むことを特徴とするものである。

本発明に係るマルチトランスデューサによれば、モード設定手段は、入力変換部の所定の補正値を算出する場合に、通常モードから補正モードに切り替えられるように設定される。補正モードが設定された後、制御手段では、入力端子に補正用の電気諸量が入力され、当該補正用の電気諸量に基づいて補正値が算出される。入力変換部の各々に備えられた記憶部には、制御手段で算出された入力変換部の補正値が書き込まれる。これにより、通常モード時、制御手段は、入力変換部の記憶部に記憶された補正値を読み出して、入力変換部から出力される電気信号を当該補正値に基づいて補正できるようになる。

上述した課題を解決するために、本発明に係る請求項２に記載のマルチトランスデューサの制御方法は、複数の入力端子と、前記入力端子の各々に接続され所定の設備又は装置から当該入力端子を介して入力される電気諸量を電気信号に変換する複数の入力変換部を有し、かつ、各々の入力変換部に記憶部を有したマルチトランスデューサにおける制御方法であって、前記電気諸量を電気信号に変換し計測値を算出する動作を通常モードとし、前記入力変換部の補正値を算出する動作を補正モードとしたとき、前記補正モードを制御系に設定するステップと、前記制御系に設定された補正モードに基づいて、前記入力端子に補正用の前記電気諸量を入力するステップと、入力された前記補正用の電気諸量に基づいて前記入力変換部の補正値を算出するステップと、算出された前記入力変換部の補正値を対応する当該入力変換部の記憶部に書き込むステップと、前記通常モード時に、対応する前記入力変換部の記憶部から補正値を読み出して、前記電気諸量から変換された電気信号を当該補正値に基づいて補正するステップとを有することを特徴とするものである。

本発明に係るマルチトランスデューサによれば、入力変換部の各々設けられた記憶部への情報を書込み読み出し制御する制御手段を備え、補正モードを設定された後、入力端子に補正用の電気諸量が入力され、当該補正用の電気諸量に基づいて入力変換部の補正値を算出し、算出後の補正値を対応する入力変換部の記憶部に書き込むものである。

この構成によって、通常モード時、入力変換部の記憶部に記憶された補正値に基づいて、入力変換部からの電気信号を補正することができる。これにより、入力変換部の実装位置を変更したり、入力変換部を付け替えた場合に、従来のように入力変換部の補正値を再び算出して制御系のメモリに記憶する手間を省くことができる。

本発明に係るマルチトランスデューサ制御方法によれば、通常モード時に、対応する入力変換部の記憶部から補正値を読み出して電気諸量から変換された電気信号を補正するようになされる。

この構成によって、入力変換部の実装位置を変更したり、一方のマルチトランデューサから他方のマルチトランデューサへ入力変換部を付け替えた場合に、他方のマルチトランデューサにおいても、対応する入力変換部の記憶部から補正値を読み出して電気諸量から変換された電気信号を補正できるようになる。もちろん、他方のマルチトランデューサにおいて対応する入力変換部の記憶部への補正値の入力手間を省くことができる。

続いて、本発明に係るマルチトランスデューサ及びその制御方法について、図面を参照しながら説明をする。

図１は、マルチトランスデューサ１００の構成例を示すブロック図である。図１に示すマルチトランスデューサ１００は、入力端子ＣＨ１〜ＣＨ８、入力変換部２０ａ〜２０ｇ、処理部３０、操作部３２、入力端子２３ａ〜２３ｈ、２４ａ〜２４ｈ及び出力端子２１ａ〜２１ｈ、２６ａ〜２６ｈを備える。

入力端子ＣＨ１には、例えば電圧入力用の入力変換部２０ａが接続され、入力端子ＣＨ２にはＤＣ４〜２０ｍＡ用の入力変換部２０ｂが接続され、入力端子ＣＨ３には電流入力用の入力変換部２０ｃが接続され、入力端子ＣＨ４にはＤＣ０〜１ｍＡ用の入力変換部２０ｄが接続され、入力端子ＣＨ５にはＤＣ０〜５Ｖ用の入力変換部２０ｅが接続され、入力端子ＣＨ６にはＺＰＴ３次（１１０Ｖ）用の入力変換部２０ｆが接続され、入力端子ＣＨ７にはＺＰＴ３次（１９０Ｖ）用の入力変換部２０ｇが接続されている。

また、入力変換部２０ａ〜２０ｇには出力端子２１ａ〜２１ｇの各々が接続されている。これらの出力端子２１ａ〜２１ｈの各々は、処理部３０の入力端子２４ａ〜２４ｈの各々に接続されている。また、処理部３０の出力端子２６ａ〜２６ｈの各々は、入力端子２３ａ〜２３ｈの各々に接続されている。これらの入力端子２３ａ〜２３ｇの各々は、入力変換部２０ａ〜２０ｇに接続されている。

入力変換部２０ａは、所定の設備又は装置から入力端子ＣＨ１を介して入力される電気諸量を電気信号に変換して、当該電気信号を出力端子２１ａ、入力端子２４ａを介して処理部３０に出力する。また、入力変換部２０ａは記憶部５４ａを備える。この記憶部５４ａには、不揮発性のメモリなどが使用され、入力変換部２０ａの補正値などが記憶される。この補正値には、ゲイン、オフセット、位相差などが含まれる。

同様に、入力変換部２０ｂ〜２０ｇの各々は、入力される電気諸量を電気信号に変換して当該電気信号を処理部３０に出力する。また、入力変換部２０ｂ〜２０ｇの各々は、各々の補正値を記憶するための図示しない記憶部を備える。なお、この例では入力端子ＣＨ８には入力変換部が接続されていない。

処理部３０は、入力変換部２０ａ〜２０ｇに接続され、当該入力変換部２０ａ〜２０ｇから出力される電気信号を入力して所定の処理を実施する。例えば、処理部３０は、ＣＰＵ（Central Processing Unit）１０、選択部３１、Ａ／Ｄ（analog to digital）変換部３３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）３４及び送受信部３６を備える。選択部３１は、入力端子２４ａ〜２４ｈに接続され、入力変換部２０ａ〜２０ｇにより変換された電気信号を入力する。選択部３１は、入力した複数の電気信号の中から所定の入力変換部に係る電気信号を選択してＡ／Ｄ変換部３３へ出力する。Ａ／Ｄ変換部３３は選択部３１に接続され、選択部３１により選択された電気信号をデジタルデータに変換してＣＰＵ１０へ出力する。

ＣＰＵ１０は制御手段の一例として機能し、Ａ／Ｄ変換部３３に接続され、Ａ／Ｄ変換部３３によりＡ／Ｄ変換されたデジタルデータを用いて計測値を算出する。この例で、ＣＰＵ１０は、いかなる入力変換部からの出力電気信号を用いて、いかなる処理を行って、いかなる計測値を得るかという演算情報に基づいて演算処理を行う。例えば、ＣＰＵ１０は電圧、電流、周波数、位相差、有効電力、無効電力、有効電力量、無効電力量及びレベルの計測値を算出する。ＥＥＰＲＯＭ３４はＣＰＵ１０に接続され、このＥＥＰＲＯＭ３４には、上述の演算情報、算出した計測値の結果情報、デジタルフィルタのプログラム、比較値などが記憶される。

送受信部３６はＣＰＵ１０に接続され、ＣＰＵ１０により演算された計測値を入力する。また、送受信部３６は入出力端子５及びシリアルケーブル５２を介して遠隔監視装置５３に接続され、ＣＰＵ１０から入力した計測値を遠隔監視装置５３に送信する。遠隔監視装置５３は、送信された計測値を受信して画面などに表示する。

操作部３２はモード設定手段の一例として機能し、ＣＰＵ１０に接続され、操作信号を出力する。例えば、操作部３２は、ユーザにより操作され、ＣＰＵ１０に通常モードを設定するための操作信号を出力する。ここで、通常モードとは、電気諸量を電気信号に変換し計測値を算出する動作をいう。また、操作部３２は、ＣＰＵ１０に補正モードを設定するための操作信号を出力する。ここで、補正モードとは、入力変換部２０ａ〜２０ｇの所定の補正値を算出する動作をいう。

操作部３２により補正モードを設定後、例えば、ＣＰＵ１０は、入力端子ＣＨ１に補正用の電気諸量が入力され、当該補正用の電気諸量に基づいて入力変換部２０ａの補正値を算出し、算出後の補正値を対応する入力変換部２０ａの記憶部５４ａに書き込む。例えば、入力端子ＣＨ１に接続された入力変換部２０ａは、補正用の電気諸量を電気信号に変換し、変換された電気信号と、ＥＥＰＲＯＭ３４に保存された比較値とに基づいて、入力変換部２０ａのゲインの補正値を算出し、算出後のゲインの補正値を入力変換部２０ａの記憶部５４ａに書き込む。

これにより、ＣＰＵ１０は、当該入力変換部２０ａの記憶部５４ａからゲインの補正値を読み出し、当該補正値に基づいて入力変換部２０ａにより変換された電気信号を補正することができる。従って、入力変換部２０ａの実装位置を変更したり、入力変換部２０ａを他のマルチトランスデューサに付け替えた場合に、補正値を再び算出して記憶する手間を省くことができる。

図２は、電圧入力用の入力変換部２０ａの構成例を示すブロック図である。図２に示す入力変換部２０ａは、上述した記憶部５４ａの他に、第１のレベル変換回路７０ａ、補助ＰＴ（Potential Transformer）７１ａ、フィルタ回路７２ａ及び第２のレベル変換回路７３ａを備える。

レベル変換回路７０ａは入力端子ＣＨ１に接続され、入力端子ＣＨ１から入力した電圧のレベルを所定の電圧レベルに変換する。例えば、レベル変換回路７０ａは、最大入力電圧のレベルが１５０Ｖだったものを最大入力電圧レベル２６０Ｖまで広げる。これにより、高い電圧レベルに設定された装置にも対応できるようになる。

補助ＰＴ７１ａはレベル変換回路７０ａに接続され、電圧信号を入力して当該電圧信号の電圧値を所定の電圧信号の電圧値に変換し、変換された電圧信号をフィルタ回路７２ａに出力する。補助ＰＴ７１ａは、レベル変換回路７０ａとフィルタ回路７２ａを絶縁する。

フィルタ回路７２ａは、補助ＰＴ７１ａに接続され、電圧信号をフィルタリングしてレベル変換回路７３ａに出力する。レベル変換回路７３ａはフィルタ回路７２ａに接続され、電圧信号をＡ／Ｄ変換用の信号レベル（最大±５Ｖ）に変換し、当該電圧信号を出力端子２１ａを介して、後段処理の選択部３１、Ａ／Ｄ変換部３３に出力する。

記憶部５４ａは、入力端子２３ａなどを介してＣＰＵ１０に接続され、ＣＰＵ１０により算出されたゲインの補正値が書き込まれる。また、記憶部５４ａに書き込まれた補正値がＣＰＵ１０により読み出される。

この例で、電圧入力用の入力変換部２０ａにおける交流電圧のゲインの補正値を算出する場合、入力端子ＣＨ１に補正用の基準電圧を印加する。印加された基準電圧は、入力変換部２０ａのレベル変換回路７３ａによりＡ／Ｄ変換用の信号レベルの電圧信号に変換され、当該電圧信号は、選択部３１、Ａ／Ｄ変換部３３を介してＣＰＵ１０に出力される。ＣＰＵ１０は、この電圧信号から実効値を算出し、当該実効値とＥＥＰＲＯＭ３４に保存された基準電圧信号の実効値（比較値）との比率を求め、これをゲインの補正値として記憶部５４ａに記憶する。この例で、入力した電圧信号の実効値と基準電圧信号の実効値との比率が「０．９７対１」の場合、入力した電圧信号を「１／０．９７」倍する。これにより、入力した電圧信号の実効値を基準電圧信号の実効値に補正できる。ＣＰＵ１０は、電気諸量から変換された電気信号に補正値を乗ずることにより電気信号を補正することができ、計測値を正確に計算することができる。

図３は、ＤＣ４〜２０ｍＡ用の入力変換部２０ｂの構成例を示すブロック図である。図３に示す入力変換部２０ｂは、記憶部５４ｂ、電圧変換回路７４ｂ、フィルタ回路７２ｂ、電圧／周波数変換回路７５ｂ、フォトカプラ７６ｂ及び周波数／電圧変換回路７７ｂを備える。

電圧変換回路７４ｂは入力端子ＣＨ２に接続され、入力端子ＣＨ２から入力した電流を電圧信号に変換してフィルタ回路７２ｂに出力する。フィルタ回路７２ｂは電圧変換回路７４ｂに接続され、入力した電圧信号に重畳している交流成分（ノイズ）を除去し、ノイズ除去された電圧信号を電圧／周波数変換回路７５ｂに出力する。

電圧／周波数変換回路７５ｂはフィルタ回路７２ｂに接続され、電圧信号を入力し、直流電圧を周波数信号に変換してフォトカプラ７６ｂを介して周波数／電圧変換回路７７ｂに出力する。フォトカプラ７６ｂは電圧／周波数変換回路７５ｂと周波数／電圧変換回路７７ｂを絶縁する。周波数／電圧変換回路７７ｂは、フォトカプラ７６ｂを介して電圧／周波数変換回路７５ｂに接続され、周波数信号を直流電圧に戻して後段処理の選択部３１に出力する。

記憶部５４ｂは、出力端子２３ｂなどを介してＣＰＵ１０に接続され、ＣＰＵ１０により算出されたゲイン及びオフセットの補正値が書き込まれる。また、記憶部５４ｂに書き込まれた補正値がＣＰＵ１０により読み出される。

この例で、ＤＣ４−２０ｍＡ用の入力変換部２０ｂにおけるゲイン及びオフセットの補正値を算出する場合、先ず、入力端子ＣＨ２に最小の４ｍＡの電流が流れるように印加する。印加後、入力変換部２０ｂの周波数／電圧変換回路７７ｂにより変換された電圧信号は、選択部３１、Ａ／Ｄ変換部３３を介してＣＰＵ１０に出力される。ＣＰＵ１０は、この電圧信号から最小の電圧レベルを算出する。次に、入力端子ＣＨ２に最大の２０ｍＡの電流が流れるように印加する。印加後、入力変換部２０ｂの周波数／電圧変換回路７７ｂにより変換された電圧信号は、ＣＰＵ１０に出力される。ＣＰＵ１０は、この電圧信号から最大の電圧レベルを算出する。その後、ＣＰＵ１０は、最小の電圧レベルと最大の電圧レベルとの２点を結ぶ直線を、０と最大の電圧レベルの２点を結ぶ直線に変換するオフセット及びゲインの補正値を求め、このオフセット及びゲインの補正値を記憶部５４ｂに記憶する。

なお、電流用の入力変換部２０ｃの記憶部（図示せず）には、ゲイン及び位相差の補正値が記憶され、ＤＣ０〜１ｍＡ用の入力変換部２０ｄの記憶部には、ゲイン及びオフセットの補正値が記憶され、ＤＣ０〜５Ｖ用の入力変換部２０ｅの記憶部には、ゲイン及びオフセットの補正値が記憶され、ＺＰＴ３次（１１０Ｖ）用の入力変換部２０ｆの記憶部には、ゲインの補正値が記憶され、ＺＰＴ３次（１９０Ｖ）用の入力変換部２０ｇの記憶部には、ゲインの補正値が記憶される。

電圧、電流、ＺＰＴ３次（１１０Ｖ、１９０Ｖ）は、ＥＥＰＲＯＭ３４に保存されたデジタルフィルタのプログラムにより直流成分が除去されるため、オフセットの補正値は保存されない。また、位相差は、入力端子ＣＨ１に接続された入力変換部２０ａの電圧信号を基準とした位相の差を保存する。従って、入力変換部２０ａの位相差は保存しない。

この例で、電流用の入力変換部２０ｃにおける位相差の補正値を算出する場合、先ず、位相の基準となる入力変換部２０ａに接続された入力端子ＣＨ１と比較対象の入力変換部２０ｃに接続された入力端子ＣＨ３に所定の基準電圧を印加する。印加後、ＣＰＵ１０は、入力変換部２０ａにより変換された電圧信号の立ち上がり（立下り）０クロス点と、入力変換部２０ｃにより変換された電圧信号の立ち上がり（立下り）０クロス点の時間差を算出する。ＣＰＵ１０は、この時間差を位相差に変換して入力変換部２０ｃの位相差の補正値を算出する。

続いて、図４〜図７を参照して、入力変換部２０ａ〜２０ｃに係る所定のゲイン、オフセット及び位相差の補正値を算出し、当該補正値を保存する例を説明する。

図４は、補正モード時のマルチトランスデューサ１００の動作例を示すフローチャートである。マルチトランスデューサ１００は出荷前の状態であり、入力変換部２０ａ〜２０ｃの各記憶部には、所定の補正値が保存されていない。これを補正値を算出して保存する条件として、図４に示すフローチャートのステップＳ１で、操作部３２により補正モードを設定する。例えば、操作部３２は、ユーザにより操作され、ＣＰＵ１０に補正モードを設定するための操作信号を出力してステップＳ８ａへ移行する。

ステップＳ８ａで、ＣＰＵ１０は、ステップＳ８ａからステップＳ８ｂまでの間の処理を実行後、ＣＨ１からＣＨ８になるまで１ＣＨずつカウントアップする。

まずＣＨ１について、ステップＳ２で、ＣＰＵ１０は、交流電流・電圧のゲインの補正値を算出するか否かを判定する。例えば、ＣＰＵ１０は、入力端子ＣＨ１に接続された入力変換部２０ａから識別情報を入力し、この識別情報によると入力変換部の種類が電圧入力用であることから交流電圧のゲインの補正値を算出すると判定しステップＳ３へ移行する。

ステップＳ３で、ＣＰＵ１０は、交流電圧のゲインの補正値を算出する。ここでステップＳ３の処理を図５に示す。図５に示すステップＳ３１で、例えば、ＣＰＵ１０は、電圧入力用の入力変換部２０ａにおける交流電圧のゲインの補正値を算出する場合、入力端子ＣＨ１に補正用の基準電圧が印加される。印加された基準電圧は、入力変換部２０ａにより所定の電圧信号に変換され、ＣＰＵ１０は、当該電圧信号を入力してステップＳ３２へ移行する。ステップＳ３２で、ＣＰＵ１０は、入力した電圧信号から実効値を算出してステップＳ３３へ移行する。

ステップＳ３３で、ＣＰＵ１０は、入力した電圧信号の実効値とＥＥＰＲＯＭ３４に保存された基準電圧信号の実効値（比較値）との比率を求め、これをゲインの補正値とする。例えば、入力した電圧信号の実効値と基準電圧信号の実効値との比率が「０．９７対１」の場合、入力した電圧信号を「１／０．９７」倍する。これにより、入力した電圧信号の実効値を基準電圧信号の実効値に補正できる。続いて図４に示すステップＳ６へ移行する。ステップＳ６で、ＣＰＵ１０は、位相差の補正値を算出する。ここで、位相差を求めるとき、ＣＨ１が基準となるため位相差は保存しない。

ステップＳ７で、ＣＰＵ１０は、ステップＳ３で求めたゲインの補正値を入力変換部２０ａの記憶部５４ａに書き込んでステップＳ８ａへ移行する。

ステップ８ａでＣＨを１ＣＨカウントアップ（ＣＨ２）しステップＳ２へ移行する。ＣＨ２についてステップＳ２で、ＣＰＵ１０は、入力端子ＣＨ２に接続された入力変換部２０ｂから識別情報を入力し、この識別情報によると入力変換部の種類がＤＣ４〜２０ｍＡ用であることから、交流電圧のゲインの補正値を算出しないと判定しステップＳ４へ移行する。ステップＳ４で、ＣＰＵ１０は、上述の識別情報に基づいて、入力変換部の種類がＤＣ４〜２０ｍＡ用であることから直流電流・電圧のゲイン、オフセットの補正値の算出すると判定しステップＳ５へ移行する。

ステップＳ５で、ＣＰＵ１０は、直流電流・電圧のゲイン、オフセットの補正値の算出する。ここで、ステップＳ５の処理を図６に示す。図６に示すステップＳ５１で、ＣＰＵ１０は、例えばＤＣ４−２０ｍＡ用の入力変換部２０ｂにおけるゲイン及びオフセットの補正値を算出する場合、入力端子ＣＨ２に最小の４ｍＡの電流が流れるように印加されてステップＳ５２へ移行する。

ステップＳ５２で、ＣＰＵ１０は、電流が入力変換部２０ｂにより変換された電圧信号を入力する。ＣＰＵ１０は、入力した電圧信号から最小の電圧レベルを算出してステップＳ５３へ移行する。ステップＳ５３で、入力端子ＣＨ２に最大の２０ｍＡの電流が流れるように印加してステップＳ５４へ移行する。ステップＳ５４で、ＣＰＵ１０は、入力変換部２０ｂにより変換された電圧信号を入力する。ＣＰＵ１０は、入力した電圧信号から最大の電圧レベルを算出してステップＳ５５へ移行する。

ステップＳ５５で、ＣＰＵ１０は、最小の電圧レベルと最大の電圧レベルとの２点を結ぶ直線を、０と最大の電圧レベルの２点を結ぶ直線に変換するオフセット及びゲインの補正値を算出して図４に示すステップＳ７へ移行する。ステップＳ７で、ＣＰＵ１０は、オフセット及びゲインの補正値を入力変換部２０ｂの記憶部５４ｂに書き込んでステップＳ８ａへ移行する。

また、ステップＳ４で、ＣＰＵ１０は、上述の識別情報に基づいて、直流電流・電圧のゲイン、オフセットの補正値を算出しないと判定した場合ステップＳ８ａへ移行する。

ステップＳ８ａでＣＨを１ＣＨカウントアップ（ＣＨ３）しステップＳ２に移行する。ＣＨ３についてステップＳ２で、ＣＨ１と同様に、ＣＰＵ１０は、入力端子ＣＨ３に接続された入力変換部２０ｃから識別情報を入力し、この識別情報によると入力変換部の種類が電圧入力用であることから交流電圧のゲインの補正値を算出すると判定しステップＳ３へ移行する。ステップＳ３で、ＣＨ１と同様に、交流電流のゲインの補正値を算出しステップＳ６へ移行する。

ステップＳ６で、ＣＰＵ１０は、位相差の補正値を算出する。ここで、ステップＳ６の処理を図７に示す。図７に示すステップＳ６１で、ＣＰＵ１０は、例えば電流用の入力変換部２０ｃにおける位相差の補正値を算出する場合、位相の基準となる入力変換部２０ａに接続された入力端子ＣＨ１と比較対象の入力変換部２０ｃに接続された入力端子ＣＨ３に所定の基準電流を印加してステップＳ６２へ移行する。

ステップＳ６２で、ＣＰＵ１０は、入力変換部２０ａにより変換された電圧信号の立ち上がり（立下り）０クロス点と、入力変換部２０ｃにより変換された電圧信号の立ち上がり（立下り）０クロス点の時間差を算出してステップＳ６３へ移行する。ステップＳ６３で、ＣＰＵ１０は、時間差を位相差に変換して図４に示すステップＳ７へ移行する。ステップＳ７で、ＣＰＵ１０は、ステップＳ３で求めたゲインの補正値ならびに位相差の補正値を入力変換部２０ｃの図示しない記憶部に書き込んでステップＳ８ａへ移行する。

ステップＳ８ａで、ＣＨ８まで処理を実行したと判定した場合、補正処理の終了となる。

続いて、電気信号の補正制御の一例として、入力変換部２０ａの記憶部５４ａに保存された補正値に基づいて、入力変換部２０ａからの電圧信号を補正する例を説明する。図８は、通常モード時のＣＰＵ１０の動作例を示すフローチャートである。ＣＰＵ１０には通常モードが設定されている。入力変換部２０ａの記憶部５４ａにはゲインの補正値が保存されている。

これらを入力変換部２０ａからの電圧信号を補正する処理の条件として、図８に示すステップＴ１で、ＣＰＵ１０は、規定時間（例えば１秒）経過したか否かを判定する。例えば、規定時間経過した場合ステップＴ２へ移行し、規定時間経過しなかった場合、ステップＴ１を繰り返す。

ステップＴ２で、ＣＰＵ１０は、入力変換部２０ａにより変換された電圧信号を入力して、入力変換部２０ａの記憶部５４ａからゲインの補正値を読み出してステップＴ３へ移行する。

ステップＴ３で、ＣＰＵ１０は、記憶部５４ａから読み出したゲインの補正値に基づいて、入力変換部２０ａにより変換された電気信号のゲインを補正制御して計測値を算出しステップＴ４へ移行する。ステップＴ４で補正モードが設定されたか否かを判定する。補正モードが設定されていない場合はステップＴ１へ移行し、補正モードが設定された場合は通常モードの処理を終了する。これにより、入力変換部２０ａの実装位置を変更したり、入力変換部２０ａを他のマルチトランスデューサに付け替えた場合に、ゲインの補正値を再び算出して記憶する手間を省くことができる。

このように、本発明に係るマルチトランスデューサ１００によれば、入力変換部の各々に設けられた記憶部への情報を書込み読み出し制御するＣＰＵ１０を備え、補正モードを設定した後、入力端子に補正用の電気諸量が入力され、当該補正用の電気諸量に基づいて入力変換部の補正値を算出し、算出後の補正値を対応する入力変換部の記憶部に書き込むものである。

従って、通常モード時、入力変換部の記憶部に記憶された補正値に基づいて、入力変換部からの電気信号を補正することができる。これにより、入力変換部の実装位置を変更したり、入力変換部を付け替えた場合に、従来のように入力変換部の補正値を再び算出して制御系のメモリ（ＥＥＰＲＯＭ３４）に記憶する手間を省くことができる。

また、本発明に係るマルチトランスデューサ１００の制御方法によれば、通常モード時に、対応する入力変換部の記憶部から補正値を読み出して、電気諸量から変換された電気信号を当該補正値に基づいて補正するようになされる。

従って、入力変換部の実装位置を変更したり、一方のマルチトランスデューサから他方のマルチトランスデューサへ入力変換部を付け替えた場合に、他方のマルチトランスデューサにおいても、対応する入力変換部の記憶部から補正値を読み出して電気諸量を電気信号に補正できるようになる。もちろん、他方のマルチトランスデューサにおいて対応する入力変換部の記憶部への補正値の入力手間を省くことができる。

なお、位相差の補正値については相対的に算出する必要があるため、入力変換部を他のマルチトランスデューサに付け替える毎に当該補正値を算出して、入力変換部の記憶部に書き込む必要がある。この例では、ＣＨ１を基準としてＣＨ２〜ＣＨ８の位相差を算出している。また、ＣＨ１の入力変換部を取り替えた場合には、ＣＨ２〜ＣＨ８の入力変換部の位相差の補正値を算出する必要がある。

本発明は、各種電力設備または装置からの電気諸量を電気信号に変換する入力変換部を備えたマルチトランスデューサに適用して好適である。

マルチトランスデューサ１００の構成例を示すブロック図である。 電圧入力用の入力変換部２０ａの構成例を示すブロック図 ＤＣ４〜２０ｍＡ用の入力変換部２０ｂの構成例を示すブロック図である。 補正モード時のマルチトランスデューサ１００の動作例を示すフローチャートである。 電圧入力用の入力変換部２０ａのゲインの補正値を算出する例を示すフローチャートである。 ＤＣ４−２０ｍＡ用の入力変換部２０ｂのゲイン及びオフセットの補正値を算出する例を示すフローチャートである。 電流用の入力変換部２０ｃにおける位相差の補正値を算出する例を示すフローチャートである。 通常モード時のＣＰＵ１０の動作例を示すフローチャートである。

符号の説明

１０ ＣＰＵ（制御手段）
２０ａ〜２０ｇ 入力変換部
３２ 操作部（モード設定手段）
５４ａ、５４ｂ 記憶部
１００ マルチトランスデューサ

Claims (2)

1. 複数の入力端子と、前記入力端子の各々に接続され、所定の設備又は装置から当該入力端子を介して入力される電気諸量を電気信号に変換する複数の入力変換部とを備えたマルチトランスデューサにおいて、
   前記電気諸量を電気信号に変換し計測値を算出する動作を通常モードとし、前記入力変換部の所定の補正値を算出する動作を補正モードとしたとき、
   前記入力変換部の各々に設けられた記憶部と、
   前記記憶部への情報の書込み読み出し制御をする制御手段と、
   前記制御手段に対して前記通常モード又は補正モードを設定するモード設定手段とを備え、
   前記制御手段は、
   前記モード設定手段により補正モードを設定された後、前記入力端子に補正用の前記電気諸量が入力され、当該補正用の電気諸量に基づいて前記入力変換部の補正値を算出し、
   算出後の補正値を対応する前記入力変換部の記憶部に書き込むことを特徴とするマルチトランスデューサ。
2. 複数の入力端子と、前記入力端子の各々に接続され所定の設備又は装置から当該入力端子を介して入力される電気諸量を電気信号に変換する複数の入力変換部を有し、かつ、各々の入力変換部に記憶部を有したマルチトランスデューサにおける制御方法であって、
   前記電気諸量を電気信号に変換し計測値を算出する動作を通常モードとし、前記入力変換部の所定の補正値を算出する動作を補正モードとしたとき、
   前記補正モードを制御系に設定するステップと、
   前記制御系に設定された補正モードに基づいて、前記入力端子に補正用の前記電気諸量を入力するステップと、
   入力された前記補正用の電気諸量に基づいて前記入力変換部の補正値を算出するステップと、
   算出された前記入力変換部の補正値を対応する当該入力変換部の記憶部に書き込むステップと、
   前記通常モード時に、対応する前記入力変換部の記憶部から補正値を読み出して、前記電気諸量から変換された電気信号を当該補正値に基づいて補正するステップと
   を有することを特徴とするマルチトランスデューサの制御方法。

Images