JP2006042136A - 終端回路、半導体装置、及び電子機器 - Google Patents
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Abstract
【解決手段】 Pチャネル型MOSトランジスタ11aとNチャネル型MOSトランジスタ11bとの並列接続を伝送線路102と電源線103との間に備え、Pチャネル型MOSトランジスタ11cとNチャネル型MOSトランジスタ11dとの並列接続を伝送線路102とグランド線104との間に備える。そして、これら全てをオンとしたときのオン抵抗によってテブナン終端を形成する。
【選択図】図1
Description
同図において、コントローラ100においてメモリ200へのデータ伝送線路の各々には、4本の抵抗101a、101b、101c、及び101dが配置されている。抵抗101a及び101cは並列接続されて伝送線路と電源線との間に備えられており、抵抗101b及び101dは並列接続されて伝送線路とグランド線との間に備えられている。抵抗101a、101b、101c、及び101dの抵抗値はいずれも300Ωである。従って、この回路はテブナン終端の構成であり、その終端抵抗値は75Ωとなる。
(1)P型トランジスタ111a及び111cは、そのゲート閾値電圧をVthPと表せば、伝送線路102の電位がVthPよりも低くなるとドレイン端子−ソース端子間における電圧変化ΔVdsと電流変化ΔIdsとの比例関係が悪化し、伝送線路102と電源線103との間の抵抗値が目的値よりも大きくなってしまう。
この問題に関し、例えば特許文献1には、終端抵抗として使用するトランジスタを非飽和領域で動作させると共に、トランジスタのゲート端子電圧を基準抵抗に基づいて制御して適正なオン抵抗を得ることにより、終端抵抗値のばらつきを抑制する技術が開示されている。
また、例えばメモリのインタフェースにおける終端回路では伝送線路が多数のため抵抗の代用とするトランジスタも多数設けることとなるが、ゲート端子への配線のレイアウトを各トランジスタについて同様のものとすることはその他の回路との関係上容易なことではない場合が多い。このため、特許文献1に開示されている技術では、この配線レイアウトの違いによりゲート端子に供給する電圧がトランジスタ間で共通にならず、結果としてオン抵抗値がトランジスタ間で不揃いとなって伝送線路の整合が不十分になってしまうこともあり得る。
なお、このとき、上述の複数の抵抗部の並列接続と抵抗素子との直列接続が上述の伝送線路と上述の電源線との間、及び当該伝送線路と上述のグランド線との間に設けられているようにしてもよい。
この構成によれば、抵抗部よりも抵抗特性の良好な抵抗素子が挿入されているので、伝送線路の信号レベルによる抵抗部の抵抗特性の変化が更に良好に抑制される。
なお、前述した本発明に係る終端回路が半導体基板上に形成されていることを特徴とする半導体装置も本発明に係るものであり、また、この半導体装置を備えたことを特徴とする電子機器も本発明に係るものである。
図1は本発明を実施する終端回路の構成を示している。同図において、前述した図4に示したものと同一の線路には同一の符号を付している。
上記の(1)式において、Vgsは、オン動作時のゲート端子−ソース端子間電圧(これはすなわち電源線103の電位VDDである)である。なお、伝送線路102の信号レベルは電源線103の電位VDD以下であるとする。
VthP+VthN<Vgs ……………………(2)
つまり、(1)式を満たすためには、抵抗部を形成しているP型トランジスタ11aとN型トランジスタ11bとの各々のゲート閾値電圧の和が、図1の回路の電源電圧よりも低くなるようにP型トランジスタ11a及びN型MOSトランジスタ11bを形成すればよいことが、この(2)式より分かる。
電源線側抵抗精度調整制御信号線51は、2入力であるOR回路41の入力の一方に各々接続されており、グランド線側抵抗精度調整制御信号線52は、2入力であるAND回路42の入力の一方に各々接続されている。また、ON/OFF信号線53が、AND回路42の各々の入力のもう一方とインバータ43の入力とに接続されており、インバータ43の出力はOR回路41の各々の入力のもう一方に接続されている。
また、OR回路41の出力は、2入力であるOR回路45の入力の一方に各々接続されており、AND回路42の出力は、2入力であるAND回路46の入力の一方に各々接続されている。ここで、終端抵抗値選択信号線54が、AND回路46の各々の入力のもう一方とインバータ44の入力とに接続されており、インバータ44の出力はOR回路45の各々の入力のもう一方に接続されている。
電源線側抵抗精度調整制御信号線51のうちの幾つかの信号レベルをLレベルとすると、計n組のトランジスタ11a、11b、12a、12b、…、1na、1nbのうちOR回路41を介してその電源線側抵抗精度調整制御信号線51と接続されているものがオンとなる。ここで、抵抗部であるトランジスタ11a、11b、12a、12b、…、1na、1nbは並列接続されているので、これらのうち電源線側抵抗精度調整制御信号線51によってオンにされたもののオン抵抗の並列合成抵抗と、ポリシリコン抵抗との直列合成抵抗が伝送線路102と電源線103との間に接続されていることになる。つまりこの直列合成抵抗は図4における抵抗101aと見ることができる。
つまり、図1のように、抵抗部であるトランジスタの各組のゲート幅を異ならせておくことにより、電源線側抵抗精度調整制御信号線51及びグランド側抵抗精度調整制御信号線52の各々の信号レベルを切り換えることで行われるテブナン終端を構成する各抵抗の値の調整を、同一のゲート幅とする場合よりもより広い範囲に渡って、若しくはより細かな調整ステップで、行うことが可能となる。
2 電子機器
10 終端部
10a 第一終端部
10b 第二終端部
11a、12a、1na、11c、12c、1nc、111a、111c、111e Pチャネル型MOSトランジスタ
11b、12b、1nb、11d、12d、1nd、111b、111d、111f Nチャネル型MOSトランジスタ
20a、20b、20n、30a、30b、30n、43、44 インバータ
31、32 ポリシリコン抵抗
40 制御部
41、45 OR回路
41a、42a 制御線
42、46 AND回路
51 電源線側抵抗精度調整制御信号線
52 グランド線側抵抗精度調整制御信号線
53 ON/OFF信号線
54 終端抵抗値選択信号線
100 コントローラ
101a、101b、101c、101d 抵抗
102 伝送線路
103 電源線
104 グランド線
200 メモリ
Claims (8)
- 伝送線路を終端する回路であって、
一対のPチャネル型MOSトランジスタとNチャネル型MOSトランジスタとが並列接続されて抵抗部を形成し、
前記伝送線路と電源線との間、及び当該伝送線路とグランド線との間にそれぞれ前記抵抗部を備えてテブナン終端を形成している
ことを特徴とする終端回路。 - 前記抵抗部を形成しているPチャネル型MOSトランジスタとNチャネル型MOSトランジスタとの各々のゲート閾値電圧の和が、前記回路の電源電圧よりも低くなるように当該Pチャネル型MOSトランジスタ及び当該Nチャネル型MOSトランジスタが形成されていることを特徴とする請求項1に記載の終端回路。
- 複数の前記抵抗部を更に並列に接続して前記伝送線路と前記電源線との間、及び当該伝送線路と前記グランド線との間にそれぞれ設け、
前記抵抗部の各々を個別に制御して当該抵抗部を構成している前記一対のPチャネル型MOSトランジスタ及びNチャネル型MOSトランジスタのオン・オフの動作を切り換える制御を行う制御手段を更に有する
ことを特徴とする請求項1に記載の終端回路。 - 前記複数の抵抗部の並列接続と抵抗素子との直列接続が前記伝送線路と前記電源線との間、及び当該伝送線路と前記グランド線との間に設けられていることを特徴とする請求項3に記載の終端回路。
- 前記抵抗素子はポリシリコン抵抗であることを特徴とする請求項4に記載の終端回路。
- 前記抵抗部を形成しているMOSトランジスタのゲート幅が、他のいずれの抵抗部を形成しているものとも異なるように当該MOSトランジスタが形成されていることを特徴とする請求項3から5までのうちのいずれか一項に記載の終端回路。
- 請求項1から6までのうちのいずれか一項に記載の終端回路が半導体基板上に形成されていることを特徴とする半導体装置。
- 請求項7に記載の半導体装置を備えたことを特徴とする電子機器。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009152865A (ja) * | 2007-12-20 | 2009-07-09 | Nec Electronics Corp | 終端回路 |
JP2010129571A (ja) * | 2008-11-25 | 2010-06-10 | Nippon Telegr & Teleph Corp <Ntt> | レーザ駆動回路 |
US8264252B2 (en) | 2008-03-31 | 2012-09-11 | Fujitsu Limited | Termination circuit, semiconductor device, and electronic device |
JP2012186800A (ja) * | 2011-02-17 | 2012-09-27 | Hitachi Kokusai Electric Inc | 映像信号多重伝送装置およびそれを具備する撮像装置 |
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Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7411415B2 (en) * | 2004-02-25 | 2008-08-12 | Ashfaq Shaikh | Bus termination scheme having concurrently powered-on transistors |
TWI250751B (en) * | 2004-10-01 | 2006-03-01 | Realtek Semiconductor Corp | Apparatus and method for IP allocation |
JP2008537878A (ja) | 2005-03-18 | 2008-10-02 | マイクロビア, インコーポレイテッド | 含油性酵母および真菌におけるカロテノイドの産生 |
US7940077B2 (en) * | 2006-09-05 | 2011-05-10 | Lecroy Corporation | Adjustable resistance |
US8691555B2 (en) | 2006-09-28 | 2014-04-08 | Dsm Ip Assests B.V. | Production of carotenoids in oleaginous yeast and fungi |
US8175555B2 (en) | 2007-05-07 | 2012-05-08 | Analogix Semiconductor, Inc. | Apparatus and method for termination powered differential interface periphery |
US9041241B2 (en) | 2007-05-07 | 2015-05-26 | Analogix Semiconductor, Inc. | Systems and methods for powering a charging circuit of a communications interface |
US8063504B2 (en) | 2007-05-07 | 2011-11-22 | Analogix Semiconductor, Inc. | Systems and methods for powering circuits for a communications interface |
US8035359B2 (en) * | 2007-05-07 | 2011-10-11 | Analogix Semiconductor, Inc. | Apparatus and method for recovery of wasted power from differential drivers |
WO2009076769A1 (en) * | 2007-12-17 | 2009-06-25 | The University Of British Columbia | A method and system for protecting an electrical power transmission network |
CN102396156A (zh) | 2009-02-12 | 2012-03-28 | 莫塞德技术公司 | 用于片内终结的终结电路 |
US8330624B2 (en) * | 2009-08-10 | 2012-12-11 | Eric Groft | Enhancements to meterless remote parking monitoring systems |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05276004A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 出力回路 |
JP2000353945A (ja) * | 1999-04-08 | 2000-12-19 | Mitsubishi Electric Corp | デジタル信号出力回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6147520A (en) * | 1997-12-18 | 2000-11-14 | Lucent Technologies, Inc. | Integrated circuit having controlled impedance |
US6351136B1 (en) * | 1999-12-08 | 2002-02-26 | Intel Corporation | Passive voltage limiter |
KR100356576B1 (ko) * | 2000-09-15 | 2002-10-18 | 삼성전자 주식회사 | 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법 |
JP4676646B2 (ja) | 2001-05-11 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | インピーダンス調整回路および半導体装置 |
US7020818B2 (en) * | 2004-03-08 | 2006-03-28 | Intel Corporation | Method and apparatus for PVT controller for programmable on die termination |
-
2004
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05276004A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 出力回路 |
JP2000353945A (ja) * | 1999-04-08 | 2000-12-19 | Mitsubishi Electric Corp | デジタル信号出力回路 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009152865A (ja) * | 2007-12-20 | 2009-07-09 | Nec Electronics Corp | 終端回路 |
US7893709B2 (en) | 2007-12-20 | 2011-02-22 | Renesas Electronics Corporation | Termination circuit |
US8264252B2 (en) | 2008-03-31 | 2012-09-11 | Fujitsu Limited | Termination circuit, semiconductor device, and electronic device |
JP2010129571A (ja) * | 2008-11-25 | 2010-06-10 | Nippon Telegr & Teleph Corp <Ntt> | レーザ駆動回路 |
JP2012186800A (ja) * | 2011-02-17 | 2012-09-27 | Hitachi Kokusai Electric Inc | 映像信号多重伝送装置およびそれを具備する撮像装置 |
EP2645573A2 (en) | 2012-03-27 | 2013-10-02 | Fujitsu Limited | Driver circuit and semiconductor device |
US8854090B2 (en) | 2012-03-27 | 2014-10-07 | Fujitsu Limited | Driver circuit and semiconductor device |
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