JP2008283195A - アラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ並びに該半導体チップ及び該半導体パッケージの製造方法 - Google Patents

アラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ並びに該半導体チップ及び該半導体パッケージの製造方法 Download PDF

Info

Publication number
JP2008283195A
JP2008283195A JP2008126087A JP2008126087A JP2008283195A JP 2008283195 A JP2008283195 A JP 2008283195A JP 2008126087 A JP2008126087 A JP 2008126087A JP 2008126087 A JP2008126087 A JP 2008126087A JP 2008283195 A JP2008283195 A JP 2008283195A
Authority
JP
Japan
Prior art keywords
metal
chip
pad
alignment
protective film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008126087A
Other languages
English (en)
Other versions
JP2008283195A5 (ja
Inventor
Sung-Jae Kim
成 宰 金
Yong-Bok Park
容 福 朴
Jung-Soo Nam
定 洙 南
Jinsei Ri
仁 正 李
Sung-Jun Kim
昇 俊 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008283195A publication Critical patent/JP2008283195A/ja
Publication of JP2008283195A5 publication Critical patent/JP2008283195A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】アラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ、並びに該半導体チップ及び該半導体パッケージの製造方法を提供する。
【解決手段】基板上に位置して電気的に孤立されたアライン金属パッド１４ａを具備するアラインマークＡＫであり、該アライン金属パッドの一部分を露出させる開口部１５ａを具備する保護膜１５が配され、該開口部内に露出された該アライン金属パッド上に、該保護膜に比べて上部に突出したアライン金属バンプ１８ａが配され、該アライン金属バンプの反射度が大きいため、該アライン金属バンプと該保護膜とのコントラストが増大し、アライメント装置においてアラインマークを認識する比率を向上させることができる。
【選択図】図２Ｄ

Description

本発明は、アラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ並びに該半導体チップ及び該半導体パッケージの製造方法に係り、さらに具体的には、認識率の向上したアラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ並びに該半導体チップ及び該半導体パッケージの製造方法に関する。
半導体パッケージは、配線基板上に半導体チップを実装することによって製造される。このとき、前記配線基板のボンディングパッドと前記半導体チップの端子パッドとをアラインするために、前記半導体チップ内にアラインマークを形成する。前記アラインマークが不鮮明に形成され、認識率が低い場合、前記ボンディングパッドと前記端子パッドが互いに誤整列され、それらの間の電気的な結合が円滑ではないことがある。
本発明が解決しようとする技術的課題は、認識率の高いアラインマーク、前記アラインマークを具備する半導体チップ、及び前記半導体チップを具備する半導体パッケージの提供並びに前記アラインマーク、前記半導体チップ、及び前記半導体パッケージの製造方法の提供にある。
前記技術的課題を解決するために、本発明の一側面は、アラインマークを提供する。前記アラインマークは、基板上に位置して電気的に他と絶縁されたアライン金属パッドを具備する。前記アライン金属パッドの一部分を露出させる開口部を具備する保護膜が配される。前記開口部内に露出された前記アライン金属パッド上に、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプが配される。前記アライン金属バンプの反射度が大きいため、前記アライ金属バンプと前記保護膜とのコントラストが増大し、アライメント装置によってアラインマークを認識する比率を向上させることができる。これと共に、前記アライン金属バンプと前記アライン金属パッドとを二つとも金属で形成することによって、それら間の接着力を向上させることができる。従って、前記アライン金属バンプは、半導体チップの出荷過程及びパッケージング過程で、前記基板から離脱することがない。
前記アライン金属バンプは、前記保護膜上に延長することができる。これによって、前記アライン金属バンプの側壁が前記保護膜上に位置できるマージンを高めることができる。
前記技術的課題を解決するために、本発明の他の一側面は、半導体チップを提供する。前記半導体チップは、アラインマーク領域及び端子パッド領域を有する基板を具備する。前記アラインマーク領域上にアライン金属パッドが位置し、前記端子パッド領域上にチップ金属パッドが位置する。前記アライン金属パッドの一部分を露出させる第１開口部と、前記チップ金属パッドの一部分を露出させる第２開口部とを具備する保護膜が位置する。前記第１開口部内に露出された前記アライン金属パッド上に、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプが配される。
前記第２開口部内に露出された前記チップ金属パッド上に、前記保護膜の反基板側の端面に比べて反基板側に突出したチップ金属バンプが配されうる。
前記技術的課題を解決するために、本発明の他の一側面は、半導体パッケージを提供する。前記半導体パッケージは、ボンディングパッドを有する配線基板を具備する。アラインマーク領域及び端子パッド領域を具備する半導体基板と、前記アラインマーク領域上に位置するアライン金属パッド及び前記端子パッド領域上に位置するチップ金属パッドと、前記アライン金属パッドの一部分を露出させる第１開口部と前記チップ金属パッドの一部分を露出させる第２開口部とを具備する保護膜と、前記第１開口部内に露出された前記アライン金属パッド上に配され、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプを具備する半導体チップが前記配線基板上に位置する。前記ボンディングパッドと前記チップ金属パッドは、電気的に結合される。
前記技術的課題を解決するために、本発明の他の一側面は、半導体チップの製造方法を提供する。まず、アラインマーク領域及び端子パッド領域を具備する基板を提供する。前記アラインマーク領域上にアライン金属パッドと、前記端子パッド領域上にチップ金属パッドとをそれぞれ形成する。前記アライン金属パッドの一部分を露出させる第１開口部と、前記チップ金属パッドの一部分を露出させる第２開口部とを具備する保護膜を形成する。前記第１開口部内に露出された前記アライン金属パッド上に、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプを形成する。
前記アライン金属バンプを形成すると同時に、前記第２開口部内に露出された前記チップ金属パッド上に、前記保護膜の反基板側の端面に比べて反基板側に突出したチップ金属バンプを形成する。これによって、追加的な工程なしに前記アライン金属バンプを形成できる。
前記技術的課題を解決するために、本発明の他の一側面は、半導体パッケージの製造方法を提供する。まず、アラインマーク領域及び端子パッド領域を具備する基板と、前記アラインマーク領域上に位置するアライン金属パッド及び前記端子パッド領域上に位置するチップ金属パッドと、前記アライン金属パッドの一部分を露出させる第１開口部と前記チップ金属パッドの一部分を露出させる第２開口部とを具備する保護膜と、前記第１開口部内に露出された前記アライン金属パッド上に配され、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプを備える半導体チップを提供する。ボンディングパッドを具備する配線基板を提供する。前記アライン金属バンプをアライメント用の指標として使用し、前記半導体チップを前記配線基板上にアラインする。前記ボンディングパッドと前記チップ金属パッドとを電気的に結合する。
前記技術的課題を解決するために、本発明の他の一側面によるアラインマークの製造方法は、基板上にアライン金属パッドを提供する段階と、前記アライン金属パッドの一部分を露出させる第１開口部を有する保護膜を提供する段階と、前記第１開口部内に露出された前記アライン金属パッド上に配され、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプを提供する段階とを含む。
本発明によれば、第一に、アライン金属バンプの反射度が大きいため、前記アライン金属バンプと保護膜とのコントラストが増大し、アライメント装置によってアラインマークを認識する比率を向上させることができる。
第二に、前記アライン金属バンプとアライン金属パッドとを二つとも金属で形成することによって、それら間の接着力を向上させることができる。従って、前記アライン金属バンプは、半導体チップの出荷過程及びパッケージング過程で、前記基板から離脱することがない。
第三に、前記アライン金属バンプを前記保護膜上に延長するように形成することによって、前記アライン金属バンプのあらゆる側壁が前記保護膜上に位置し、前記アライン金属バンプのあらゆる側壁で前記アライン金属バンプと前記保護膜とのコントラストを安定的に確保することができる。
第四に、チップ金属バンプと前記アライン金属バンプとを同時に形成することによって、追加的な工程なしに前記アライン金属バンプを形成できる。
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されるものではなく、他の形態で具体化される可能性もある。むしろ、ここで紹介される実施形態は、開示の内容が徹底しており完全なものになるように、そして当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚さは、明確性を期するために誇張されている。明細書全体にわたって同じ参照番号は、同じ構成要素を示す。
図１は、本発明の一実施形態による半導体チップを示す平面図である。
図１において、半導体チップ１００は、メイン回路領域Ｃを具備する。前記半導体チップ１００が、メモリ半導体チップである場合、前記メイン回路領域Ｃは、メモリセルアレイ領域である。これとは異なり、前記半導体チップ１００が、非メモリ半導体チップである場合、前記メイン回路領域Ｃは、演算回路領域でありうる。さらに、前記半導体チップ１００が、非メモリ半導体チップの一種であるディスプレイ駆動チップ（ｄｉｓｐｌａｙ ｄｒｉｖｅｒ ＩＣ）である場合、前記演算回路領域は、グラフィック制御部（ｇｒａｐｈｉｃ ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部（ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ）、レベルシフタ（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）、共通電圧発生部（ｃｏｍｍｏｎ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）、データドライバ（ｄａｔａ ｄｒｉｖｅｒ）、ゲートドライバ（ｇａｔｅ ｄｒｉｖｅｒ）などを含むことができる。
前記メイン回路部Ｃの外郭には、前記メイン回路領域Ｃに電気信号を入力するか、または前記メイン回路領域Ｃから電気信号を出力するための端子パッド（ＴＰ：Ｔｅｒｍｉｎａｌ Ｐａｄｓ）と、前記端子パッドＴＰを配線基板のボンディングパッド（ｂｏｎｄｉｎｇ ｐａｄｓ）上にアラインさせるためのアラインマーク（ＡＫ：Ａｌｉｇｎ ｍａｒＫｓ）とが位置する。前記アラインマークＡＫは、前記半導体チップ１００の上下左右のコーナー領域に配されうる。しかし、前記メイン回路部Ｃ、前記端子パッドＴＰ及び前記アラインマークＡＫの位置は、それらに限定されるものではない。
図２Ｄは、本発明の一実施形態によるアラインマークを示した断面図であり、図１の切断線I−I及びII−IIに沿った断面図である。
図１及び図２Ｄにおいて、アラインマーク領域及び端子パッド領域を具備する基板１０の前記アラインマーク領域上に、アライン金属パッド１４ａが位置づけられ、前記端子パッド領域上に、チップ金属パッド１４ｂが位置づけられる。前記アライン金属パッド１４ａ及び前記チップ金属パッド１４ｂは、前記基板１０上に形成された絶縁膜１２上に形成されうる。前記アライン金属パッド１４ａ及び前記チップ金属パッド１４ｂは、同じ金属膜によって形成され、例えばアルミニウム（Ａｌ）膜または銅（Ｃｕ）膜でありうる。
前記チップ金属パッド１４ｂは、メイン回路領域Ｃに電気的に結合されている一方、前記アライン金属パッド１４ａは、電気的に他と絶縁される。例えば、前記チップ金属パッド１４ｂは、前記メイン回路領域Ｃに電気的に結合されたプラグ電極１３に接続されうる。前記プラグ電極１３は、前記絶縁膜１２内に配される。
前記アライン金属パッド１４ａ及び前記チップ金属パッド１４ｂ上に、前記アライン金属パッド１４ａの一部分を露出させる第１開口部１５ａと、前記チップ金属パッド１４ｂの一部分を露出させる第２開口部１５ｂとを具備する保護膜１５が位置する。換言すれば、基板１０上に保護膜１５が形成され、保護膜１５にアライン金属パッド１４ａの一部分を露出させる第１開口部１５ａと、チップ金属パッド１４ｂの一部分を露出させる第２開口部１５ｂとを形成する。前記保護膜１５は、シリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜またはそれらの多重層でありうる。前記保護膜１５上に、有機高分子層（図示せず）をさらに配することができる。
前記第１開口部１５ａ内に露出された前記アライン金属パッド１４ａ上に、アライン金属バンプ１８ａが配される。前記アライン金属バンプ１８ａは、前記保護膜１５の反基板側の端面に比べて反基板側に突出する。ここで、反基板側とは、アライン金属パッド１４ａから見て基板１０側と反対側を意味する。前記アライン金属バンプ１８ａは、アラインマークＡＫとしての役割を担う。具体的には、前記アライン金属バンプ１８ａと前記保護膜１５との間の段差部がアラインマークＡＫとしての役割を担う。このとき、金属で形成された前記アライン金属バンプ１８ａの反射度が大きいため、前記アライン金属バンプ１８ａと前記保護膜１５とのコントラストが増大し、アライメント装置によって前記アラインマークＡＫを認識する比率を向上することができる。これと共に、前記アライン金属バンプ１８ａの反射度が大きいため、前記アライン金属バンプ１８ａの厚さに変動が生じる場合にも、安定的にコントラストを確保することができる。
前記第２開口部１５ｂ内に露出された前記チップ金属パッド１４ｂ上に、チップ金属バンプ１８ｂが配されうる。前記チップ金属バンプ１８ｂは、前記保護膜１５に比べて上部に突出する。すなわち、前記保護膜１５の反基板側の端面に比べて反基板側に突出する。前記アライン金属バンプ１８ａと前記チップ金属バンプ１８ｂは、同じ金属膜、例えば、アルミニウム（Ａｌ）膜、ニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜、銀（Ａｇ）膜、金（Ａｕ）膜またはそれらの多重膜でありうる。また、前記アライン金属バンプ１８ａと前記チップ金属バンプ１８ｂは、同じ高さを有することができる。
前記アライン金属バンプ１８ａと前記アライン金属パッド１４ａとの間、及び前記チップ金属バンプ１８ｂと前記チップ金属パッド１４ｂとの間に、シード金属層（ｓｅｅｄ ｍｅｔａｌ ｌａｙｅｒ）１７が介在されうる。前記シード金属層１７は、前記アライン金属バンプ１８ａが電解メッキ法を使用して形成される場合、シード（ｓｅｅｄ）としての役割を担う層であって、銅（Ｃｕ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、チタン−タングステン（ＴｉＷ）、金（Ａｕ）、アルミニウム（Ａｌ）またはそれらの多重金属層でありうる。前記シード金属層１７と前記アライン金属パッド１４ａとの間、及び前記シード金属層１７と前記チップ金属パッド１４ｂとの間に、シード金属接着層（ｓｅｅｄ ｍｅｔａｌ ａｄｈｅｓｉｏｎ ｌａｙｅｒ）１６が介在されうる。前記シード金属接着層１６は、前記パッド１４ａ，１４ｂと前記シード金属層１７との接着性を向上させる役割を担う層であって、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）またはそれらの多重金属層でありうる。しかし、前記バンプ１８ａ，１８ｂが電解メッキ法によって形成されない場合、前記シード金属層１７及び前記シード金属接着層１６の形成を省略することが可能である。この場合にも、前記アライン金属バンプ１８ａ及び前記アライン金属パッド１４ａは、二つとも金属であるから、それら間の接着力は優れているので、前記アライン金属バンプ１８ａは、前記半導体チップ１００の出荷過程及びパッケージング過程で、前記基板１０から離脱することはない。前記アライン金属バンプ１８ａと前記アライン金属パッド１４ａとの、このような接着力は、前記シード金属層１７及び前記シード金属接着層１６を形成した場合にさらに向上されうる。
前記アライン金属バンプ１８ａの上部幅Ｗ＿１８ａは、前記第１開口部１５ａの幅Ｗ＿１５ａと同じであるか、または大きくなる可能性がある。望ましくは、前記アライン金属バンプ１８ａの上部幅Ｗ＿１８ａは、前記第１開口部１５ａの幅Ｗ＿１５ａに比べて大きい。この場合、前記アライン金属バンプ１８ａが、前記保護膜１５上に延長することができる。従って、前記アライン金属バンプ１８ａのあらゆる側壁が前記保護膜１５上に位置でき、前記アライン金属バンプ１８ａのあらゆる側壁で、前記アライン金属バンプ１８ａと前記保護膜１５とのコントラストを安定的に確保することができる。
図２Ａないし図２Ｄは、本発明の一実施形態によるアラインマークの形成方法について説明するための断面図であり、図１の切断線I−I及びII−IIに沿って工程段階別につくられた断面図である。
図２Ａにおいて、アラインマーク領域及び端子パッド領域を具備する半導体基板１０が提供される。前記半導体基板１０上に、絶縁膜１２を形成する。前記絶縁膜１２内に、メイン回路部Ｃ（図１）と電気的に結合されているプラグ電極１３を形成できる。その後、前記絶縁膜１２上に第１金属膜を形成し、前記第１金属膜をパターニングし、前記アラインマーク領域及び前記端子パッド領域上に、アライン金属パッド１４ａ及び前記プラグ電極１３に接続するチップ金属パッド１４ｂをそれぞれ形成する。前記第１金属膜は、アルミニウム（Ａｌ）膜または銅（Ｃｕ）膜でありうる。
次に、前記アライン金属パッド１４ａ及び前記チップ金属パッド１４ｂ上に、保護膜１５を形成する。前記保護膜１５上に、有機高分子層（図示せず）をさらに形成することもできる。前記保護膜１５及び前記有機高分子層をパターニングし、前記アライン金属パッド１４ａの一部分を露出させる第１開口部１５ａを形成し、前記チップ金属パッド１４ｂの一部分を露出させる第２開口部１５ｂを形成する。
図２Ｂを参照すると、前記第１開口部１５ａ及び第２開口部１５ｂ内にそれぞれ露出された前記アライン金属パッド１４ａ及び前記チップ金属パッド１４ｂ、並びに前記保護膜１５上にシード金属層１７を形成できる。前記シード金属層１７を形成する前に、シード金属接着層１６を形成できる。前記シード金属接着層１６及び前記シード金属層１７は、スパッタリング法を使用して連続的に形成されることが望ましい。
前記シード金属層１７上に、マスクパターン２０を形成する。前記マスクパターン２０は、前記第１開口部１５ａ及び前記第２開口部１５ｂ内に形成されたシード金属層１７を露出させる第３開口部２０ａ、及び前記第４開口部２０ｂを具備する。前記第３開口部２０ａ及び第４開口部２０ｂは、少なくとも前記第１開口部１５ａ及び第２開口部１５ｂと同じ幅を有するように形成されうるが、望ましくは、前記第３開口部２０ａ及び第４開口部２０ｂの幅は、前記第１開口部１５ａ及び第２開口部１５ｂの幅に比べてそれぞれ大きく形成される。その結果、前記第３開口部２０ａ及び第４開口部２０ｂ内に、前記第１開口部１５ａ及び第２開口部１５ｂに隣接した前記保護膜１５上に形成された前記シード金属層１７がそれぞれ露出される。前記マスクパターン２０は、フォトレジストパターンでありうる。
図２Ｃにおいて、前記第３開口部２０ａ及び第４開口部２０ｂ内に露出された前記シード金属層１７上に、第２金属膜が形成される。その結果、前記アライン金属パッド１４ａ及びチップ金属パッド１４ｂ上に、アライン金属バンプ１８ａ及びチップ金属バンプ１８ｂがそれぞれ形成されうる。前記第３開口部２０ａの幅を、前記第１開口部１５ａの幅に比べて大きく形成した場合、前記アライン金属バンプ１８ａの上部幅Ｗ＿１８ａは、前記第１開口部１５ａの幅Ｗ＿１５ａに比べて大きく、前記アライン金属バンプ１８ａは、前記保護膜１５上に延長することができる。
前記第２金属膜は、電解メッキ法（ｅｌｅｃｔｒｏ−ｐｌａｔｉｎｇ ｍｅｔｈｏｄ）を使用して形成できる。このとき、前記シード金属層１７は、シード及びメッキ引き込み線として使われうる。しかし、前記第２金属膜を電解メッキ法ではない他の方法、すなわち無電解メッキ法、金属膜積層及びエッチング法、並びにプリンティング法を使用して形成する場合、前記シード金属層１７及び前記シード金属接着層１６を形成することを省略することがきる。その場合、前記アライン金属バンプ１８ａと前記アライン金属パッド１４ａは、互いに接するように形成され、前記チップ金属バンプ１８ｂと前記チップ金属パッド１４ｂは、互いに接するように形成されうる。
図２Ｄにおいて、前記マスクパターン２０が除去され、前記シード金属層１７が露出される。前記バンプ１８ａ，１８ｂをマスクとして、前記露出されたシード金属層１７及びシード金属接着層１６をエッチングする。その結果、前記端子パッド領域上に、前記チップ金属パッド１４ｂ、前記シード金属接着層１６、前記シード金属層１７及び前記チップ金属バンプ１８ｂが順に積層された端子パッドＴＰが形成される。また、前記アライン金属バンプ１８ａと前記保護膜１５との段差は、アラインマークＡＫとしての役割を担う。
図３は、本発明の他の実施形態によるアラインマークの形成方法を説明するための断面図であり、図１の切断線I−I及びII−IIに沿った断面図である。
図３において、図２Ａで説明したことと同じ方法で、アラインマーク領域及び端子パッド領域を具備する半導体基板１０上に、絶縁膜１２、プラグ電極１３、アライン金属パッド１４ａ、チップ金属パッド１４ｂ、及び第１開口部並びに第２開口部を具備する保護膜１５を形成する。
前記第１開口部１５ａ内に露出された前記アライン金属パッド１４ａ上に、アライン金属バンプ１８ａを形成する。前記アライン金属バンプ１８ａは、電解メッキ法、無電解メッキ法、金属膜積層及びエッチング法、またはプリンティング法を使用して形成できる。一方、前記第２開口部１５ａ内に露出された前記チップ金属パッド１４ｂ上には、バンプが形成されずに、前記チップ金属パッド１４ｂがそのまま露出される。前記第２開口部１５ａ内に露出された前記チップ金属パッド１４ｂは、端子パッドＴＰとしての役割を担い、前記アライン金属バンプ１８ａと前記保護膜１５との段差は、アラインマークＡＫとしての役割を担う。
図４Ａ及び図４Ｂは、本発明の他の実施形態による半導体パッケージの製造方法について、工程段階別に説明するための平面図である。図５Ａは、図４Ａの切断線III−III及びIV−IVに沿った断面図であり、図５Ｂは、図４Ｂの切断線III−III及びIV−IVに沿った断面図である。
図４Ａ及び図５Ａにおいて、ボンディングパッド２１０を具備する配線基板２００が提供される。前記配線基板２００は、前記ボンディングパッド２１０に電気的に結合されているディスプレイ素子部Ｄを具備できる。この場合、前記配線基板２００は、光を透過させることのできるガラス基板でありうる。前記ディスプレイ素子部Ｄは、画像をディスプレイする画素アレイ部Ｐを具備できる。前記ディスプレイ素子部Ｄは、液晶表示素子でありうる。この場合、前記配線基板２００と前記配線基板２００の上に配された上部基板２０１との間に液晶が配されうる。
前記ボンディングパッド２１０は、光透過電極、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）電極でありうる。前記ボンディングパッド２１０上に、前記ボンディングパッド２１０の一部を露出させる溝２２０ａを具備する表面絶縁膜２２０を形成できる。
図４Ｂ及び図５Ｂにおいて、アライン金属バンプ１８ａがアラインマークとして使用され、半導体チップ１００が前記配線基板２００上にアラインされる。具体的には、前記アライン金属バンプ１８ａと保護膜１５との段差をアラインマークとして使用し、前記半導体チップ１００の端子パッドＴＰを前記ボンディングパッド２１０上にアラインする。このとき、前記アライン金属バンプ１８ａと前記保護膜１５との間のコントラストが大きいため、アライメント装置によって前記アラインマークＡＫを認識する比率を向上させ、アラインエラーを効果的に減少させることができる。
前記半導体チップ１００は、図２Ｄを参照して説明した半導体チップでありうる。この場合、前記半導体チップ１００は、前記配線基板２００上に前記半導体チップ１００の端子パッドＴＰ、具体的には、チップ金属バンプ１８ｂが、前記ボンディングパッド２１０に対向するように配置及びアラインされる。その後、前記半導体チップ１００上に力を加え、前記ボンディングパッド２１０上に前記チップ金属バンプ１８ｂを接続させる。その結果、前記ボンディングパッド２１０とチップ金属パッド１４ｂは、前記チップ金属バンプ１８ｂを介して電気的に結合される。
これとは異なり、前記半導体チップ１００が、図３を参照して説明した半導体チップである場合、開口部１５ｂ内に露出されたチップ金属パッド１４ｂ、すなわち端子パッドＴＰは、前記ボンディングパッド２１０と金属ワイヤ（図示せず）とを使用して電気的に結合されうる。
本発明のアラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ、並びに該半導体チップ及び該半導体パッケージの製造方法は、例えば、半導体素子や回路関連の技術分野に効果的に適用可能である。
本発明の一実施形態による半導体チップを示した平面図である。 本発明の一実施形態によるアラインマークの形成方法を説明するための断面図であり、図１の切断線I−I及びII−IIに沿って工程段階別に切り取られた断面図である。 本発明の一実施形態によるアラインマークの形成方法を説明するための断面図であり、図１の切断線I−I及びII−IIに沿って工程段階別に切り取られた断面図である。 本発明の一実施形態によるアラインマークの形成方法を説明するための断面図であり、図１の切断線I−I及びII−IIに沿って工程段階別に切り取られた断面図である。 本発明の一実施形態によるアラインマークの形成方法を説明するための断面図であり、図１の切断線I−I及びII−IIに沿って工程段階別に切り取られた断面図である。 本発明の他の実施形態によるアラインマークの形成方法を説明するための断面図であり、図１の切断線I−I及びII−IIに沿って切り取られた断面図である。 本発明の他の実施形態による半導体パッケージの製造方法について工程段階別に説明するための平面図である。 本発明の他の実施形態による半導体パッケージの製造方法について工程段階別に説明するための平面図である。 図４Ａの切断線III−III及びIV−IVに沿って切り取られた断面図である。 図４Ｂの切断線III−III及びIV−IVに沿って切り取られた断面図である。
符号の説明
１０ 半導体基板、
１２ 絶縁膜、
１３ プラグ電極、
１４ａ アライン金属パッド、
１４ｂ チップ金属パッド、
１５ 保護膜、
１５ａ 第１開口部、
１５ｂ 第２開口部、
１６ シード金属接着層、
１７ シード金属層、
１８ａ アライン金属バンプ、
１８ｂ チップ金属バンプ、
２０ マスクパターン、
２０ａ 第３開口部、
２０ｂ 第４開口部、
１００ 半導体チップ、
２００ 配線基板、
２０１ 上部基板、
２１０ ボンディングパッド、
２２０ 表面絶縁膜、
２２０ａ 溝、
ＡＫ アラインマーク、
Ｃ メイン回路領域、
Ｄ ディスプレイ素子部、
Ｐ 画素アレイ部、
ＴＰ 端子パッド、
Ｗ＿１５ａ 第１開口部の幅、
Ｗ＿１８ａ アライン金属バンプの上部幅。

Claims (23)

  1. アラインマーク領域及び端子パッド領域を具備する基板と、
    前記アラインマーク領域上に位置するアライン金属パッドと、
    前記端子パッド領域上に位置するチップ金属パッドと、
    前記アライン金属パッドの一部分を露出させる第１開口部と、前記チップ金属パッドの一部分を露出させる第２開口部とを具備する保護膜と、
    前記第１開口部内に露出された前記アライン金属パッド上に配され、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプと、を備えることを特徴とする半導体チップ。
  2. 前記第２開口部内に露出された前記チップ金属パッド上に配され、前記保護膜の反基版側の端面に比べて反基板側に突出したチップ金属バンプをさらに備えることを特徴とする請求項１に記載の半導体チップ。
  3. 前記アライン金属バンプは、前記保護膜上に延長されることを特徴とする請求項１に記載の半導体チップ。
  4. 前記アライン金属パッドと前記アライン金属バンプとの間に介在されたシード金属層をさらに備えることを特徴とする請求項１に記載の半導体チップ。
  5. 基板上に形成され、電気的に他と絶縁されたアライン金属パッドと、
    前記アライン金属パッドの一部分を露出させる開口部を具備する保護膜と、
    前記開口部内に露出された前記アライン金属パッド上に配され、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプと、を備えることを特徴とするアラインマーク。
  6. 前記アライン金属バンプは、前記保護膜上に延長されることを特徴とする請求項５に記載のアラインマーク。
  7. 前記アライン金属パッドと前記アライン金属バンプとの間に介在されたシード金属層をさらに備えることを特徴とする請求項５に記載のアラインマーク。
  8. ボンディングパッドを具備する配線基板と、
    アラインマーク領域及び端子パッド領域を具備する半導体基板と、
    前記アラインマーク領域上に位置するアライン金属パッドと、
    前記端子パッド領域上に位置するチップ金属パッドと、
    前記アライン金属パッドの一部分を露出させる第１開口部と、前記チップ金属パッドの一部分を露出させる第２開口部とを具備する保護膜と、
    前記第１開口部内に露出された前記アライン金属パッド上に配され、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプを具備する半導体チップと、を備え、
    前記ボンディングパッドと前記チップ金属パッドとは、電気的に結合されていることを特徴とする半導体パッケージ。
  9. 前記配線基板上に配され、前記ボンディングパッドと電気的に結合されているディスプレイ素子部をさらに備えることを特徴とする請求項８に記載の半導体パッケージ。
  10. 前記半導体チップは、前記第２開口部内に露出された前記チップ金属パッド上に配されて前記保護膜の反基板側の端面に比べて反基板側に突出したチップ金属バンプをさらに備え、
    前記ボンディングパッドと前記チップ金属パッドとの間に前記チップ金属バンプが介在されていることを特徴とする請求項８に記載の半導体パッケージ。
  11. 前記アライン金属バンプは、前記保護膜上に延長されることを特徴とする請求項８に記載の半導体パッケージ。
  12. 前記アライン金属パッドと前記アライン金属バンプとの間に介在されたシード金属層をさらに備えることを特徴とする請求項８に記載の半導体パッケージ。
  13. アラインマーク領域及び端子パッド領域を具備する基板を提供する段階と、
    前記アラインマーク領域上にアライン金属パッドと、前記端子パッド領域上にチップ金属パッドとをそれぞれ形成する段階と、
    前記アライン金属パッドの一部分を露出させる第１開口部と、前記チップ金属パッドの一部分を露出させる第２開口部とを具備する保護膜を形成する段階と、
    前記第１開口部内に露出された前記アライン金属パッド上に、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプを形成する段階と、を含むことを特徴とする半導体チップの製造方法。
  14. 前記アライン金属バンプを形成すると同時に、前記第２開口部内に露出された前記チップ金属パッド上に、前記保護膜の反基板側の端面に比べて反基板側に突出したチップ金属バンプを形成することを特徴とする請求項１３に記載の半導体チップの製造方法。
  15. 前記アライン金属バンプ及び前記チップ金属バンプを形成する前に、
    前記第１開口部内に露出された前記アライン金属パッド上と、前記第２開口部内に露出された前記チップ金属パッド上とにシード金属層を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体チップの製造方法。
  16. 前記アライン金属バンプ及び前記チップ金属バンプは、電解メッキ法を使用して形成することを特徴とする請求項１５に記載の半導体チップの製造方法。
  17. 前記アライン金属バンプは、前記保護膜上に延長するように形成することを特徴とする請求項１３に記載の半導体チップの製造方法。
  18. アラインマーク領域及び端子パッド領域を具備する基板と、前記アラインマーク領域上に位置するアライン金属パッドと、前記端子パッド領域上に位置するチップ金属パッドと、前記アライン金属パッドの一部分を露出させる第１開口部と前記チップ金属パッドの一部分を露出させる第２開口部とを具備する保護膜と、前記第１開口部内に露出された前記アライン金属パッド上に配され、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプを備える半導体チップとを提供する段階と、
    ボンディングパッドを具備する配線基板を提供する段階と、
    前記アライン金属バンプをアライメントするための指標として使用し、前記半導体チップを前記配線基板上にアラインする段階と、
    前記ボンディングパッドと前記チップ金属パッドとを電気的に結合する段階と、を含むことを特徴とする半導体パッケージの製造方法。
  19. 前記配線基板は、前記ボンディングパッドに電気的に結合されているディスプレイ素子部を具備することを特徴とする請求項１８に記載の半導体パッケージの製造方法。
  20. 前記半導体チップは、前記第２開口部内に露出された前記チップ金属パッド上に配されて前記保護膜の反基板側の端面に比べて反基板側に突出したチップ金属バンプをさらに備え、
    前記半導体チップは、前記配線基板上に前記チップ金属バンプが前記ボンディングパッドに対向するようにアラインされ、
    前記ボンディングパッドと前記チップ金属パッドは、前記チップ金属バンプを介して電気的に結合されることを特徴とする請求項１８に記載の半導体パッケージの製造方法。
  21. 前記アライン金属バンプは、前記保護膜上に延長されることを特徴とする請求項１８に記載の半導体パッケージの製造方法。
  22. 前記半導体チップは、前記アライン金属パッドと前記アライン金属バンプとの間に介在されたシード金属層をさらに具備することを特徴とする請求項１８に記載の半導体パッケージの製造方法。
  23. 基板上にアライン金属パッドを提供する段階と、
    前記アライン金属パッドの一部分を露出させる第１開口部を有する保護膜を提供する段階と、
    前記第１開口部内に露出された前記アライン金属パッド上に配され、前記保護膜の反基板側の端面に比べて反基板側に突出したアライン金属バンプを提供する段階と、を含むことを特徴とするアラインマークの製造方法。
JP2008126087A 2007-05-14 2008-05-13 アラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ並びに該半導体チップ及び該半導体パッケージの製造方法 Pending JP2008283195A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20070046768A KR100809726B1 (ko) 2007-05-14 2007-05-14 얼라인 마크, 상기 얼라인 마크를 구비하는 반도체 칩,상기 반도체 칩을 구비하는 반도체 패키지 및 상기 반도체칩과 상기 반도체 패키지의 제조방법들

Publications (2)

Publication Number Publication Date
JP2008283195A true JP2008283195A (ja) 2008-11-20
JP2008283195A5 JP2008283195A5 (ja) 2012-03-01

Family

ID=39397549

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008126087A Pending JP2008283195A (ja) 2007-05-14 2008-05-13 アラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ並びに該半導体チップ及び該半導体パッケージの製造方法

Country Status (5)

Country Link
US (1) US20080284048A1 (ja)
JP (1) JP2008283195A (ja)
KR (1) KR100809726B1 (ja)
CN (1) CN101369572B (ja)
TW (1) TW200903588A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012129474A (ja) * 2010-12-17 2012-07-05 Sony Corp 半導体装置及び半導体装置の製造方法
JP2014027280A (ja) * 2012-07-30 2014-02-06 Samsung Display Co Ltd 集積回路およびこれを含む表示装置
JP2015103593A (ja) * 2013-11-22 2015-06-04 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638888B2 (en) * 2007-02-16 2009-12-29 Panasonic Corporation Semiconductor chip mounting substrate, semiconductor chip mounting body, semiconductor chip stacked module, and semiconductor chip mounting substrate manufacturing method
FR2913529B1 (fr) * 2007-03-09 2009-04-24 E2V Semiconductors Soc Par Act Boitier de circuit integre,notamment pour capteur d'image, et procede de positionnement
US7875988B2 (en) * 2007-07-31 2011-01-25 Seiko Epson Corporation Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same
KR101055432B1 (ko) * 2008-10-30 2011-08-08 삼성전기주식회사 정렬홀을 갖는 반도체칩 및 그 제조방법
JP5658442B2 (ja) * 2009-06-02 2015-01-28 株式会社東芝 電子部品とその製造方法
JP5795196B2 (ja) * 2011-06-09 2015-10-14 新光電気工業株式会社 半導体パッケージ
WO2014080476A1 (ja) * 2012-11-21 2014-05-30 三菱電機株式会社 半導体装置及びその製造方法
US8901756B2 (en) 2012-12-21 2014-12-02 Spansion Llc Chip positioning in multi-chip package
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
US9355979B2 (en) * 2013-08-16 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment structures and methods of forming same
US20150187608A1 (en) * 2013-12-26 2015-07-02 Sanka Ganesan Die package architecture with embedded die and simplified redistribution layer
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9343434B2 (en) 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
US9666522B2 (en) * 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US10170444B2 (en) * 2015-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages for semiconductor devices, packaged semiconductor devices, and methods of packaging semiconductor devices
CN105654856A (zh) 2016-02-04 2016-06-08 京东方科技集团股份有限公司 一种显示装置及其芯片邦定方法
US10692813B2 (en) * 2016-11-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with dummy bumps connected to non-solder mask defined pads
KR102554017B1 (ko) * 2018-10-02 2023-07-11 삼성전자주식회사 반도체 패키지
KR102606567B1 (ko) * 2018-11-07 2023-11-28 삼성디스플레이 주식회사 유기 발광 표시 장치
TWI730799B (zh) * 2020-06-04 2021-06-11 力晶積成電子製造股份有限公司 影像感測器的製造方法及對準標記結構
JP2022175499A (ja) * 2021-05-13 2022-11-25 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124255A (ja) * 2001-10-17 2003-04-25 Seiko Epson Corp 半導体装置及びその製造方法、半導体チップ及び実装方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940004764A (ko) * 1992-08-20 1994-03-15 문정환 솔더 범프 형성방법
US6593221B1 (en) * 2002-08-13 2003-07-15 Micron Technology, Inc. Selective passivation of exposed silicon
US6750133B2 (en) * 2002-10-24 2004-06-15 Intel Corporation Selective ball-limiting metallurgy etching processes for fabrication of electroplated tin bumps
US6975040B2 (en) * 2003-10-28 2005-12-13 Agere Systems Inc Fabricating semiconductor chips

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124255A (ja) * 2001-10-17 2003-04-25 Seiko Epson Corp 半導体装置及びその製造方法、半導体チップ及び実装方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012129474A (ja) * 2010-12-17 2012-07-05 Sony Corp 半導体装置及び半導体装置の製造方法
US9202804B2 (en) 2010-12-17 2015-12-01 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
JP2014027280A (ja) * 2012-07-30 2014-02-06 Samsung Display Co Ltd 集積回路およびこれを含む表示装置
JP2015103593A (ja) * 2013-11-22 2015-06-04 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法

Also Published As

Publication number Publication date
CN101369572A (zh) 2009-02-18
US20080284048A1 (en) 2008-11-20
KR100809726B1 (ko) 2008-03-06
CN101369572B (zh) 2011-10-12
TW200903588A (en) 2009-01-16

Similar Documents

Publication Publication Date Title
JP2008283195A (ja) アラインマーク、該アラインマークを具備する半導体チップ、該半導体チップを具備する半導体パッケージ並びに該半導体チップ及び該半導体パッケージの製造方法
US10573833B2 (en) Flexible display substrate and method for manufacturing the same, and flexible display device
CN109949703B (zh) 柔性显示基板、显示面板、显示装置及制作方法
KR100546346B1 (ko) 재배선 범프 형성방법 및 이를 이용한 반도체 칩과 실장구조
US7087987B2 (en) Tape circuit substrate and semiconductor chip package using the same
TW200812448A (en) Flexible electronic assembly
JP2004343030A (ja) 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
US20060215377A1 (en) Flexible circuit substrate and method of manufacturing the same
JP2007103848A (ja) 半導体装置およびその製造方法
JP2008060526A (ja) チップフィルムパッケージ、及びこれを含むディスプレイパネルアセンブリ
JP2008078686A (ja) 半導体装置
US9196580B2 (en) Semiconductor device and semiconductor package containing the same
US7508073B2 (en) Wiring board, semiconductor device using the same, and method for manufacturing wiring board
JP2007005357A (ja) 半導体装置の製造方法
US20120138968A1 (en) Semiconductor package and display panel assembly having the same
US11862548B2 (en) Package substrate film and semiconductor package including the same
JP2005321707A (ja) 液晶表示装置
US7560805B2 (en) Semiconductor package and method of manufacturing the same
TWI361476B (en) Semiconductor package and display apparatus
JP3977072B2 (ja) 配線基板及び半導体装置並びにそれらの製造方法
US11373942B2 (en) Semiconductor devices
JP2008124260A (ja) 多層配線基板及びその製造方法
JP4973513B2 (ja) 半導体装置用テープキャリア、半導体装置用テープキャリアの製造方法及び半導体装置
KR20230099234A (ko) 인쇄회로기판 및 그를 포함하는 반도체 패키지
KR20230021204A (ko) 칩 온 필름 패키지

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110418

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130312

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130910