JPH07297293A - シリサイド反応を利用した半導体装置 - Google Patents
シリサイド反応を利用した半導体装置Info
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Abstract
で、且つ誤動作の生じ難い信頼生の高い半導体記憶装置
を安価にて提供することを目的とする。 【構成】 一対の導体間に半導体層を有するセルが複数
配された半導体装置において、一対の導体の内少なくと
も一方が金属から構成され、半導体層は、金属と反応速
度が10m/sec以上でシリサイド領域を形成し得る
a−Siからなることを特徴とする。また、半導体層が
a−Siからなり、一対の導体の内少なくとも一方がa
−Siとシリサイド反応する金属からなり、形成される
シリサイド領域が錐形となる構造を備えたことを特徴と
する。または、半導体層をa−Siで形成し、一対の導
体の少なくとも一方をa−Siとシリサイド反応する金
属で形成するとともに、a−Siの形成工程と金属の形
成工程との間で被成膜面を酸素雰囲気に晒すことなく作
製したことを特徴とする。
Description
り、電流あるいは熱により誘起される反応により配線と
配線を電気的に接続する機能を提供するものであり、高
集積・高速リードオンリーメモリ、高速フィールドプロ
グラマブルデバイスをはじめとする種々の高機能半導体
装置を提供するものである。
続・絶縁するかの決定は、通常プロセス中のマスクによ
って行われ、この配線の接続が回路の機能を決定する。
しかし、このようにして作製された回路は、その機能が
ICプロセス後には一義的に決定されており、他の用途
に転用することはできないために用途に応じて個別に作
らざる得ない。従って、大量生産ができないという問題
があった。また、各IC毎に配線間接続を決定するため
のマスクを設計する必要があり、設計から製作までの期
間が長くなるという問題があった。
び絶縁をICプロセス終了後に任意に決定することがで
きれば、あらかじめ素子を大量生産しておき、必要な機
能に応じてその都度回路機能を配線接続により書き込む
ことが可能となり、結果として所望のICを安価にかつ
迅速に供給することが可能となる。
ス終了後に任意に決定する方法としては、フューズ方式
とアンチフューズ方式がある。フューズ方式は、ICプ
ロセス終了時点では全ての配線間の接続をフューズ素子
(ポリシリコン)で接続しておき、これを電流により溶
断し任意の箇所を絶縁状態とする手法であるが、この方
式では溶断されたポリシリコンがまわりに飛び散り誤動
作を起こす場合がある。また、溶断されていないポリシ
リコンの抵抗が小さくないために回路動作の高速化が困
難という問題がある。
ダウンさせて配線間を接続する手法であるが、接続後の
抵抗が大きいため、回路動作の高速化が困難である。さ
らに、接続後に接続部がフューズとなり、これが溶断す
るなど安定した接続状態を保持することができず、信頼
性に欠けるという問題がある。
で、接続後の抵抗が小さな高信頼の配線の接続技術が要
求されている。近年アモルファスシリコンを用いたアン
チフューズが研究されているが、ブレークダウンを起こ
す電圧が大きく、接続後の抵抗も十分下げることはでき
ていない。また、電界をかけるとFN(Fowler-Nordhei
m)電流が流れだし動作時のシステムの消費電力が増大
する場合があり、十分な性能が得られていないのが現状
である。
ス終了後に書き込みが可能なメモリを実現することがで
きる。映画やビデオ、音楽ソフト等は1度書き込めば、
その後は、何度も読み出すだけで、再び書き換える必要
のないものであり、いわば読み出し専用のメモリと言え
る。
は磁気テープやコンパクトディスクに保存されている。
しかし、磁気テープやコンパクトディスクを用いた方法
では、読み出しセンサーを磁気テープやディスク表面に
近づけて、テープやディスクを高速回転させる機械的な
構造が必要である。この方法では、読み出し装置を小型
化することは難しく、また、読み出し速度が機械的な回
転速度で決まるため、大量のデータを高速に読み出すこ
とは困難である。同時に、書き込みにも長時間を必要と
する。
し・書き込みが行えて、読み出し・書き込み装置に機械
的な回転部を必要としない小型の記憶媒体が要求されて
いる。これを実現する記憶媒体として、ICプロセスに
より製造される、電気的に読み出しが可能なリードオン
リーメモリ(ROM)がある。このメモリには、IC製
造工程におけるマスクで情報を記憶するマスクROM、
ICチップ製造後に電流によって、フューズ素子(ポリ
シリコン)を溶断して情報を記憶するフューズROM、
同じく電流によって絶縁体をブレークダウンさせて導電
体とすることで情報を記憶するアンチフューズROMが
ある。
報を記憶するマスクROMは、書き込む情報に応じて、
新しくマスクを製作しなくてはならず、製品が出来るま
でに多くの時間を要し、少量生産では製造価格が高価な
ものとなってしまう。
「1」が記憶されているメモリ素子を流れる電流が、溶
断されていないフューズ(高抵抗ポリシリコン)により
小さく抑えられるため、高速読み出しが困難である。さ
らに、フューズ溶断時のゴミの発生による誤動作が発生
するという問題もある。また、絶縁体をブレークダウン
させて導電体とすることで情報を記憶するアンチフュー
ズROMも、ブレークダウン後の抵抗を小さくすること
が難しく、その結果「1」が記憶されているメモリ素子
を流れる電流が小さくなり、高速読み出しが難しいとい
う問題がある。アンチフューズROMに関しては、例え
ば、K.E.Gordon,R.J.Wongらの報告(”CONDUCTING FIL
AMENT OF THE PROGRAMMED METAL ELECTRODE AMORPHOUS
SILICON ANTIFUSE”,IEDM27-30,1993)或いは特開昭62
-49651等に開示されている。
められるであろう情報のアクセススピードの上昇に追い
つき、良品質の半導体メモリーを提供する為には、上述
した従来技術では未だ充分なものとは言えない。
向上させなければならず、又、誤動作(誤った情報の読
み出し)の発生確率を更に低くしなければならない。
しが可能で、且つ誤動作の生じ難い信頼生の高い半導体
記憶装置を安価にて提供することを目的とする。
を利用した半導体装置は、一対の導体間に半導体層を有
するセルが複数配された半導体装置において、前記一対
の導体の内少なくとも一方が金属から構成され、前記半
導体層は、前記金属と反応速度が10m/sec以上で
シリサイド反応をしてシリサイド領域を形成し得るアモ
ルファスシリコンからなることを特徴とする。
半導体装置は、一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層がアモ
ルファスシリコンからなり、前記一対の導体の内少なく
とも一方がアモルファスシリコンとシリサイド反応する
金属からなり、形成されるシリサイド領域が錐形となる
構造を備えたことを特徴とする。
半導体装置は、一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層をアモ
ルファスシリコンで形成し、前記一対の導体の少なくと
も一方をアモルファスシリコンとシリサイド反応する金
属で形成するとともに、前記アモルファスシリコンの形
成工程と前記金属の形成工程との間で被成膜面を酸素雰
囲気に晒すことなく作製したことを特徴とする。
ン電圧及び接続後の抵抗値の低減を妨げる要因を鋭意研
究した結果、アモルファスシリコンと金属との界面に存
在する酸素等の不純物が大きく影響していることを見い
だした。本発明は、この発見を基に完成したものであ
る。
0m/sec以上の反応速度をもって進行したシリサイ
ド領域を有するセルは、その抵抗が低く、導通(ブレー
クダウン)状態を長期間安定して維持できる。
モルファスシリコンは、非導通(非ブレークダウン)状
態での抵抗値が高く、リーク電流が少ない。又、他のセ
ルの書き込み(ブレークダウン)動作によって誤って書
き込みがなされる確率も低くすることができる。
となったセルのシリサイド領域は、結晶粒がランダムに
集まった形状ではなく、円錐又は角錐状(ピラミッド
状)の錐形となる為に、セルの導通抵抗が低く電気的に
安定した状態となる。
とを連続的に形成、即ち空気のような酸素雰囲気下に被
処理基体(被成膜面)を晒すことなく行う結果、界面特
性が優れ、錐形のシリサイド領域を10m/sec以上
の反応速度で形成することが容易にできる。
リ要素を構成する半導体層(以後、「第1の半導体領
域」とも言う)の抵抗をR1、シリサイド反応速度をV
1、整流器を構成するための整流バリアが生じる第2の
半導体領域の抵抗をR2、シリサイド反応速度をV2、
としたとき、R1>R2の関係及び/又はV1>V2が
満たされる様に構成することで、整流機能が損なわれず
長期間維持できる。
態様例について詳細に説明する。
示す回路図である。「0」又は「1」を記憶するセル
は、導通可能なアンチフューズであるメモリ要素AFに
加え、必要に応じて設けられるスイッチ素子であるMO
SトランジスタTrを備えている。各セルは、ワード線
3、4の選択と、ビット線1、2の選択により、読み出
し動作、書き込み動作が行われる。
構成を示す模式的断面図である。図2において、5は、
半導体基体であり、図1のMOSトランジスタ等が形成
されるシリコン基板等で構成される。6は、MOSトラ
ンジスタTrのn+ドレイン領域であり、燐や砒素をド
ープしたシリコン層等で構成される。7は、SiO2等
の絶縁膜である。8は、半導体層であり、絶縁膜7のコ
ンタクトホール内に形成され、下地のn+ドレイン領域
6とコンタクトしている。9は、半導体層8とシリサイ
ド反応することによりシリサイド領域を形成する導体で
ある。10は、導体9を接続する配線であり、図1の例
ではビット線1、2に相当する。
導体9との間にある閾値以上の電圧を印加することによ
り、選択されたセルのメモリ要素AFを導通する。導通
により流れる電流で発生した熱が半導体層8と導体9と
の間のシリサイド反応を生ぜしめ、又は促進し、電気的
に安定な導通状態を形成する。
0mAの定電流を流す定電流源(不図示)を接続して、
メモリ要素AFをブレークダウンさせたときに、シリサ
イド反応が10m/sec(1秒あたり10メートル)
の反応速度で進行するように、半導体層8の材料、導体
9の材料、及び/又は作製方法を選択する。
ドープ又はP型ドーパントであるボロンが微量ドープさ
れたアモルファスシリコンを用いることが望ましい。更
には、前記アモルファスシリコンは、水素又はハロゲン
原子を含む水素化又はハロゲン化シリコンであるとよ
い。又、アモルファスシリコンは、コンタミネーション
等により不本意に導入される酸素を極力排除する方法で
形成されたシリコンであることが望ましい。
一般に高融点金属と呼ばれるものの中で、アモルファス
シリコンと良好にシリサイド反応する金属が用いられ
る。具体的には、タングステン(W)、チタン(T
i)、タンタル(Ta)、モリブデン(Mo)、コバル
ト(Co)、ハフニウム(Hf)、ニッケル(Ni)、
ジルコニウム(Zr)、クロム(Cr)、バナジウム
(V)、パラジウム(Pd)、プラチナ(Pt)単体、
又はこれらの材料の合金、或いはこれらの材料を主成分
とする化合物等である。
にのみ形成されているが、望ましくは半導体層8の下面
にも付設されていることが好ましい。上下に上述した材
料の導体があれば、シリサイド反応が上下から進行する
為に、書き込み速度が更に向上し、導通抵抗も更に低く
なる。又、印加電圧の極性によらずシリサイド反応が生
じる為に、駆動回路の設計の自由度が拡がる。
きを、電子が金属層からアモルファス半導体層側に向か
って流れ込むようにすれば、電子流により金属原子がア
モルファス半導体中に移動しやすくなるため、効率よく
アモルファス半導体領域を低抵抗化することができる。
ると、より一層アモルファスシリコンを容易にWもしく
はTi上に選択的に金属とアモルファスシリコンの反応
が起こらない低温で成膜することができるため、アンチ
フューズをセルフアラインで連続成膜できるため、高清
浄界面を有したアンチフューズを少ないマスク枚数で製
作できる利点がある。
クダウン電圧等の仕様によって決定されるが、周辺回路
との関係上、50nm〜200nmが好ましい。また、
金属の厚さは、半導体との化合物形成反応に十分な膜厚
にする必要があり、金属にWを選び、半導体にアモルフ
ァスシリコンを選ぶと、金属の膜厚の約3.6倍の膜厚
のアモルファスシリコンが反応してWSi2ができるた
め、Wの膜厚は少なくともアモルファスシリコンの膜厚
の約0.3倍は必要となる。金属にTiを選び、半導体
にアモルファスシリコンを選ぶと、金属の膜厚の約3.
2倍の膜厚のアモルファスシリコンが反応してTiSi
2ができるため、この場合もTiの膜厚は少なくともア
モルファスシリコンの膜厚の約0.3倍は必要となる。
に整流作用を有する構造をつけ加えることにより、メモ
リセルとしての機能をもつ。このメモリセルは、構造が
簡単で、しかも配線間隔に並べることができることか
ら、超高密度のROMを実現することができる。
アラインで作製することができるため、製造工程が簡略
化され、高記録密度のROMを容易に作製することがで
きる。
トランジスタを用いた三端子セルを出したが、本発明に
おいては、ワード線とビット線の交点にメモリ要素AF
のみ用いた構成や、交点にメモリ要素と整流素子として
のダイオードを積層した構成などの2端子セルであって
もよい。
ランを原料ガスとして用いたグロー放電によるプラズマ
CVD法や、水素ガスを含む雰囲気下でのスパッタリン
グ法が挙げられる。
は、SiH4,Si2H6,SiF4,SiCl4,SiHC
l3,SiH2Cl2等のガスを1種または2種以上組み
合わせて用い、必要に応じてH2,Ar,B2H6、等のガ
スを用いる。
ットとして高純度の単結晶シリコンを用い、H2やAr
雰囲気下でスパッタリングする。より好ましくは、バイ
アスを印加してスパッタリングされる原子の動きをコン
トロールするバイアススパッタ法が好ましく用いられ
る。これら各方法の成膜条件については、各実施例の説
明の中で詳述する。
プレーティング法、スパッタリング法、CVD法がある
が、上述したアモルファスシリコンからなる半導体の作
製法と同様にバイアススパッタ法を用いることが望まし
い。
ンバ又は、空気のような酸素雰囲気にさらすことなく基
板を移送できるマルチチャンバを用いて形成すれば、導
体と半導体の界面の特性が優れたものとなり、上述した
シリサイド反応が再現性良く起こる。
低減された半導体と金属との反応により形成され、比較
的低い電圧でブレークダウンしたセルに生じるシリサイ
ド領域は、その形状がピラミッド状、コーン状、或いは
角錐、円錐と表現されるような錘形となる。
り、一対の導体間を低抵抗化(ショート)したセルは、
安定で、読みだし速度も速く、信頼性が高い。
サイド領域の形状と、従来のセルのシリサイド領域とを
示す断面図である。図において、642、644は金属
(Ta)からなる導体、643、643’はアモルファ
スシリコン層、645、645’はタンタルシリサイド
層である。
ーションにより結晶粒の位置や形状が不安定な為、再現
性に劣る。これに対して図29(a)本発明のシリサイ
ド層は、安定であり信頼性が高い。
述べる。図3は、電気的特性を測定する為に作製した本
発明のセルの試料である。試料はシリコン基板18の上
にタングステン15、ノンドープのアモルファスシリコ
ン14が積層され、絶縁膜13に設けられたコンタクト
ホール内にタングステン12と配線11とが積層されて
いる。17はDC電源、16は抵抗である。
示している。図4において、横軸は電極11と基板との
間に印加した電圧であり、縦軸は電極11にそのときに
流れる電流である。特性19は高抵抗シリコンが、17
Vの電圧の印加によりブレークダウンしていることを示
している。ブレークダウン後の電流は、1KΩの保護抵
抗16により上限が抑えられ、電流=電圧/1KΩで示
される特性にそって変化していることがわかる。
電圧を印加して電流を測定した結果である。電流は最初
から電流=電圧/1KΩで示される特性にそって変化し
ている。つまり、高抵抗シリコン層がすでに低抵抗層に
変化しているのである。書き込み前に数GΩ以上あった
抵抗が、50Ω程度と非常に小さくなっている。以上の
結果より、この場合は、書き込み電圧を例えば、20V
とすれば十分である。
ズを製作するのに適していることを示す。図5は多結晶
とアモルファスシリコンを用いた場合の書き込み後のア
ンチフューズの抵抗を測定した結果を示したものであ
る。実験方法は上で述べたものと同様であるが、アモル
ファスシリコンのかわりに多結晶シリコンを成膜したサ
ンプルも製作し両者の特性を比較した。多結晶シリコン
の成膜条件はSiH4が1sccm、Arが320sc
cm、プラズマを励起する電極には180MHz、15
0Wを印加し10mTorrのプラズマを励起した。基
板はフローティングとし、温度は300℃にした。この
時の基板を照射するイオンエネルギーは25eVで成膜
速度は1nm/minである。成膜は100分行った。
多結晶を用いた場合のブレークダウン後の電圧−電流特
性を示している。アモルファスを用いた場合の特性は理
想的な線形抵抗の特性を示し、抵抗値も50Ωと低いこ
とがわかる。これに対し多結晶を用いた場合の特性22
は、非線形な特性を示し抵抗値も1kΩ以上の大きな値
となっている。
結晶シリコンのブレークダウンさせるときの電流−電圧
特性を示す。特性24と23は、それぞれアモルファス
と多結晶シリコンを用いた場合の書き込み時の電流電圧
特性である。アモルファスシリコンを用いた特性24
が、多結晶を用いた場合の特性23に比べて、書き込み
時のトンネル電流が小さいことが分かる。
ューズが無数に存在するために、回路全体でのこのよう
なリーク電流の合計は大きなものとなる。このため、消
費電力が増加することになり、大規模回路への応用が困
難となる。このことを考慮すると、アンチフューズはア
モルファスシリコンで構成するほうがよいことが分か
る。
の実験回路を示している。36はアンチフューズであ
り、この測定では真性アモルファスシリコンを用いたも
のであるが、膜厚が50nmのものを使った。34はJ
FETであり、この場合電圧源38の電圧値で決まる定
電流源として働く。この実験では38の電圧を0Vとし
た時には、JFETは7mAの電流源として働いてい
る。30はパルス発生装置であり、抵抗31,35は高
周波測定時の反射波を抑制するために整合をとるための
抵抗である。アンチフューズ36には並列に35pFの
寄生容量37がはいっている。32はオシロスコープ
で、入力容量1.7pF、入力インピーダンス10MΩ
の高周波プローブ33を介してアンチフューズの両端に
かかる電圧を測定している。
パルスの波形であり、10Vで250nsecのパルス
を入力した。41はパルスを1回だけ入力した時にアン
チフューズにかかっている電圧であり、約9Vでブレー
クダウンが起こっていることが分かる。ブレークダウン
直後にアンチフューズにかかっている電圧は1.16V
となり、この値よりこの時のアンチフューズの抵抗は1
55Ωであることが分かる。42は2回目パルスを入力
した時にアンチフューズにかかっている電圧の変化であ
る。これより初めからアンチフューズは155Ωでショ
ートしていることが分かる。43は100回目パルスを
入力した時にアンチフューズにかかっている電圧の変化
であり、これも初めからアンチフューズは155Ωでシ
ョートしていることが分かる。このことから、このアン
チフューズは1回の書き込みで安定して導通状態となる
ことが分かった。
ウンが起きる瞬間の電圧変化を拡大して示したものであ
る。44でブレークダウンが起きていることが分かる。
その後電圧は減少し45でほぼ一定値に落ち着いてい
る。これより、いったんブレークダウンが起き始めると
1nsec程度の時間でアンチフューズは導通状態にな
ることが分かる。これは通常行われているアンチフュー
ズの書き込み速度より2桁以上も速い速度であり、高清
浄の界面を実現したことによる効果である。この書き込
みにおいて、シリサイド反応がシリサイド反応速度 1
0m/sec以上で行われていることが分かる。
込みが終了する時間は約50nsecであるが、これの
大部分の時間は7mAの電流源で35pFの寄生容量を
充電する時間であり、実際の書き込み時間は先に述べた
ように1nsec程度である。よって全体の書き込み時
間をさらに速くするためにはJFETの電流駆動能力を
さらに大きくすればよい。また、微細化により寄生容量
を小さくすれば充電時間が短くなり書き込み時間も短く
なる。
のCMOSインバータにかえて、そのゲート電圧をパル
ス発生装置で駆動してもよい。この場合もPMOSトラ
ンジスタを通して電源から電圧がアンチフューズに供給
され、ブレークダウンを誘起することができる。このと
きも、この実験で用いた7mAの電流源としてPMOS
を動作させることは容易に実現できる。また、さらに電
流駆動能力を大きくすることもデバイスの設計により容
易に実現できる。
明するが、本発明がこれら実施例に限定されないことは
いうまでもない。
図2に示す構成の装置であり、10m/sec以上の反
応速度でシリサイド反応が進行することで、上下導体を
導通するシリサイド領域が選択されたセルに発生する。
このシリサイド領域が形成されたセルを「1」、シリサ
イドのないセルを「0」とすれば2値の記憶ができる。
した。p型層を有するシリコン基板を用意して、周知の
nMOSプロセスにてn+ドレイン領域6を形成し、C
VDによりSiO2膜7を形成した後、一辺1μmのほ
ぼ正方形のコンタクトホールを開けた。次に、プラズマ
CVDにより100nmのノンドープ水素化アモルファ
スシリコン8を形成した。条件は以下の通り。
チャンバを介してCVDチャンバから別のCVDチャン
バに移送した。このチャンバでは、以下の条件下でタン
グステン膜9を0.5μm厚で形成した。
H4(100:100:10:4) 圧力 ・・・ 120mTorr 基板温度 ・・・ 210℃ 成膜速度 ・・・ 1.2μm/min 次に、マルチチャンバシステムから基板を取り出して、
ホトリソグラフィによりアモルファスシリコン膜とタン
グステン膜を図2の形状にパターニングした。その後、
配線用のAl10をRF・DC結合スパッタリングで成
膜し、パターニングした。Alの成膜条件は以下の通
り。
せた。情報書き込み前にセルの抵抗を測定したところア
モルファスシリコン膜の印加電圧6Vの時に、抵抗値は
2〜3GΩであった。次いでタングステン側を正の電位
として17V印加するとセルがシリサイド反応によりブ
レークダウンしてMOSトランジスタを含めたセルのO
N抵抗値は1kΩ(アモルファスシリコン層メモリ要素
は50Ω程度)となった。
もつが、アモルファスシリコン(a−Si)の厚みを5
00Aに変更したサンプルを作製した。このサンプル
は、書き込み電圧9V、書き込み時間50nsec、書
き込み電流7mAで書き込みが行えた。書き込み後のa
−Siの抵抗は、155Ωであった。また、a−Si膜
をバイアススパッタ法により形成しサンプルを作製し
た。スパッタ条件は以下の通り。
た。以上本実施例によれば、単一の書き込みパルスで確
実に低抵抗化でき、しかも前記パルスを従来必要だった
電圧より低くできる。シリサイド反応速度は、前述した
方法で測定したところ10m/sec以上であった。
アモルファスシリコンを形成した後に、フォトリソグラ
フィーにてパターニングした後にタングステン膜を成膜
してサンプルを作製した。このサンプルは 8m/se
cのシリサイド反応速度でブレークダウンするが、ブレ
ークダウンしたセル毎の抵抗値はばらつきが大きく、誤
動作するセルが多かった。このようにブレークダウンし
たセルの抵抗値のばらつきと、誤ってブレークダウンし
てしまったセルの数とを統計的に比較すると、シリサイ
ド速度が10m/sec未満の比較例のサンプルは、本
実施例による10m/sec以上のサンプルの2倍以上
のばらつきと、誤動作があった。
による装置のセルの構造を示す断面図である。
地導体上に金属/アモルファスシリコン/金属のサンド
イッチ構造を埋めこみ、その上面を平坦にして配線を設
けたものである。本実施例によれば、最少加工寸法以下
のサイズのメモリ要素を形成し、セルの高集積化、マス
ク枚数の削減を達成し装置を大量に安く提供することが
可能となる。本実施例のサンプルは以下のようにして作
製した。
を形成した基板50を用意して、一辺0.5μmのコン
タクトホールを開けた。WF6ガス等を用いてコンタク
トホール内にのみタングステン(W)膜54’を選択堆
積した。その後、常圧CVD法によりSiH4をArで
1%に希釈したガスを用いて、基板温度200℃で、ア
モルファスシリコン膜53を選択的に形成した。再びア
モルファスシリコン膜上にW54を選択的に堆積するこ
とで、コンタクトホール内にサンドイッチ構造のアモル
ファスシリコンメモリ要素を形成した。以上の成膜はマ
ルチチャンバシステムを用いて、大気にさらすことなく
連続的に行った。次いで、Al−Si−Cuからなる配
線55を形成して、パッシベーション膜を付与してサン
プルを完成した。
膜の両方に金属があるために、書き込み電圧の向きをど
ちら向きにしてもよく、書き込み用駆動回路の設計の自
由度が拡がる。
ルより10〜40%向上した。リーク電流も実施例1の
サンプルより更に10〜40%程低くできた。配線容量
も10〜20%低くなった。
テーパ状に、開孔上部が広く、開孔下部が狭くなるよう
にエッチングしたサンプルを作製したところ、歩留まり
が上記サンプルより更に向上した。特性は同レベルであ
った。
よる装置を示す。
用いた2端子セルであり、工程削減による低コスト化
と、配線の成膜及びパターニングのみの工程による高集
積化を実現するものである。
を、(c)は断面を示している。62、62’はビット
線となる配線、68はp+層、69はn-層、70はn+
層であり、ここでダイオード(p+n-n+)を構成して
いる。71は、アモルファスシリコンとシリサイド化す
る金属層、72はアモルファスシリコン層、60、6
0’はワード線となる上部配線である。
製した。絶縁性表面をもつ基板上にAlとCrとの積層
からなる下地配線用の導電膜を形成した。その上にp+
型のポリシリコン、n-型のポリシリコン、n+型のポリ
シリコン、Ti、アモルファスシリコンをマルチチャン
バシステムで連続的に成膜した。
応じて、層62から層72までを反応性イオンエッチン
グでパターニングした。
ンのうち、層62を除く層68〜層72までを上部配線
パターンの幅に応じてCF4ガスとO2ガスを用いてエッ
チング除去して、島状の積層体61(または68〜7
2)を形成した。
膜成膜とレジストを用いたエッチバックにより、ほぼ平
坦化された層間絶縁膜を形成した。
雰囲気下で希フッ酸を用いて自然酸化膜を除去し、つい
で超純水により洗浄し、窒素雰囲気下を搬送して、メタ
ル成膜チャンバに基板を移し、Cu配線を形成した。
してAlとCrの積層構造を用いたが、他の金属あるい
は合金材料もしくは低抵抗の半導体材料を用いてもよい
ことはいうまでもない。
9のROMの構造はICプロセスにおいて完全セルフア
ラインで形成することが可能である。例えば、図19に
おいて、配線385、N+層386、P層387、アモ
ルファス半導体層388、金属層389の各層を連続的
に成膜し、まとめて縦方向の配線パターンでエッチング
する。次に周辺部を、例えばシリコン酸化膜等の絶縁膜
で覆い平坦化した後に配線382の層を成膜し、今度は
さきほどの配線パターンと直行した配線パターンで一番
下の配線385、384の直近までエッチングする。最
後に再び絶縁膜で覆えば図19のROM部ができる。
ロセス上容易にできるため、同一チップ面積でさらに集
積度を上げることができる。
について述べる。
203、207、211、213、217は金属であ
り、202、212はアンチフューズとなる不純物密度
が10 18cm-3のP型アモルファスシリコンである。
多結晶シリコン、205は3×10 17cm-3P型多結晶
シリコン、206は1020cm-3のN型多結晶シリコン
である。これに対して図21(b)はアンチフューズに
つくPNが(a)とは逆方向についており、214は不
純物濃度が1020cm-3のN型多結晶シリコン、215
は3×1017cm-3N型多結晶シリコン、216は10
20cm-3のP型多結晶シリコンである。
ズを作成する場合には、リーク電流の低減のためにpn
ダイオード部分をなるべく単結晶に近い半導体層もしく
は多結晶で構成する必要がある。すべての層を連続成膜
する際には多結晶とアモルファスを同一装置内で作り分
ける必要がある。 図12(a)、(b)では、ダイオ
ードを構成する多結晶半導体の上にアモルファス半導体
202、212を形成する構造となっている。アモルフ
ァス半導体は、低温CVDもしくはスパッタで形成する
ことが可能である。例えば、プラズマCVDであれば、
成膜条件はSiH4が3sccm、Arが320scc
m、プラズマを励起する電極には180MHz、150
Wを印加し10mTorrのプラズマを励起し、基板は
フローティングとし、温度は300℃にすればよい。こ
のとき同時に不純物密度が1020cm-3のP型のターゲ
ットをスパッタによって、基板上に成膜すると、その時
のターゲットバイアスによって1016〜1020cm-3の
任意の濃度にP型にドープされたアモルファスシリコン
が成膜できる。
sccm、Arが320sccm、プラズマを励起する
電極には180MHz、150Wを印加し圧力10mT
orrのプラズマを励起し、基板をフローティングと
し、温度は300℃にすればよい。P型もしくはN型に
ドープするときには、同様に不純密度が1020cm-3の
P型あるいはN型のターゲットをスパッタによって、同
時に基板上に成膜すると、そのときのターゲットバイア
スによって1016〜1020cm-3の任意の濃度にドープ
された多結晶シリコンが成膜できる。
にRIEでセルフアラインでエッチングすればよい。
手順で、ダイオードの部分をn+pp+型とした半導体装
置を作製した。
体上への選択成長技術と、半導体の金属上への選択成長
技術によってこの半導体装置をセルフアラインで形成し
たものである。
に示す。金属層220を成膜し、RIEにより所望のパ
ターンにエッチングする。成膜方法は通常のスパッタに
より容易に成膜することができる。その後、プラズマC
VD法により不純物濃度が1020cm-3のN型多結晶シ
リコン221、3×1017cm-3のP型多結晶シリコン
222、1020cm-3のP型多結晶シリコン223を成
膜する。多結晶シリコンの成膜条件はSiH4が1sc
cm、Arが320sccm、プラズマを励起する電極
には180MHz、150Wを印加し圧力10mTor
rのプラズマを励起し、基板はフローティングとし、温
度は300℃にすればよい。P型もしくはN型にドープ
するときには、同様に不純密度が1020cm-3のP型あ
るいはN型のターゲットをスパッタによって、同時に基
板上に成膜すると、そのときのターゲットバイアスによ
って1016〜1020cm-3の任意の濃度にドープされた
多結晶シリコンが成膜できる(図13(a))。
1、222、223の3層をエッチングし(図13
(b))、その後酸化膜224を堆積してから半導体2
23が露出するまで平坦化を行い、次に露出した半導体
223上にのみ金属層225を選択成長させる(図13
(c))。さらに、半導体の金属上への選択成長技術に
より、金属225上にのみ半導体層226を形成する。
ふたたび金属の半導体上への選択成長技術により、半導
体層226上にのみ金属227を形成して、図13の
(d)の構造となる。金属225、227の半導体上へ
の選択成長は、実施例2に述べた方法で行える。
ショットキーダイオードの整流素子とアンチフューズ型
のメモリ要素とを有するセルで構成されたものである。
図14は本実施例の装置を説明するための模式図であ
る。
てその構造について述べる。まず絶縁膜表面を有する基
板230として、SiO2を有するシリコンウェハ上に
下地導体となる金属231としてWを成膜した(図14
(a))。
膜232を成膜し、コンタクトホールを開けた。そし
て、前出の実施例同様にP型のポリシリコン層233と
P+型のポリシリコン層234とを堆積させた。
含む層厚0.2μmのポリシリコン、P+層234はボ
ロンを1×1020cm-3程含む層厚0.1μmのポリシ
リコンとした(図14(b))。
た後、連続的に50nmのa−Si膜236、W膜23
7を形成し、メモリ要素を作製した(図14(c))。
1018cm-3程含むP型の水素化アモルファスシリコン
を用いた。
る金属と半導体とのショットキーダイオードを用いる為
に、ドーパント種の切替えが不要になるので、層23
3、234の形成が同一チャンバで容易に行えた。
に、マルチチャンバシステムを用いて成膜する事により
界面に不本意な酸素などのコンタミネーションが少なく
なり10m/sec以上のシリサイド反応速度が得られ
た。これにより、本実施例の装置は、高速で書き込みが
行え、誤動作も生じなかった。
れはW膜237自体を配線状にパターニングして用いて
もよいし、更に別の導電層を形成してもよい。
装置を示す図である。これは、多数の配線中で、任意の
配線間をショートさせる手法を示している。金属配線2
51,252と導電体配線253,254に挟まれてア
モルファス半導体255,256,257,258が設
けられている。この金属配線251、252は例えばタ
ングステンやタンタル等であるが、その他の金属でもよ
い。導電体配線253、254は金属でもよいし高濃度
に不純物ドープされた半導体でもよい。
フューズ255を電気的に導通状態にすることを考え
る。まず最初に、図15(a)に示す様に金属配線25
1を電圧源261に、金属配線252を電圧源262
に、導電体配線253をグラウンド電極に、254を電
圧源263に接続する。この時、電圧源261は電圧源
262,263よりも小さな電圧を出力している。例え
ば、電圧源261の出力はVDD/2,262,263は
VDDとすると、アモルファス半導体領域255にはVDD
の電圧が、256,258にはVDD/2の電圧がかか
り、257には電圧はかからない。アモルファス半導体
中でブレークダウンを起こすための電圧がVDD/2とV
DDの間になるようにアモルファス半導体層の厚さや不純
物濃度を設定しておくと、ブレークダウンはアモルファ
ス半導体255のみで起こる。よって、アモルファス半
導体255だけが金属配線252と反応し、低抵抗シリ
サイドとなる。
える電圧を変えることにより、任意の場所のアモルファ
ス半導体領域を低抵抗シリサイドに変えることができ
る。これは任意の配線どうしの接続及び絶縁を任意に決
定できることを示している。
257も電気的に導通状態にする場合は、配線254も
接地すればよい。この時、すでにアンチフューズ255
が導通状態になっていると電流が配線252からアンチ
フューズ255を通り、配線253に流れるため配線抵
抗などによる電圧降下が配線252上で生じることが考
えられる。このときの等価回路を図15(b)に示す。
線252、253、254における抵抗成分である。抵
抗272はアンチフューズ255のオン抵抗であり、2
75はアンチフューズ257を示している。例えば、配
線251、252、253、254がWでできており、
配線幅が1μm、配線高さが1μmとすると、アンチフ
ューズが1μm間隔で並んでいるとき、隣り合うアンチ
フューズまでの配線長さ1μm当たりの抵抗はせいぜい
0.055Ω程度である。
272は数十Ω程度であるので抵抗270、272、2
73を流れる電流による抵抗270での電圧降下はほと
んどない。結局、アンチフューズ275だけにブレーク
ダウン電圧が印加されるために選択的に導通状態とする
ことができる。
DD/2としたが、これはVDDより小さな電圧を出力すれ
ばよく、VDD/2に限ることはない。また、配線に加え
る電圧は正としたが、これはブレークダウン時に電子が
金属側からアモルファス半導体に向かって流れたほうが
金属原子の半導体中へのマイグレーションを引き起こす
ために低抵抗の導通状態を容易に実現できるためであ
る。
線材料が両側ともW,Ta,Ti,Moなどの金属でで
きていれば、電圧の正負はどちらでもよい。
例で示したように、所定のアモルファス半導体層に電流
を流すことによって行ってもよいが、レーザやヒータで
熱を外部から与えることによって反応を行ってもよい。
また、熱を外部から与えながら電流を流して反応を起こ
してもよい。両者を併用することにより、反応が容易に
なり高速な配線間の接続が達成される。
電体配線について述べたが、これはそれぞれ任意の本数
並べてもよく、この場合も同様に、任意の場所の金属配
線と導電体配線の絶縁および接続を、任意に決定するこ
とができる。
れている例を示したが、すべての配線を金属以外のもの
で構成し、そのかわり配線と配線の間に、アモルファス
半導体層に接する金属層を挟み込んでもよい。
純な構成である為に、低コストでの作成が可能で、印加
電圧の極性もいずれか一方を選択でき、ワード線の配線
抵抗がメモリ要素のオン抵抗(ブレークダウンしたメモ
リ要素の抵抗値)より小さい為、ワード線での電圧降下
もない。
って、配線の接続、絶縁を任意に決定できるため、半導
体集積回路において、素子と素子の接続の仕方をIC製
造プロセスの後で設定することができる。これにより、
例えば、AND回路とOR回路を多数並べておいて、そ
れらの回路間を接続する配線を、各ユーザの使用目的に
よって自由に決定することができる、いわゆる、プログ
ラマブル・ロジック・アレイ(PLA)を実現すること
ができる。以下にその実施例を示す。
6、17に示す。
(b)はそれぞれ平面図及びメモリ要素周辺の断面図を
示す。
タ(νMOS)のコントロールゲート(289、29
0、291)に印加する信号を決定するコントロールゲ
ートマトリクスの交点に本発明のメモリ要素を用いたも
のである。コントロールゲートマトリクスのビット線2
81、282はνMOSの動作時に所定の高電位及び低
電位に保持される。
291)に印加すべき電圧をプログラムする為に、メモ
リ要素アンチフューズ(AF)を用いる。なお、286
〜288はダイオードである。
とビット線とを用いて、前述した実施例と同様に行え
る。
トロールゲートに印加される電圧は、フローティングゲ
ート(292)との容量結合によってνMOSトランジ
スタのソース・ドレイン間(VW、VB間)に流れる電流
をコントロールする。
ントロールゲートにかかる電圧の線形和となる為に、ν
MOSは単体で多値を扱うことができる。
300はシリコン基板、301はSiO2、291はN+
型ポリシリコン等のコントロールゲート、292はN+
型ポリシリコンなどのフローティングゲート、302は
層間絶縁膜、304はシリサイド化する金属、305は
シリサイド反応する水素化アモルファスシリコン、28
2はビット線となる上層配線、303はPNダイオード
を形成する為のP型ポリシリコン、285はAl等の配
線である。
マトリクスにメモリ要素を設けることにより、多値を扱
えるプログラマブルロジックを至極小型化できる。
図2に示す半導体装置の変形例である。図2に示す半導
体層8は、イオン注入されたものであり、10の配線上
のパッシベーション膜は約250℃以下の低温で形成し
た膜である。イオン注入なされていない場合に比較して
シリサイド反応の速度が約2割向上した。これにより書
き込み速度が向上するばかりでなく、書き込み電圧の低
減化にも有効で、より高集積化、低電力化に有効であ
る。
する。P型層を有するシリコン基板を用意して、周知の
nMOSプロセスにてn+ドレイン領域6を形成し、C
VDによりSiO2膜を形成した後、一辺1μmのほぼ
正方形のコンタクトホールを開けた。次にプラズマCV
Dにより50nmのノンドープ水素化アモルファスシリ
コンを形成した。条件は以下の通り。
M)、Ar (320 SCCM) プラズマ条件 ・・・ 180MHz、150W 圧力 ・・・ 10mTorr 基板温度 ・・・ 300℃ 次に、基板を外気にさらすことなく、不活性雰囲気の搬
送チャンバを介してCVDチャンバから別のCVDチャ
ンバに移送した。このチャンバでは、以下の条件下でタ
ングステン膜を50nm厚で形成した。
比 100:100:10:4 ) 圧力・・・・・・120mTorr 基板温度・・・・210℃ 成膜速度・・・・1.2μm/min 次に、マルチチャンバシステムから基板を取り出して、
ホトリソグラフィーにより、アモルファスシリコン膜と
タングステン膜を図2の形状にパターニングした。W以
外にTa等の金属でもよい。
ンを加速電圧25keV、ドーズ量5x1012cm-2で
1回目のイオン注入を行った。つづいて2回目のイオン
注入をSi、Ar、P、Asイオン注入により、それぞ
れ加速電圧 50〜110keVで行い、上記アモルフ
ァス層にイオンを注入した。
タリングで成膜し、パターニングした。Alの成膜条件
は以下の通り。
膜した。250℃を越えると、一部でシリサイド反応が
起こることあり、パッシベーションは250℃以下です
るのが好ましいことが分かった。この低温成膜によりイ
オン注入された層にはなにも変質は生じなく、安定な半
導体装置となった。
a−Si層でなくても、polySiでも良く、以上の
イオン注入によりイオン注入されたa−Siとなるた
め、同等の特性が得られた。
に示す構成の装置で202、212に示す第1の半導体
領域としてのa−Si層をノンドープ層とし、第2の半
導体層の一部としての205、215をそれぞれP型a
−Si層、N型a−Si層としたものである。この場
合、ノンドープa−Si層202、212の膜厚は50
nm、一方205のP型a−Si層の膜厚は70nmで
濃度は5x1017cm-3とし、215のN型a−Si層
の膜厚は60nmで濃度は2x1017cm-3とした。こ
の構成により導体つまり金属201と203との間の抵
抗より整流バリアが形成される金属203、207との
間の抵抗の方が低く、また同様に金属211と213と
の間の抵抗より整流バリアが形成される金属213、2
17との間の抵抗の方が低くなっている。これにより、
金属201及び金属211に書き込みパルスを印加する
と202、212に示すa−Si層はシリサイド反応を
起こすが、下部204、205、206のa−Si層及
び214、215、216のa−Si層はシリサイド反
応を起こさず、PN接合が破壊してしまう問題点は生じ
なかった。これは、下部a−Si層の抵抗を低くしたこ
とにより電流が局所的に流れず電流密度が低下すること
により実現できると考えられる。
度等を用いたがそれに限定されることなく、202、2
12の第1の半導体領域のa−Si層の抵抗よりも第2
の半導体領域の204、205、206、第2の半導体
領域の214、215、216の抵抗がそれぞれ低く設
定されていればよい。本構成では整流バリアを持った整
流器の材料としてa−Siを用い、202、212と同
じ材料で構成しており、シリサイド反応を生じる材料と
なっているが、この場合では整流バリアを持った整流器
側の抵抗を小さくしておけばpolySi、単結晶Si
でもよい。
り実現したが、この手段として金属と第1の半導体領域
とが接するパターン寸法、つまり上部201、202の
パターンを下部パターン203〜207より小さく、同
様に上部211、212のパターンを下部パターン21
3〜217より小さくしてもよい。これにより高集積メ
モリを不良なく安定に動作させることができた。
12に示す構成の半導体装置で、第1の半導体領域の2
02、212のa−Si層をP型イオン注入層とし、第
2の半導体領域の一部をなす205、215をノンドー
プa−Si層としたものである。この場合、実施例9と
異なり導体である金属201と203との間の抵抗、つ
まり第1の半導体領域の抵抗より導体である金属203
と207との間の抵抗、つまり第2の半導体層の抵抗の
方が高抵抗に、同様に金属211と213との間の抵
抗、つまり第1の半導体領域の抵抗より、金属213と
217との間の抵抗、つまり第2の半導体領域の抵抗の
方が高抵抗になっているが、書き込みパルス印加後、2
02、212のa−Si層がシリサイド反応を起こし、
下部第2の半導体領域のa−Si層、204、205、
206、及び214、215、216はシリサイド化し
なかった。これは、第1の半導体領域のa−Si層20
2、212がイオン注入された層でありシリサイド化し
やすい為で、整流バリアを持つ整流器側が上部第1の半
導体領域の202、212のa−Si層よりも高抵抗で
も可能であることが分かった。
たが、これに限定されることなくショットキー型整流器
でもよい。本素子の構成により安定な動作が実現でき、
高集積メモリには好適である。
12に示す構成の装置で金属203、213を第2の半
導体領域204、214とシリサイド反応を起こさない
金属材料によって構成したものである。シリサイド反応
を起こさない金属材料としてAl−Si合金を用いたと
ころ、第2の半導体領域204、214の不純物濃度を
5x1017cm-3としたときにも第2の半導体領域20
4、205、206あるいは214、215、216
は、金属207、203あるいは217、213と反応
してシリサイドを形成することはなかった。本実施例に
おけるシリサイド化しない金属材料を用いる手法は、実
施例9、10に示した手法と同様に書き込み時に第2の
半導体領域が誤って反応することを防ぐために非常に有
効である。また、本実施例では金属203、207、2
13、217の全てを、シリサイドを形成しない金属で
構成したが、本実施例にとらわれずその一部に対して行
うことも可能である。例えば、203、213を複数の
導電材料によって構成し、そのうち第2の半導体層と接
する部分のみを、シリサイド化しない金属とすることも
可能である。
シリサイド反応を防ぐことができ、動作の安定した信頼
性の高い高集積メモリを実現することが可能である。
について、図17から図30を用いて説明する。
実施例を示す。すべての論理関数はANDとOR論理の
結合により表わすことができることは既知の事実であ
る。この回路は、AND回路とOR回路をあらかじめ用
意しておき、これらの回路の入出力配線の接続・絶縁を
IC製造プロセス後に任意に決定することで、任意の関
数を実現することができる、いわゆるプログラマブル・
ロジック・アレイ(PLA)である。本実施例では、説
明を簡単にするために2入力の排他的論理和(XOR)
を例にして説明する。
入力AND回路であり、348は2入力OR回路であ
る。339,340はインバータである。これらの回路
は通常のICプロセス技術によって作ることができる。
330〜337,343〜347は入出力配線である。
これらの配線は金属でもよいし、それ以外の導電体でも
よい。配線330〜333は配線334〜337とは異
なる層で形成し、配線343と344は配線345,3
46と異なる層で形成してある。
0と配線337の交点338の構造を示している。34
9で示される層は金属層であり、この層にアモルファス
半導体層350が接している。配線330と337の内
どちらか一方が金属の時は、金属層349はあってもよ
いしなくてもよい。また、アモルファス半導体層と金属
層が接する構造は、配線330と337の間に複数個あ
ってもよい。
かけて、アモルファス半導体層350中でブレークダウ
ンを起こし、低抵抗シリサイドを形成することで、配線
330と337を電気的に選択して電気的に接続するこ
とができる。図18(a)の338で示しているような
黒い丸は、配線と配線が選択的に接続されたことを示し
ており、これらの接続はIC製造プロセスの最終段階も
しくは全プロセス終了後に選択的に行うことが可能であ
る。
に行うと、入力A,Bに対して、出力347の値はA,
Bの排他的論理和となる。ここでは排他的論理和を実現
する配線の接続をしているが、接続する配線を変えるこ
とにより、2入力のすべての論理演算を実現することが
可能である。
AND回路・OR回路の数は必要に応じて任意に増やし
てもよく、同様に多入力の任意の論理関数を実現するこ
とができる。
技術はPLAのみならず、多数の演算ユニット間の配線
を任意に接続する、フィールド・プログラマブル・ゲー
ト・アレイ(FPGA)に応用できることは言うまでも
ない。
あるリード・オンリー・メモリ(ROM)を図19に示
す。図19のスイッチ390,391は、図20(a)
に示すようにNMOSを用いて実現できるが、図20
(b)のようにCMOSインバータで構成してもよい。
図20(a)でノード401の電圧は、Φ1を「1」に
すると電源電圧がトランジスタ402を通して現われ、
Φ1を「0」にするとトランジスタ403を通してグラ
ウンド電圧が現われる。図20(b)では、Φ1が
「1」で出力端子405にはグラウンド電圧が、Φ1が
「0」で出力端子405には電源電圧が現われる。
70,373を電源電圧端子に接続した状態、グラウン
ド端子に接続した状態、フローティング状態の3状態に
設定できるスイッチで、図20(c)に示すようにNM
OSを用いて実現できる。
インバータとNMOSで構成してもよい。図20(c)
でノード410はΦ2を「0」にするとトランジスタ4
07がカットオフし、フローティングになる。Φ2が
「1」のもとでは、Φ1を「1」にするとトランジスタ
408,407を通して電源電圧が、Φ1を「0」にす
るとトランジスタ409,407を通してグラウンド電
圧がノード410に現われる。図20(d)ではノード
413は、Φ2を「0」にするとフローティングにな
る。Φ2が「1」のもとでは、Φ1を「1」にするとグ
ラウンド電圧が、Φ1を「0」にすると電源電圧がノー
ド413に現われる。
402,403,408,409,407はPMOSで
もよいし、図20(e)に示すようなCMOS構成のア
ナログスイッチでもよい。CMOS構成のアナログスイ
ッチにおいて、Φ1を「1」にするとノード414の電
圧と同じ電圧が415に現われる。
簡単にするために、図19をこの等価回路を用いて説明
する。
る。この書き込みは、ICプロセスの最終段階(例えば
パッケージングの前)に行ってもよいし、全ICプロセ
ス終了後に行ってもよい。
ファス半導体層388による絶縁状態を等価回路で表わ
したものである。スイッチ466、468,469も同
様にアモルファス半導体層を示しており、書き込み前は
これらのスイッチは全てオフ状態である。PNダイオー
ド471は図19における387,386のPN接合を
示している。PNダイオード470,472,473も
同様である。
0,464はビットラインである。スイッチ450,4
54は例えば図20(a)あるいは図20(b)に示し
たスイッチであり、スイッチ458,462は例えば図
20(c)あるいは図20(d)で示したスイッチであ
る。475,477,479,481はビットラインの
信号を増幅し、その「1」,「0」を判断するセンスア
ンプを構成するインバータである。
るアモルファス半導体を選択的に低抵抗シリサイドと
し、等価的にスイッチ468をオンにする方法について
示す。実際は、スイッチ468だけに限らず任意のアモ
ルファス半導体を選択的に低抵抗シリサイドとすること
ができることは言うまでもない。また、ワードライン、
ビットラインの本数は任意に増やしても、同様の方法で
任意の場所のアモルファス半導体を選択的に低抵抗シリ
サイドとすることができることは言うまでもない。
462は全てグラウンド電極側にし、全てのワードライ
ンとビットラインを接地する。
て、ビットライン464の電位を電源電圧VDDにする。
この時、ワードライン456,453とビットライン4
64の間には、VDDの電圧がかかることになるが、この
電圧の方向はPN接合471,473にとって、逆バイ
アスとなる。PN接合の逆バイアス時の抵抗を、アモル
ファス半導体層の抵抗に比べて十分大きくしておけば、
ワードライン456,453とビットライン464の間
にかかる電圧のほとんどは、PN接合にかかる。このた
め、スイッチ467,469で示されるアモルファス半
導体領域はブレークダウンすることはなく、つねに高抵
抗層のままである。
ン460の間には電圧はかかっていないので、この時点
においては、スイッチ466,468で示されるアモル
ファス半導体領域もブレークダウンすることはなく、つ
ねに高抵抗層のままである。
て、ワードライン456の電位をVDDに上げると、ワー
ドライン456とビットライン460の間にはVDDがか
かり、ワードライン456とビットライン464の間に
は電位差はなくなる。
ン464の間には電圧はかかっていないので、この時点
においては、スイッチ469で示されるアモルファス半
導体領域はブレークダウンすることはなく、つねに高抵
抗層のままである。
ン460の間にはVDDがかかり、しかもこの方向はPN
接合472にとって順方向であるために、この時のPN
接合の抵抗はスイッチ468で示されるアモルファス半
導体領域の抵抗に比べて十分小さくなり、VDDのほとん
どはスイッチ468で示されるアモルファス半導体領域
にかかる。よって、スイッチ468で示されるアモルフ
ァス半導体領域中でブレークダウンが生じ、低抵抗シリ
サイドとなり、等価的にスイッチ468はオンする。こ
れによって、ワードライン456とビットライン460
の交点のメモリセルに「1」が書き込まれたことにな
る。
下の3つの動作を繰り返すことで任意の場所のメモリセ
ルに「1」を書き込むことができる。 1)全てのワードライン、ビットラインの電位をグラウ
ンドにする。 2)書き込みたいメモリセルが接続されているビットラ
インの電位はグラウンドのままで、それ以外のビットラ
インの電位をVDDとする。 3)書き込みたいメモリセルが接続されているワードラ
インの電位をVDDとする。
数のメモリセルに対して同時に書き込むことが可能であ
る。ワードラインを必ず1本だけ選択することで、同ア
ドレスラインに接続された全メモリセルから、任意に選
択した最大全メモリセルに対して同時に書き込みを行う
ことができる。
より書き込み時間の短縮を図ることができる。このよう
な方法は、動画のような大容量のデータを大量に書き込
む場合に有効である。但し、図21に示したような回路
ではスイッチ468と469に対して同時に書き込むこ
とは難かしくなる。例えばスイッチ468が469より
もわずかでも速く書き込まれると、ワードラインがスイ
ッチ468によってグランドに接続されるため、もはや
469には書き込みに必要な電圧がかからなくなるから
である。
する構成を図30に示す。
って書き込みが終了したことを検知する検出回路850
を加えたメモリ回路を示している。この回路は、書き込
み中のビットライン859〜861の電位をモニタして
いる。書き込み動作が開始した瞬間では、書き込みを行
うメモリセルに接続しているワードライン858とビッ
トラインの電位859〜861は、それぞれVDDとグラ
ウンド電位である。書き込みが始まりメモリセル854
が低抵抗シリサイドとなると、大電流が流れビットライ
ン859の電位が上昇してVon(インバータ863、
862の閾値)を越える。検出回路850がそれを検知
しnMOS862をオフにし、pMOS864、863
をONにすることで、850からビットライン859を
VDDに充電することで、メモリセル854への書き込み
を終了させる。
のメモリセル855、856に対しても再び電圧VDDが
かかり次々に書き込みが行われていく。この検出回路を
ビットラインごとにとりつけることで複数のメモリセル
への同時書き込みが可能になる。
383,384,385及び金属層389、アモルファ
ス半導体層388、P層387、N+層386の周り
は、例えばシリコン酸化膜等の絶縁膜で覆うことにな
る。例えば、オゾンが溶解した超純水、過酸化水素水、
硫酸と過酸化水素水の混合溶液などの液相で界面の絶縁
膜を形成した後にCVDなどで厚い酸化膜を形成しても
よい。半導体に例えばシリコンを用いると、各メモリセ
ル部分において、シリコンの誘電率は周りのシリコン酸
化膜の誘電率より3倍大きくなるため、書き込み時にア
モルファス半導体層に電界をかけたときに、電気力線は
誘電率のより大きなシリコン側に伸びる。これにより、
角に電界が集中する、いわゆる端効果を防ぐことができ
るため、ブレークダウン電流をアモルファス半導体層の
端だけでなく全面で起こすことが可能となり、全面にわ
たって均一な低抵抗金属半導体層を形成することができ
る。これは素子の低抵抗化、高速化にとって非常に大き
な利点となる。金属層389とアモルファス半導体層3
88を入れ替えると、書き込み時に金属層からアモルフ
ァス半導体層に電子が流れ込み、この電子流により金属
原子がアモルファス半導体層に押し出されるため、アモ
ルファス半導体領域を低抵抗化することが容易になる。
問題になる場合には、基板を液体または流体で冷却しな
がら、書き込みを行えば良い。
て述べる。図22はスイッチ466,468で表わされ
るアモルファス半導体領域だけが低抵抗シリサイドとな
っている(つまり、メモリの内容が「1」となってい
る)場合の等価回路である。
チ466,468で表わされるアモルファス半導体領域
だけが低抵抗シリサイドとなっている場合を考えるが、
実際はこれに限らず、任意の場所のメモリ素子におい
て、アモルファス半導体領域が低抵抗シリサイドとなっ
ていてもよいことは言うまでもない。
462は全てグラウンド電極側にし、全てのワードライ
ンとビットラインを接地する。
ドから切り離し、ビットライン460,464をフロー
ティング状態にする。
してワードライン456の電位を電源電圧VDDとする。
スイッチ468はオン状態で、また、PN接合は順方向
バイアスされるので、ビットライン460にはワードラ
イン456から電流が流れ込み電位が上昇する。インバ
ータ477、481の閾値をグラウンド電位よりも少し
高く設定しておくと、ビットライン460の電位がイン
バータ477の閾値を越えると、インバータ477は反
転し、それにともなって、インバータ475も反転し、
出力ノード474の値は、「0」から「1」に変化す
る。この出力変化により、スイッチ468で示されるア
モルファス半導体層が実は低抵抗シリサイドとなってい
ることを知ることができる。つまり、メモリセルも情報
が「1」であることを読み出すことができるのである。
いるが、ワードライン453の電位はグラウンド電位
で、ビットライン460の電位は正の電位となるので、
PN接合470は逆方向となり、ビットライン460か
らワードライン453には電流は流れることはない。
469がオフなので、ワードライン456とビットライ
ン464との間には電流が流れず、ビットライン464
の電位はグラウンド電位のままである。よって、出力端
子478は常に「0」となり、これにより、スイッチ4
69で示されるアモルファス半導体層が絶縁状態を保持
していることを知ることができる。つまり、メモリセル
も情報が「0」であることを読み出すことができるので
ある。
メモリの情報を読み出す場合は、再び全てのワードライ
ンとビットラインを再びグラウンド電位にした後に、全
てのビットラインをフローティングにして、今度はワー
ドライン453を電源電圧に上げればよい。ビットライ
ン460の電位はスイッチ466と順方向PN接合47
0を通して流れ込む電流により上昇する。一方、ビット
ライン464はスイッチ467がオフのため「0」のま
まである。
下の3つの動作を繰り返すことで任意の場所のメモリセ
ルの情報を読み出すことができる。 1)全てのワードライン、ビットラインの電位をグラウ
ンドにする。 2)全てのビットラインをフローティングにする。 3)読み出したいメモリセルが接続されているワードラ
インの電位をVDDとする。 (このときの各ビットラインに接続されているセンスア
ンプの出力で、メモリの内容をしることができる。) ビットラインがグラウンド電位より少し上昇し、「1」
の情報の読み出しを行ったあとにその読み出し結果をラ
ッチしてしまえば、それ以降はワードラインを電圧源か
ら切り離してもよい。これにより消費電力を減少させる
ことができる。この実施例では、2本のワードラインと
2本のビットラインについて述べたが、これらは任意の
本数でよいことは言うまでもない。その場合も、同じ原
理で任意のメモリセルに書き込みができるとともに、任
意のメモリセルの情報を読み出すことができる。
態(「1」の情報を記憶しているとき)では、低抵抗シ
リサイドと順方向PN接合を通して情報が読み出される
ために、非常に高速な読み出しが可能になることであ
る。従来のROMは表面デバイスであるMOSトランジ
スタをスイッチ素子として用いているために電流が小さ
く高速化が困難であった。しかし、順方向PN接合を流
れる電流は、接合にかかる電圧にたいして指数関数的に
増加するために、表面デバイスであるMOSトランジス
タに比べ大きな電流が流せるので高速化が可能となる。
ICプロセスにおいて完全セルフアラインで形成するこ
とが可能であることである。例えば、図19において、
配線385、N+層386、P層387、アモルファス
半導体層388、金属層389の各層 を連続的に成膜
し、まとめて縦方向の配線パターンでエッチングする。
次に周辺部を、例えばシリコン酸化膜等の絶縁膜で覆い
平坦化した後に配線382の層を成膜し、今度はさきほ
どの配線パターンと直行した配線パターンで一番下の配
線384,385の直近までエッチングする。最後に再
び絶縁膜で覆えば図19のROM部ができる。
隔で並べることができるため高集積化を実現できる。こ
の配線間隔はIC製造工程における、最小加工寸法で決
定されるため、非常に高密度なROMを実現できる。こ
の最小加工寸法をLとすると、1メモリセルあたりが占
有する面積は4L2となるが、これは基板平面上に2次
元的に素子を製作するMOSトランジスタを用いた従来
型のROMでは全く実現できないような高い集積度であ
る。
ICプロセス上容易にできるため、同一チップ面積でさ
らに集積度を上げることができる。
接電圧源あるいはグラウンドに接続する方法を用いた
が、ワードライン及びビットラインが数多く存在すると
きには、図21中のスイッチ450,454,458,
462は図31に示すようなデコーダを用いて構成して
もよい。これは、4つの出力489,490,491,
492の中から1つの出力を選び、その出力だけを
「1」として、そのほかの出力を「0」とする回路であ
る。
482と483の相互接続の状態が電気的にショートし
ていることを示している。AとBは入力で493,49
4はインバータである。485,486,487,48
8はAND回路であり、485の出力489はAが
「0」でBが「0」のときだけ「1」になる。486の
出力490はAが「0」でBが「1」のときだけ「1」
になる。487の出力491はAが「1」でBが「0」
のときだけ「1」になる。488の出力492はAが
「1」でBが「1」のときだけ「1」になる。
出力線のうち1本を選択することができる。また、フロ
ーティングの状態は、各出力線にNMOSトランジスタ
を接続して、そのゲートに入力する信号を「0」にする
ことで実現できる。
同じ原理を用いて、さらに多数の出力線の中から任意の
出力線を選び出すことが可能である。
ット線を選択してもよいが、このかわりに、ランダムロ
ジックを用いても同様のことができるのは言うまでもな
い。
3(a)に示すようにアモルファス半導体とP層の間に
高濃度層495を挟んでもよい。これにより、金属とア
モルファス半導体との反応が終了した時に、低抵抗シリ
サイドと高濃度層が接することでコンタクト抵抗はさら
に減少し大きな順方向電流を流すことができる。
いているが、これはPN接合のかわりに、図23(b)
に示すように半導体496と金属497のショットキ−
接合を用いてもよい。この場合もPN接合同様、メモリ
セルに整流性を持たせることができる。
接合の方向は、それぞれの場合に応じて電源電圧の正負
を変えれば逆になってもよい。
図24に示す。
回路である。503〜510,513〜520はスイッ
チとPNダイオードからなっており、これは、ワードラ
イン501,511とビットライン525,526,5
27,528に挟まれた、アモルファス半導体層とPN
接合を示している。ここで、スイッチがオンになってい
るのは、選択的にアモルファス半導体層と金属層を反応
させて、低抵抗シリサイドにしていることを示してい
る。
ッチ521〜524は各ビットラインをグラウンド電位
に初期化するためのスイッチであり、初期化のあとでこ
れらのスイッチをオフとしてビットラインをフローティ
ングにすることで、演算結果が各ビットラインに現われ
る。
3,513を通してAとBの信号が電気的に接続されて
いるので、そのどちらか一方でも「1」であれば、ビッ
トライン525には「1」が現われる。つまり、これ
は、AとBの論理和を計算していることになる。
Aの論理和、ビットライン527にはAの反転とBの論
理和、ビットライン528にはAの反転とBの反転の論
理和が現われる。この方法で、さらに入力線及び出力線
の本数を増やして行けば、任意の入力の任意の組み合わ
せの論理和を計算することができる。
あるが、その各1通りに対してビットライン525〜5
28の4本のうちの1本だけが「0」になり、他の3本
は「1」となる。そこで、各ビットラインの出力を反転
させて出力すると、A,Bの組み合わせの各1通りに対
してビットライン525〜528の4本のうちの1本だ
けが「1」になり、他の3本は「0」となる、いわゆる
図30で示したようなデコーダが実現できる。
ンバータ529,530,531,532で反転して出
力する回路である。インバータ529で反転された出力
は、Aの反転とBの反転の論理積で示される。インバー
タ530で反転された出力は、Aの反転とBの論理積で
示される。インバータ531で反転された出力は、Bの
反転とAの論理積で示される。インバータ532で反転
された出力は、AとBの論理積で示される。つまり、
A、Bの4つの組み合わせの各1通りに対して、529
〜532の4本の出力のうちの1本だけが「1」にな
り、他の3本は「0」となるデコーダが実現されてい
る。
行けば、任意の入力の任意の組み合わせの論理積を計算
することができる。
と図24の論理和を計算する回路を用いて、例えば2入
力の排他的論理和を実現した例である。533,53
4,535,536は図25の出力線と同じである。こ
れらの線と出力線542の間の接続は、スイッチとダイ
オードの組み合わせ538、539,540,541に
よって決定される。この例では、配線534と535が
配線542に接続されているので、542には534と
535の論理和が出力される。
にはAとBの排他的論理和が現われることになる。
合わせで実現できるので、この様にANDを実現する論
理平面と、ORを実現する論理平面を組み合わせること
で、任意の論理関数が実現できる。ここでは2入力の排
他的論理和を例に説明したが、さらに多入力、多出力の
AND平面とOR平面を用いることで、任意の入力数の
任意の論理関数を実現できる。また、多入力、多出力の
AND平面とOR平面を用いることで、任意の信号群を
入力し、それに1対1で対応した任意の信号群を出力す
る回路を作ることができることは言うまでもない。
(a)で示したPLAと同じ概念であるが、違いは図1
8(a)におけるAND回路及びOR回路の機能をRO
M自身が実現しているところである。
図27に示す。図27は、ROMを用いたデータ検索シ
ステムである。データ検索システムの一例として、例え
ば図書検索があるが、これは膨大な図書の中から読みた
い分野や著者名を入力するだけで、例えば、それに関係
した全ての図書を出力するシステムである。従来この様
なシステムにおいては、磁気記憶媒体やコンパクトディ
スクなどに記憶された膨大な図書データをソフトウェア
上で検索していたために、データへのアクセスや演算処
理を高速化することは難しかった。膨大な図書データを
高速アクセス可能なハードウエア上に記憶するために
は、非常に高密度のROMが必要である。また、そのR
OMはユーザが後から情報を書き込めるタイプのプログ
ラマブルROMである必要があり、高速アクセス可能な
高密度プログラマブルROMが必要である。
報を記憶する媒体を高速・高密度ROMで実現するばか
りでなく、入力されたデータをもとにどのデータを出力
すればよいかを演算する演算部自体も高速・高密度RO
Mで実現していることにある。
いる4つのメモリ素子には、“1,0,0,1”の情報
が書き込まれており、これによりA=「0」,B=
「1」の時だけ配線608は「0」となり配線616は
「1」となる。
素子には、“1,1,0,1”の情報が書き込まれてお
り、配線616が「1」になると、配線621,62
2,623,624にはそれぞれ“1,1,0,1”が
出力される。
625の部分のアドレスを示す情報であるとすると、6
25の情報を出力線627に出力することができる。
に対応したROM中の情報を読み出すことが可能であ
る。例えば、この入力A,Bが図書の著者名を示すもの
であり、その著者の全ての図書をROM626の625
の部分に書き込んでおき、そのアドレスを配線616に
接続されているメモリセルに書き込んでおくと、著者名
を入力すると自動的にその図書が出力されるシステムと
なる。
回路を除き、すべて同じ構造により構成することがで
き、設計が非常に容易である。ROM626にデータを
追加する場合は、未使用部分605、620に追加した
アドレスに対応した情報を新たに書き込めばよい。
の情報を全て「1」に書き換えることで、A、Bの全て
の入力の組み合わせに対して、配線608は常に「1」
となり、配線616は常に「0」である。つまり、配線
616に接続されているメモリの情報(アドレス)には
アクセス不能となる。一度書き込んだデータを新たにそ
っくり書き換えたいときは、この方法により、古いデー
タにアクセスできなくした後に未使用の部分に新たにデ
ータを書き込めばよい。
力A,Bは演算命令のコードを入力し、その命令の実行
手順を例えばROMの625に書いておいてもよい。ま
た、従来磁気媒体に保存していた各種のアプリケーショ
ンソフトをROMに書き込み、入力A、Bにはそのソフ
トを起動する命令コードを入力してもよい。アプリケー
ションソフトがバージョンアップされて再び新しいソフ
トをインストールするときは、上記の手順で古いアドレ
スにアクセスできなくして新しくインストールすること
ができる。
意のビット数でよく、システムの規模も任意の規模にし
てよいことはいうまでもない。
図28に示す。
高速ROMをCPUの入ったチップの周りに配置して直
接ボンディングワイヤで接続するいわゆる、ハイブリッ
ド型のシステムである。CPUのインストラクションコ
ードや各種アプリケーションソフトなどは全てこのRO
Mに書き込んでもよい。また、前述のデータ検索機能を
持ったROMを周りに配置してもよい。
ディスク、コンパクトディスクを記憶媒体に用いること
は小型化の観点からほとんど不可能であり、本実施例の
様な高集積電子記憶媒体を演算処理装置の周りに高密度
に直接配置することが必要になる。
ンチフューズを提供することが可能となる。これによ
り、任意の関数を実現できるプログラマブル・ロジック
・アレイ(PLA)、多数の演算ユニット間の配線を任
意に接続することができるフィールド・プログラマブル
・ゲート・アレイ(FPGA)、高速・高密度ROM等
の半導体装置を安価に提供することが可能となるととも
に、磁気テープやコンパクトディスクに代わる超小型の
音声・映像記録媒体を安価に提供することが可能とな
る。
る。
的断面図である。
る。
る。
抵抗を示すグラフである。
の電流−電圧特性を示すグラフである。
る。
る。
ある。
式図である。
図である。
図である。
び断面図である。
路図である。
ある。
る。
る。
る。
を示す模式図である。
テムを示す模式図である。
ある。
了させる手段を有する半導体装置の回路図である。
である。
抵抗、 22 polySiを用いたアンチフューズの書き込み
後の抵抗、 23 polySiを用いたアンチフューズの書き込み
時の電流電圧特性、 24 a−Siを用いたアンチフューズの書き込み時の
電流電圧特性、 30 パルスジェネレーター、 31 抵抗(50Ω)、 32 デジタルオシロスコープ、 33 プローブ、 34 JFET、 35 抵抗(100Ω)、 36 アンチフューズ、 37 寄生容量(35pF)、 38 電圧源、 40 入力パルス、 41 1回目のパルス入力時にアンチフューズに加わる
電圧、 42 2回目のパルス入力時にアンチフューズに加わる
電圧、 43 100回目のパルス入力時にアンチフューズに加
わる電圧、 50 基板50、 53 アモルファスシリコン膜、 54、54’ タングステン(W)膜、 55 Al−Si−Cu配線、 60、60’ ワード線、 62、62’ ビット線、 68 p+層、 69 n-層、 70 n+層、 71 金属層、 72 アモルファスシリコン層、 201、203、207、211、213、217 金
属、 202、212 P型アモルファスシリコン、 204、205、216、222、223 P型多結晶
シリコン、 206、214、215、221 N型多結晶シリコ
ン、 220 金属層、 224 酸化膜、 225、227 金属層、 226 半導体層、 230 基板、 231 金属、 232 絶縁膜、 233 P型ポリシリコン層、 234 P+型ポリシリコン層、 235 W膜、 236 a−Si膜、 237 W膜、 251,252 金属配線、 253、254 導電体配線、 255,256,257,258 アモルファス半導
体、 261、262 電圧源、 270、271、273、274 抵抗、 281、282 ビット線、 283〜285 ワード線、 286〜288 ダイオード、 289〜291 コントロールゲート、 292 フローティングゲート、 300 シリコン基板、 301 SiO2、 302 層間絶縁膜、 303 PNダイオードを形成する為のP型ポリシリコ
ン、 304 シリサイド化する金属、 305 シリサイド化するアモルファスシリコン、 330〜337,343〜347 入出力配線、 339,340 インバータ、 341,342 2入力AND回路、 348 2入力OR回路、 349 金属層、 350 アモルファス半導体層、 382〜385 配線、 386 N+層、 387 P層、 388 アモルファス半導体層、 389 金属層、 390,391、392,393 スイッチ、 370,373、401、410、413 ノード、 402、403、407、408、409 トランジス
タ、 405 出力端子、 450,454,458,462 スイッチ、 453,456 ワードライン、 460,464 ビットライン、 470〜473 PNダイオード、 475,477,479,481 センスアンプを構成
するインバータ、 482、483 配線、 493,494 インバータ、 485,486,487,488 AND回路、 501,511 ワードライン、 503〜510,513〜520 スイッチとPNダイ
オード、 525,526,527,528 ビットライン、 502,512 インバータ、 521〜524 スイッチ、 529,530,531,532 インバータ、 533〜536 出力線、 538〜541 スイッチとダイオードの組み合わせ、 605、620 未使用部分、 608、616、621,622,623,624 配
線、 626 ROM、 627 出力線、 642、644 タンタル、 643、643’ アモルファスシリコン、 645、645’ タンタルシリサイド、 850 検出回路、 859〜861 ビットライン、 858 ワードライン、 862 nMOS、 863、864 pMOS。
Claims (35)
- 【請求項1】 一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記一対の導体の内
少なくとも一方が金属から構成され、前記半導体層は、
前記金属と反応速度が10m/sec以上でシリサイド
反応をしてシリサイド領域を形成し得るアモルファスシ
リコンからなることを特徴とするシリサイド反応を利用
した半導体装置。 - 【請求項2】 一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層がアモ
ルファスシリコンからなり、前記一対の導体の内少なく
とも一方がアモルファスシリコンとシリサイド反応する
金属からなり、形成されるシリサイド領域が錐形となる
構造を備えたことを特徴とするシリサイド反応を利用し
た半導体装置。 - 【請求項3】 一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層をアモ
ルファスシリコンで形成し、前記一対の導体の少なくと
も一方をアモルファスシリコンとシリサイド反応する金
属で形成するとともに、前記アモルファスシリコンの形
成工程と前記金属の形成工程との間で被成膜面を酸素雰
囲気に晒すことなく作製したことを特徴とするシリサイ
ド反応を利用した半導体装置。 - 【請求項4】 前記アモルファスシリコン層は、イオン
注入されたものであることを特徴とする請求項1〜3の
いずれか1項に記載のシリサイド反応を利用した半導体
装置。 - 【請求項5】 前記アモルファスシリコン層は、前記金
属を介してイオン注入された層であることを特徴とする
請求項4に記載のシリサイド反応を利用した半導体装
置。 - 【請求項6】 前記半導体装置の表面は、250℃以
下の成膜温度で形成された絶縁層で覆われていることを
特徴とする請求項1〜5のいずれか1項に記載のシリサ
イド反応を利用した半導体装置。 - 【請求項7】 前記一対の導体を通して前記アモルフ
ァスシリコン層に電流を流すことにより、前記金属と前
記アモルファスシリコン間でシリサイド反応を生ぜし
め、前記一対の導体間を電気的に短絡することを特徴と
する請求項1〜6のいずれか1項に記載のシリサイド反
応を利用した半導体装置。 - 【請求項8】 前記電流は、前記アモルファスシリコン
層から前記金属に流れ込むことを特徴とする請求項7に
記載のシリサイド反応を利用した半導体装置。 - 【請求項9】 前記一対の導体は、両者とも金属からな
ることを特徴とする請求項1〜8のいずれか1項に記載
のシリサイド反応を利用した半導体装置。 - 【請求項10】 前記金属は、高融点金属、高融点金属
を含む合金、または高融点金属の化合物であることを特
徴とする請求項1〜9のいずれか1項に記載のシリサイ
ド反応を利用した半導体装置。 - 【請求項11】 前記金属は、W、Ta、Ti、Co、
Mo、Hf、Ni、Zr、Cr、V、Pd及びPtのう
ち少なくとも1つを含むことを特徴とする請求項1〜1
0のいずれか1項に記載のシリサイド反応を利用した半
導体装置。 - 【請求項12】 セルフアラインで形成されることを特
徴とする請求項1〜11のいずれか1項に記載のシリサ
イド反応を利用した半導体装置。 - 【請求項13】 金属あるいは半導体の選択成長技術に
よるセルフアラインで形成されることを特徴とする請求
項1〜12のいずれか1項に記載のシリサイド反応を利
用した半導体装置。 - 【請求項14】 WあるいはTiの選択成長と、シリコ
ンの選択成長技術によるセルフアラインで形成されるこ
とを特徴とする請求項13に記載のシリサイド反応を利
用した半導体装置。 - 【請求項15】 前記一対の導体間の抵抗の変化を電気
的に検知する手段を設けることを特徴とする請求項1〜
14のいずれか1項に記載のシリサイド反応を利用した
半導体装置。 - 【請求項16】 前記シリサイド反応により前記一対の
導体間の抵抗が変化することを検知する手段を持ち、そ
の検知をもって前記反応を終了せしめる手段を有するこ
とを特徴とする請求項1〜15のいずれか1項に記載の
シリサイド反応を利用した半導体装置。 - 【請求項17】 前記セルは、前記半導体層と前記導体
との間、または前記導体の前記半導体層と反対側に、整
流特性を有する第2の半導体領域を有することを特徴と
する請求項1〜16のいずれか1項に記載のシリサイド
反応を利用した半導体装置。 - 【請求項18】 前記整流特性を示す構造は、pn接合
であることを特徴とする請求項17に記載のシリサイド
反応を利用した半導体装置。 - 【請求項19】 前記整流特性を示す構造は、ショット
キー接合であることを特徴とする請求項17に記載のシ
リサイド反応を利用した半導体装置。 - 【請求項20】 前記第2の半導体領域は前記半導体層
の抵抗率より小さな抵抗率を有する構造を備えたことを
特徴とする請求項17〜19のいずれか1項に記載のシ
リサイド反応を利用した半導体装置。 - 【請求項21】 前記半導体層はノンドープ又はボロン
が所定量ドープされたアモルファスシリコンからなり、
前記第2の半導体領域は不純物がドープされたシリコン
からなることを特徴とする請求項20に記載のシリサイ
ド反応を利用した半導体装置。 - 【請求項22】 前記第2の半導体領域はシリサイド反
応するシリサイド反応速度が前記第1の半導体領域のシ
リサイド反応速度より遅い半導体材料で構成されている
構造を備えたことを特徴とする請求項17〜21のいず
れか1項にシリサイド反応を利用した半導体装置。 - 【請求項23】 前記半導体層は、イオン注入により形
成されたアモルファスシリコンであり、前記第2の半導
体領域は気相法により堆積されたアモルファスシリコン
堆積膜または結晶シリコンであることを特徴とする請求
項22に記載のシリサイド反応を利用した半導体装置。 - 【請求項24】 前記一対の導体のうち前記第2の半導
体に隣接する導体の前記第2の半導体と接触する部分
は、前記第2の半導体領域と反応してシリサイド層を形
成しない金属により形成されていることを特徴とする請
求項17〜23のいずれか1項に記載のシリサイド反応
を利用した半導体装置。 - 【請求項25】 複数の第1の導電性配線と、複数の第
2の導電性配線とがマトリックス状に配置され、前記複
数の第1及び第2の導電性配線が交差する部分に、前記
セルが設けられていることを特徴とする請求項1〜24
のいずれか1項に記載のシリサイド反応を利用した半導
体装置。 - 【請求項26】 前記第1の導電性配線とこれに接する
前記導体とが同じ材料で形成され、または/及び前記第
2の導電性配線とこれに接する前記導体とが同じ材料で
形成されていることを特徴とする請求項25に記載のシ
リサイド反応を利用した半導体装置。 - 【請求項27】 前記電気的に検知する手段は、前記一
対の導体間の抵抗の変化を検知できなくする手段を有す
ることを特徴とする請求項15〜26のいずれか1項に
記載のシリサイド反応を利用した半導体装置。 - 【請求項28】 前記半導体装置は、リード・オンリー
・メモリであることを特徴とする請求項1〜27のいず
れか1項に記載のシリサイド反応を利用した半導体装
置。 - 【請求項29】 前記リード・オンリー・メモリは、1
Gビット以上のデータを記憶できることを特徴とする請
求項28に記載のシリサイド反応を利用した半導体装
置。 - 【請求項30】 前記リード・オンリー・メモリは、2
0nsec以下でデータを読み出せることを特徴とする
請求項28または29に記載のシリサイド反応を利用し
た半導体装置。 - 【請求項31】 前記シリサイド反応により任意の配線
間の電気的な接続及び絶縁を、製造プロセス終了後に任
意に決定でき、これによりプログラマブル・ロジック・
アレイ(PLA)またはフィールド・プログラマブル・
ゲート・アレイ(FPGA)の回路機能を任意に設定で
きることを特徴とする請求項1〜27のいずれか1項に
記載のシリサイド反応を利用した半導体装置。 - 【請求項32】 前記シリサイド反応によりMOSトラ
ンジスタのゲート電極と電源またはグランド電極の接続
及び絶縁を、製造プロセス終了後に任意に決定できるこ
とを特徴とする請求項1〜31のいずれか1項に記載の
シリサイド反応を利用した半導体装置。 - 【請求項33】 前記シリサイド反応によりMOSトラ
ンジスタのソース電極または/及びドレイン電極と電源
またはグランド電極の接続及び絶縁を、製造プロセス終
了後に任意に決定できることを特徴とする請求項1〜3
2のいずれか1項に記載のシリサイド反応を利用した半
導体装置。 - 【請求項34】 基板上に1導電型の半導体領域を有
し、この領域内に設けられた反対導電型のソ−ス及びド
レイン領域と、該ソ−ス及びドレイン領域を隔てる領域
に絶縁膜を介して設けられた電位的にフロ−ティング状
態にあるフロ−ティングゲ−ト電極と、前記フロ−ティ
ングゲ−ト電極と絶縁膜を介して容量結合する複数の入
力ゲ−ト電極とを有するニュ−ロンMOSトランジスタ
において、前記シリサイド反応により前記複数の入力ゲ
−ト電極と電源またはグランド電極の接続及び絶縁を、
製造プロセス終了後に任意に決定できることを特徴とす
る請求項1〜33に記載のシリサイド反応を利用した半
導体装置。 - 【請求項35】 基板温度を液体または気体により冷却
しながら前記シリサイド反応をおこすことを特徴とする
請求項1〜34のいずれか1項に記載のシリサイド反応
を利用した半導体装置。
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