JP2008251702A - 配線基板の製造方法及び半導体装置の製造方法及び配線基板 - Google Patents

配線基板の製造方法及び半導体装置の製造方法及び配線基板 Download PDF

Info

Publication number
JP2008251702A
JP2008251702A JP2007089019A JP2007089019A JP2008251702A JP 2008251702 A JP2008251702 A JP 2008251702A JP 2007089019 A JP2007089019 A JP 2007089019A JP 2007089019 A JP2007089019 A JP 2007089019A JP 2008251702 A JP2008251702 A JP 2008251702A
Authority
JP
Japan
Prior art keywords
electrode pad
layer
wiring board
insulating layer
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007089019A
Other languages
English (en)
Other versions
JP5324051B2 (ja
Inventor
Kazuhiro Kobayashi
和弘 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007089019A priority Critical patent/JP5324051B2/ja
Priority to KR1020080023686A priority patent/KR20080088403A/ko
Priority to TW097110349A priority patent/TWI443791B/zh
Priority to US12/056,514 priority patent/US20080308308A1/en
Priority to CNA200810089127XA priority patent/CN101276761A/zh
Publication of JP2008251702A publication Critical patent/JP2008251702A/ja
Application granted granted Critical
Publication of JP5324051B2 publication Critical patent/JP5324051B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】本発明は熱応力により電極パッドの周囲を囲む絶縁層にクラックが発生することを課題とする。
【解決手段】半導体装置１００は、半導体チップ１１０が配線基板１２０にフリップチップ実装してなる構成である。配線基板１２０は、複数の配線層と複数の絶縁層が積層された多層構造であり、第１層１２２、第２層１２４、第３層１２６、第４層１２８の絶縁層が積層された構成になっている。第１絶縁層１２１と第２絶縁層１２３との境界面には、第２電極パッド１３２が第１電極パッド１３０の外径より半径方向（平面方向）に幅広に形成されている。第１電極パッド１３０とビア１３４との間に、第１電極パッド１３０よりも幅広に形成された第２電極パッド１３２が介在することにより、リフロー処理による熱応力の進行方向が遮断され、第１絶縁層１２１と第２絶縁層１２３との境界面の沿う方向で熱応力を吸収する。
【選択図】図２

Description

本発明は配線基板の製造方法及び半導体装置の製造方法及び配線基板に係り、特に多層基板の電極パッド形成部分における信頼性を高めるよう構成された配線基板の製造方法及び半導体装置の製造方法及び配線基板に関する。
例えば、ベアチップと基板との接続、或いはパッケージ基板とマザーボードとの接続に用いられるＢＧＡ（Ball Grid Array）のボール形成方法の一つとして、基板上に複数の電極を形成し、その後電極に連通する孔を有するソルダレジストを形成し、各孔の開口にはんだボールを搭載させた状態で加熱処理(リフロー)によってはんだボールを溶融させて孔内の電極に接合すると共に、ソルダレジストの表面にはんだバンプを突出形成させる製造方法が知られている。
一方、ベアチップの小型化及び高集積化に伴ってベアチップを多層基板に実装するパッケージの開発も進められている（例えば、特許文献１参照）。
図１に従来の配線基板の構造の一例を示す。図１に示す基板構造では、電極パッド１０の外周が第１絶縁層１２により覆われ、電極パッド１０の上面が第２絶縁層１３により覆われるように積層されており、電極パッド１０の上面中央から上方に延在するビア１４が第２絶縁層１３を貫通して上部の配線部１６に接続されている。電極パッド１０は、Ａｕ層１７とＮｉ層１８とが積層された構造であり、Ａｕ層１７の表面が第１絶縁層１２から露出され、Ｎｉ層１８にビア１４が接続されるように設けられている。
さらに、電極パッド１０には、はんだバンプを介して半導体チップが実装される場合と、はんだボールやピン等が接合される場合がある。このように多層構造の配線基板においては、電極パッド１０がベアチップ搭載用パッド、または外部接続用パッドとして用いられる。
特許３６３５２１９号(特開２０００−３２３６１３号公報)
しかしながら、図１に示される配線基板においては、電極パッド１０の外周が比較的平滑であるので、第１絶縁層１２との密着性が弱く、リフロー処理により加熱されると、第１絶縁層１２と電極パッド１０との熱膨張差によって熱応力が加えられて電極パッド１０の外周に接する境界部分でデラミネーションが生じ、第１絶縁層１２の一部が欠落するおそれがあった。
さらに、リフロー処理による加熱によって電極パッド１０の角部（Ｂ部）の外周に接する第１絶縁層１２の一部が欠落した場合、電極パッド１０の角部（Ａ部）から第２絶縁層１３に向けてクラック２０が発生するという問題があった。
さらに、クラック２０が拡大された場合には、第２絶縁層１３に積層された配線部１６を切断してしまうおそれがあった。
そこで、本発明は上記事情に鑑み、上記課題を解決した配線基板の製造方法及び半導体装置の製造方法及び配線基板を提供することを目的とする。
上記課題を解決するため、本発明は以下のような手段を有する。
本発明は、支持基板上に第1電極パッドを形成する第１工程と、前記支持基板の表面に前記第1電極パッドの外周を囲む第１絶縁層を積層する第２工程と、前記第１電極パッドの表面から前記第１絶縁層の表面にかけて前記第１電極パッドの外周より平面方向に幅広な第２電極パッドを形成する第３工程と、前記第２電極パッド及び前記第１絶縁層の表面に第２絶縁層を積層する第４工程と、前記第２絶縁層の表面に前記第２電極パッドと電気的に接続される配線層を形成する第５工程と、前記支持基板を除去して前記第１電極パッドを露出する第６工程と、を有することにより、上記課題を解決するものである。
本発明は、前記第２工程が、前記第１絶縁層を積層する前に前記第１電極パッドの表面を粗面化する工程を含むことにより、上記課題を解決するものである。
本発明は、前記支持基板は金属からなり、前記第１工程は、前記支持基板と前記第１電極パッドとの間に前記支持基板と同種の金属層を形成する工程を含み、前記第６工程は、前記支持基板を除去すると共に、前記金属層を除去して前記第１電極パッドの端面が凹部を形成する工程を含むことにより、上記課題を解決するものである。
本発明は、前記請求項１乃至請求項３の何れか１項に記載された配線基板の製造方法を用いた半導体装置の製造方法であって、前記第１電極パッドにはんだバンプを介して半導体チップを実装する工程を有することにより上記課題を解決するものである。
本発明は、第１電極パッドと、前記第１電極パッドの外周を囲む第１絶縁層と、前記第１電極パッドの表面及び前記第１絶縁層の表面に積層される第２絶縁層と、を有する配線基板において、前記第１電極パッドと前記第２絶縁層との間に前記第１電極パッドの外周より平面方向に幅広な第２電極パッドを設けることにより上記課題を解決するものである。
本発明によれば、第１電極パッドの表面から第１絶縁層の表面にかけて第１電極パッドの外周より平面方向に幅広な第２電極パッドを形成するため、第１電極パッドよりも幅広な第２電極パッドが第１電極パッドの外周角部から第２絶縁層にクラックが発生することを防止できる。
以下、図面を参照して本発明を実施するための最良の形態について説明する。
図２は本発明による配線基板の実施例１が適用された半導体装置を示す縦断面図である。図２に示されるように、半導体装置１００は、例えば、半導体チップ１１０を配線基板１２０にフリップチップ実装してなる構成である。配線基板１２０は、複数の配線層と複数の絶縁層とが積層された多層構造であり、本実施例においては、各配線層を有する第１層１２２、第２層１２４、第３層１２６、第４層１２８の各絶縁層が上下方向に積層された構成になっている。また、第１層１２２は、第１電極パッド１３０に幅広第２電極パッド１３２を積層する工程を行なうために第１絶縁層１２１と第２絶縁層１２３とを積層した構成になっている。各絶縁層は、例えば、エポキシ樹脂やポリイミド樹脂等の絶縁性樹脂からなる。
尚、はんだ接続が行なわれる第１絶縁層１２１及び第４層１２８の絶縁層は、ソルダレジスト（アクリル樹脂やエポキシ樹脂等からなる）としての絶縁性樹脂により形成しても良い。また、半導体装置１００において、半導体チップ１１０と配線基板１２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
最上段の第１層１２２は、半導体チップ１１０の端子がフリップチップ接続される第１電極パッド１３０、第２電極パッド１３２、ビア１３４が形成されている。また、第１層１２２の下側に積層された第２層１２４は、ビア１３４に導通される配線層１４０、ビア１４２が形成されている。また、第２層１２４の下側に積層された第３層１２６は、ビア１４２に導通される配線層１５０、ビア１５２を有する。また、第３層１２６の下側に積層された第４層１２８は、ビア１５２に導通される第３電極パッド１６０を有する。
また、第１層１２２は、第１電極パッド１３０の外周を囲むように第１絶縁層１２１が形成され、第１絶縁層１２２と第２絶縁層１２３との間に第２電極パッド１３２が形成されている。
第１電極パッド１３０は、はんだとの接合性が良好なＡｕ層１７０、Ｎｉ層１７２、Ｃｕ層１７４が積層される三層構造になっている。配線基板１２０の上面側（半導体チップ実装側）には、Ａｕ層１７０が露出されており、このＡｕ層１７０には半導体チップ１１０のはんだバンプ１８０が接続される。
半導体チップ１１０の端子は、はんだバンプ１８０を介してＡｕ層１７０にはんだ付けされることで、第１電極パッド１３０に導通される。はんだバンプ１８０は、はんだボールを第１電極パッド１３０に搭載し、リフロー(加熱処理)して形成される。
第１絶縁層１２１と第２絶縁層１２３との境界面には、第１電極パッド１３０より幅広な第２電極パッド１３２が形成されている。この第２電極パッド１３２は、電極パッド１３０の外径から半径方向（平面方向）にはみ出すように幅広に形成されている。本実施例においては、例えば、第１電極パッド１３０の直径が７０μｍ〜１００μｍ程度、厚さが１５μｍ（±１０μｍ）程度とすると、第２電極パッド１３２は、第１電極パッド１３０の直径に対して、例えば、２０％〜９０％増(好適には５０％〜８０％増)程度、厚さが２μｍ〜１５μｍ（好適には５μｍ）程度となるように形成される。
第１電極パッド１３０より幅広な第２電極パッド１３２を、第１電極パッド１３０とビア１３４との間に介在させることにより、例えば、リフロー処理による熱応力の進行方向が第２電極パッド１３２によって遮断され、第１絶縁層１２１と第２絶縁層１２３との境界面に沿う方向で吸収されるため、電極パッド１３０の外周を覆う第１絶縁層１２１の一部でデラミネーションが生じて欠落しても第２絶縁層１２３にクラックが発生することを防止できる。
尚、第１電極パッド１３０としては、Ａｕ層１７０が配線基板１２０の表面に露出するようにＡｕ層１７０、Ｎｉ層１７２のみを積層する構成としても良い。また、第１電極パッド１３０は、Ａｕ層１７０が配線基板１２０の表面に露出するようにＡｕ層、Ｎｉ層、Ｐｄ層、Ｃｕ層の順に積層したり、あるいはＡｕ層、Ｐｄ層、Ｎｉ層の順に積層する構造など、他のめっき構造としても良い。
ここで、半導体装置１００に用いられる配線基板１２０の製造方法について図３Ａ〜図３Ｔを参照して説明する。図３Ａ〜図３Ｔは実施例１の配線基板１２０の製造方法（その１〜その２０）を説明するための図である。尚、図３Ａ〜図３Ｔにおいては、電極パッド１３０が配線基板１２０の下面側となるフェイスダウンの向き（前述した図２に示す積層構造と上下方向に逆の向き）で各層を積層する。
図３Ａにおいて、まず、所定の厚さを有する平板状のＣｕ板やＣｕ箔からなる支持基板２００を用意する。そして、支持基板２００の上面にめっきレジストとしてドライフィルムレジスト２１０をラミネートする。
図３Ｂにおいて、ドライフィルムレジスト２１０に対して露光により支持基板２００の一部を露出する第１電極パッド形成用開口２２０を形成する。この第１電極パッド形成用開口２２０の内径は、電極パッド１３０の外径に相当する。
図３Ｃにおいて、支持基板２００を給電層として電解めっきを行なって第１電極パッド形成用開口２２０内の支持基板２００上にＡｕを析出させてＡｕ層１７０を形成し、さらにＡｕ層１７０の表面にＮｉを析出させてＮｉ層１７２を積層する。
図３Ｄにおいて、さらに、支持基板２００を給電層として電解めっきを行なって第１電極パッド形成用開口２２０内のＮｉ層１７２上にＣｕを析出させてＣｕ層１７４を積層して第１電極パッド１３０を形成する。これにより、第１電極パッド形成用開口２２０内には、Ａｕ層１７０、Ｎｉ層１７２、Ｃｕ層１７４による３層構造の第１電極パッド１３０が形成される。
図３Ｅにおいて、支持基板２００からドライフィルムレジスト２１０を剥離することにより、支持基板２００上には第１電極パッド１３０が積層された状態で残される。
図３Ｆにおいて、支持基板２００及び電極パッド１３０の表面に粗化処理（例えば、
ハーフエッチング処理）を施して支持基板２００及び電極パッド１３０の表面を粗面化する。尚、粗化処理によって得られる表面粗さは、例えば、Ｒａ＝０．２５μｍ〜０．７５μｍ程度とすることが好ましい。
図３Ｇにおいて、粗化処理された支持基板２００及び電極パッド１３０の表面にエポキシ樹脂やポリイミド樹脂等の樹脂フィルムをラミネートし、絶縁層２３０を形成する。
絶縁層２３０は、支持基板２００及び電極パッド１３０の表面が粗面化されているので、電極パッド１３０に対する密着性が高められ、熱応力によるデラミネーションの発生を抑制することが可能になる。
図３Ｈにおいて、支持基板２００及び電極パッド１３０の表面に密着された絶縁層２３０の上面をバフ研磨する。そして、電極パッド１３０の表面が露出するまでこの研磨処理を行なう。これで、電極パッド１３０の外周を覆う第１絶縁層１２１が得られる。
図３Ｉにおいて、平坦化された第１絶縁層１２１及び電極パッド１３０の表面にＣｕ等の無電解めっきによりシード層１９０を形成する。尚、シード層１９０の形成方法としては、他の薄膜形成法（スパッタ法やＣＶＤ法等）を用いても良いし、あるいはＣｕ以外の導電性金属を形成するようにしても良い。また、密着性向上のため、第１絶縁層１２１及び電極パッド１３０の表面に粗化処理を施してからシード層を形成しても良い。
図３Ｊにおいて、シード層１９０を形成した第１絶縁層１２１及び電極パッド１３０の表面(上面)にめっきレジストとしてドライフィルムレジスト２４０をラミネートする。そして、ドライフィルムレジスト２４０に対してパターニング(露光、現像)を施してシード層１９０の一部を露出する第２電極パッド形成用開口２５０を形成する。この第２電極パッド形成用開口２５０の内径は、第２電極パッド１３２の外径に相当し、第２電極パッド形成用開口２５０の深さは、第２電極パッド１３２の高さ(厚さ)を規定している。
図３Ｋにおいて、シード層１９０からの給電により電解Ｃｕめっきを行なって第２電極パッド形成用開口２５０内にＣｕを析出させて第１電極パッド１３０よりも大径な第２電極パッド１３２を形成する。これにより、第１電極パッド１３０の表面には、半径方向（面方向）に大径な第２電極パッド１３２が積層される。
図３Ｌにおいて、ドライフィルムレジスト２４０及び第２電極パッド１３２下方以外のシード層１９０を第１絶縁層１２１から除去する。これにより、第１絶縁層１２１上には第２電極パッド１３２が残される。尚、図３Ｌ以降の工程では、第２電極パッド１３２下方に介在するシード層１９０がＣｕ同士で一体化されるため、シード層１９０を省略してある。
図３Ｍにおいて、第２電極パッド１３２の表面に粗化処理（例えば、ハーフエッチング処理）を施した後、エポキシ樹脂やポリイミド樹脂等の樹脂フィルムをラミネートして第２絶縁層１２３を形成する。これで、第１電極パッド１３０、第２電極パッド１３２を有する第１層１２２が得られる。そして、第２電極パッド１３２の表面中央が露出するように、例えば、第２絶縁層１２３にレーザ光を照射してビアホール２６０を形成する。
図３Ｎにおいて、第２絶縁層１２３の表面及びビアホール２６０の内面に、無電解銅めっきによりシード層２８２を形成する。次いで、第２絶縁層１２３の表面(上面)にめっきレジストとしてドライフィルムレジスト２７０をラミネートする。そして、ドライフィルムレジスト２７０に対してパターニング(露光、現像)を施してシード層２８２の一部を露出する配線パターン形成用開口２８０を形成する。
図３Ｏにおいて、シード層２８２の給電により電解Ｃｕめっきを行なってビアホール２６０、配線パターン形成用開口２８０内のシード層２８２上にＣｕを析出させてビア１３４及び配線パターン層１４０を形成する。
図３Ｐにおいて、ドライフィルムレジスト２７０及び配線パターン層１４０下方以外のシード層２８２を第２絶縁層１２３から除去する。これにより、第２絶縁層１２３上には配線パターン層１４０が残される。尚、図３Ｐ以降では、シード層２８２の図示を省略してある。
図３Ｑにおいて、第２絶縁層１２３及び配線パターン層１４０の表面に粗化処理（ハーフエッチング処理）を施した後、エポキシ樹脂を主成分としたフィルム状の所謂ビルトアップ樹脂２８４（要求される硬度または柔軟性に応じてフィラーの含有率を適宜変更しても良い）をラミネートして第２層１２４の絶縁層(第３の絶縁層)を形成する。そして、配線パターン層１４０の表面が露出するように、例えば、レーザ光を照射してビアホール２９０を形成する。
続いて、上記図３Ｍ〜図３Ｑの工程を繰り返すことにより、第２層１２４のビア１４２及び第３層１２６の配線パターン層１５０を形成する。また、配線基板１２０を４層以上に積層する場合には、その分上記図３Ｍ〜図３Ｑの工程を繰り返せば良い。
図３Ｒにおいて、第３層１２６の絶縁層の表面(上面)にＣｕ等の無電解めっきによりシード層３１４を形成し、次いで、めっきレジストとしてドライフィルムレジスト３００をラミネートする。尚、シード層３１４の形成方法としては、無電解Ｃｕめっき以外の薄膜形成法を用いても良いし、Ｃｕ以外の導電性金属で形成しても良い。
そして、ドライフィルムレジスト３００に対してパターニング(露光、現像)を施してシード層３１４の一部を露出する電極形成用開口３１０を形成する。次いで、シード層３１４への給電により電解Ｃｕめっきを行なってビアホール３１２、電極形成用開口３１０内にＣｕを析出させてビア１５２及び第３電極パッド１６０を形成する。その後、ドライフィルムレジスト３００及び第３電極パッド１６０下方以外のシード層３１４を除去する。尚、図３Ｓ以降の工程では、第３電極パッド１６０下方に介在するシード層３１４がＣｕ同士で一体化されるため、シード層３１４を省略してある。
図３Ｓにおいて、第３層１２６の絶縁層の表面(上面)にソルダレジスト３２０をラミネートして第４層１２８の絶縁層を形成した後、第３電極パッド１６０の中心部が露出されるように開口３３０を形成する。
図３Ｔにおいて、支持基板２００をウェットエッチングにより除去して配線基板１２０を得る。尚、支持基板２００としては、２枚の支持基板２００を上下方向に貼り合わせたものを用い、その上面側及び下面側の両面に配線基板１２０を積層することも可能である。その場合は、２枚の支持基板２００を２分割してからウェットエッチングにより支持基板２００を除去する。
この後は、図２に示されるように、配線基板１２０の第１電極パッド１３０にはんだボールを搭載し、リフローすることにより、半導体チップ１１０は、各端子がはんだバンプ１８０を介して電極パッド１３０に接続されて、配線基板１２０に実装される。尚、半導体チップ１１０を配線基板１２０に実装する工程は、適宜選択される工程であり、例えば、顧客からの要望に応じて半導体チップ１１０を配線基板１２０に実装する場合と、配線基板１２０が納品された取引先において、半導体チップ１１０を配線基板１２０に実装する場合がある。
また、はんだバンプ１８０形成のためリフローの際に熱応力が発生した場合には、第２電極パッド１３２が第１電極パッド１３０の外径よりの半径方向（平面方向）にはみ出すように形成されているため、熱応力の進行方向が第２電極パッド１３２によって遮断され、第１絶縁層１２１と第２絶縁層１２３との境界面の沿う方向で吸収される。そのため、実施例１の配線基板１２０では、第２電極パッド１３２の外周を覆う第２絶縁層１２３において、クラックが発生することを防止できる。
図４は実施例１の変形例を示す図である。図４に示されるように、この変形例では配線基板１２０が上記実施例１の場合と上下方向が逆向きに用いられる。すなわち、第３電極パッド１６０には、はんだバンプ１８０を介して半導体チップ１１０が実装され、第１電極パッド１３０には、はんだボールをリフローしてはんだバンプ３４０を形成する。
半導体チップ１１０は、上記図２及び図４に示されるように、配線基板１２０の第１電極パッド１３０または第３電極パッド１６０のどちらに実装しても良い。
尚、この変形例では、第３電極パッド１６０にＡｕ層とＮｉ層とが積層されためっき層（Ａｕ層が表面に露出するように積層する）を設けても良い。
また、この変形例の場合、前述した図３Ｓの工程で、半導体チップ１１０を配線基板１２０に搭載し、その後、支持基板２００除去することにより、半導体装置を完成するようにしても良い。
また、この変形例においても、半導体チップ１１０と配線基板１２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
また、この変形例の配線基板１２０に搭載される半導体チップ１１０は、ワイヤボンディングにより実装されても良い。
図５は配線基板の実施例２が適用された半導体装置を示す縦断面図である。尚、図５において、上記実施例１と同一部分には、同一符号を付してその説明を省略する。
図５に示されるように、実施例２の半導体装置４００に用いられる配線基板４２０は、第１電極パッド１３０の表面（Ａｕ層１７０側の端面）が第１絶縁層１２１の表面よりも凹んだ電極開口４３０に形成されている。そのため、はんだバンプ１８０は、はんだボールを電極開口４３０に挿入した状態でリフロー(加熱処理)し、Ａｕ層１７０側に形成される。尚、この実施例２の半導体装置４００において、半導体チップ１１０と配線基板１２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
ここで、半導体装置４００に用いられる配線基板４２０の製造方法について図６Ａ〜図６Ｔを参照して説明する。図６Ａ〜図６Ｔは実施例２の配線基板４２０の製造方法（その１〜その２０）を説明するための図である。尚、図６Ａ〜図６Ｔにおいては、電極パッド１３０が配線基板１２０の下面側となるフェイスダウンの向き（前述した図５に示す積層構造と上下方向に逆の向き）で各層を積層する。
図６Ａにおいて、まず、所定の厚さを有する平板状のＣｕ板やＣｕ箔からなる支持基板２００を用意する。そして、支持基板２００の上面にめっきレジストとしてドライフィルムレジスト２１０をラミネートする。
図６Ｂにおいて、ドライフィルムレジスト２１０に対して露光により支持基板２００の一部を露出する第１電極パッド形成用開口２２０を形成する。この第１電極パッド形成用開口２２０の内径は、第１電極パッド１３０の外径に相当する。
次いで、第１電極パッド形成用開口２２０内に対して支持基板２００を給電層として電解Ｃｕめっきを行なって第１電極パッド形成用開口２２０内の支持基板２００上にＣｕを析出させてＣｕ層４４０を形成する。
さらに、図６Ｃにおいて、支持基板２００を給電層として電解めっきを行なって第１電極パッド形成用開口２２０内のＣｕ層４４０上にＡｕを析出させてＡｕ層１７０を形成し、さらにＡｕ層１７０の表面にＮｉを析出させてＮｉ層１７２を積層する。
図６Ｄにおいて、さらに、支持基板２００を給電層として電解めっきを行なって第１電極パッド形成用開口２２０内のＮｉ層１７２上にＣｕを析出させてＣｕ層１７４を積層する。これにより、第１電極パッド形成用開口２２０内には、Ｃｕ層４４０と、Ａｕ層１７０、Ｎｉ層１７２、Ｃｕ層１７４による第１電極パッド１３０とが形成される。
図６Ｅにおいて、支持基板２００からドライフィルムレジスト２１０を剥離することにより、支持基板２００上にはＣｕ層４４０と第１電極パッド１３０とが積層された状態で残される。
図６Ｆ〜図６Ｓに示す各工程は、前述した実施例１の図３Ｆ〜図３Ｓに示す各工程と同様な処理を行なうため、ここでは、その説明を省略する。
図６Ｔにおいて、支持基板２００をウェットエッチングにより除去し、さらにＣｕ層４４０も除去して配線基板４２０を得る。実施例２の配線基板４２０は、Ｃｕ層４４０が除去されることにより下面側(チップ実装側)に電極開口４３０が形成される。
尚、支持基板２００としては、２枚の支持基板２００を上下方向に貼り合わせたものを用い、その上面側及び下面側の両面に配線基板１２０を積層することも可能である。その場合は、２枚の支持基板２００を２分割してからウェットエッチングにより支持基板２００を除去する。
この後は、図５に示されるように、電極開口４３０のＡｕ層１７０にはんだボールを搭載し、リフローすることにより、半導体チップ１１０は、各端子がはんだバンプ１８０を介して第１電極パッド１３０に接続されて、配線基板１２０に実装される。尚、半導体チップ１１０を配線基板１２０に実装する工程は、適宜選択される工程であり、例えば、顧客からの要望に応じて半導体チップ１１０を配線基板１２０に実装する場合と、配線基板１２０が納品された取引先において、半導体チップ１１０を配線基板１２０に実装する場合がある。
このように、実施例２の配線基板４２０は、下面側(チップ実装側)に電極開口４３０が形成されるため、半導体チップ１１０を実装する際には、はんだバンプ１８０が、電極開口４３０にリフロー(加熱処理)されて第１電極パッド１３０のＡｕ層１７０側に接合される。そのため、はんだバンプ１８０は、第１電極パッド１３０に確実に接合されると共に、電極開口４３０の周縁部により半径方向の接合強度も強化される。
また、はんだバンプ１８０形成のためリフローの際に熱応力が発生した場合には、幅広に形成された第２電極パッド１３２が第１電極パッド１３０の外径よりの半径方向（平面方向）にはみ出すように形成されているため、熱応力の進行方向が第２電極パッド１３２によって遮断され、第１絶縁層１２１と第２絶縁層１２３との境界面の沿う方向で吸収される。そのため、実施例２の配線基板４２０では、実施例１と同様に、第２電極パッド１３２の外周を覆う第２絶縁層１２３において、クラックが発生することを防止できる。
図７は実施例２の変形例を示す図である。図７に示されるように、この変形例では配線基板４２０が上記実施例２の場合と上下方向が逆向きに用いられる。すなわち、第３電極パッド１６０には、はんだバンプ１８０を介して半導体チップ１１０が実装され、第１電極パッド１３０には、はんだボールをリフローしてはんだバンプ３４０を形成する。この場合、はんだバンプ３４０は、電極開口４３０の周縁部により半径方向の接合強度が強化される。
半導体チップ１１０は、上記図５及び図７に示されるように、配線基板４２０の第１電極パッド１３０または第３電極パッド１６０のどちらに実装しても良い。
尚、この変形例では、第３電極パッド１６０にＡｕ層とＮｉ層とが積層されためっき層（Ａｕ層が表面に露出するように積層する）を設けても良い。
また、この変形例の場合、前述した図６Ｓの工程で、半導体チップ１１０を配線基板４２０に搭載し、その後、支持基板２００除去することにより、半導体装置を完成するようにしても良い。
また、この変形例においても、半導体チップ１１０と配線基板１２０との間に、絶縁性を有するアンダーフィル樹脂を充填しても良い。
また、この変形例の配線基板４２０に搭載される半導体チップ１１０は、ワイヤボンディングにより実装されても良い。
本発明の電極パッドは、半導体チップ搭載用の電極パッドだけでなく、ＢＧＡ（Ball Grid Array）、ＰＧＡ（Pin Grid Array）、ＬＧＡ（Land Grid Array）のような外部接続用の電極パッドにも適用できるのは勿論である。
本発明は、上記はんだバンプ１８０を形成する構成の半導体装置に限らず、基板に電子部品が搭載された構成、あるいは基板に配線パターンが形成された構成でも良いので、例えば、はんだバンプを介して基板上に接合されるフリップチップ、あるいははんだバンプを介して回路基板を接合させる多層基板やインターポーザにも適用することができるのは勿論である。
従来の配線基板の構造の一例を示す図である。 本発明による配線基板の実施例１が適用された半導体装置を示す縦断面図である。 実施例１の配線基板の製造方法（その１）を説明するための図である。 実施例１の配線基板の製造方法（その２）を説明するための図である。 実施例１の配線基板の製造方法（その３）を説明するための図である。 実施例１の配線基板の製造方法（その４）を説明するための図である。 実施例１の配線基板の製造方法（その５）を説明するための図である。 実施例１の配線基板の製造方法（その６）を説明するための図である。 実施例１の配線基板の製造方法（その７）を説明するための図である。 実施例１の配線基板の製造方法（その８）を説明するための図である。 実施例１の配線基板の製造方法（その９）を説明するための図である。 実施例１の配線基板の製造方法（その１０）を説明するための図である。 実施例１の配線基板の製造方法（その１１）を説明するための図である。 実施例１の配線基板の製造方法（その１２）を説明するための図である。 実施例１の配線基板の製造方法（その１３）を説明するための図である。 実施例１の配線基板の製造方法（その１４）を説明するための図である。 実施例１の配線基板の製造方法（その１５）を説明するための図である。 実施例１の配線基板の製造方法（その１６）を説明するための図である。 実施例１の配線基板の製造方法（その１７）を説明するための図である。 実施例１の配線基板の製造方法（その１８）を説明するための図である。 実施例１の配線基板の製造方法（その１９）を説明するための図である。 実施例１の配線基板の製造方法（その２０）を説明するための図である。 実施例１の変形例を示す図である。 配線基板の実施例２が適用された半導体装置を示す縦断面図である。 実施例２の配線基板の製造方法（その１）を説明するための図である。 実施例２の配線基板の製造方法（その２）を説明するための図である。 実施例２の配線基板の製造方法（その３）を説明するための図である。 実施例２の配線基板の製造方法（その４）を説明するための図である。 実施例２の配線基板の製造方法（その５）を説明するための図である。 実施例２の配線基板の製造方法（その６）を説明するための図である。 実施例２の配線基板の製造方法（その７）を説明するための図である。 実施例２の配線基板の製造方法（その８）を説明するための図である。 実施例２の配線基板の製造方法（その９）を説明するための図である。 実施例２の配線基板の製造方法（その１０）を説明するための図である。 実施例２の配線基板の製造方法（その１１）を説明するための図である。 実施例２の配線基板の製造方法（その１２）を説明するための図である。 実施例２の配線基板の製造方法（その１３）を説明するための図である。 実施例２の配線基板の製造方法（その１４）を説明するための図である。 実施例２の配線基板の製造方法（その１５）を説明するための図である。 実施例２の配線基板の製造方法（その１６）を説明するための図である。 実施例２の配線基板の製造方法（その１７）を説明するための図である。 実施例２の配線基板の製造方法（その１８）を説明するための図である。 実施例２の配線基板の製造方法（その１９）を説明するための図である。 実施例２の配線基板の製造方法（その２０）を説明するための図である。 実施例２の変形例を示す図である。
符号の説明
１００ 半導体装置
１１０ 半導体チップ
１２０ 配線基板
１２１ 第１絶縁層
１２２ 第１層
１２３ 第２絶縁層
１２４ 第２層
１２６ 第３層
１２８ 第４層
１３０ 第１電極パッド
１３２ 第２電極パッド
１３４，１４２，１５２ ビア
１４０，１５０ 配線パターン層
１６０ 第３電極パッド
１７０ Ａｕ層
１７２ Ｎｉ層
１７４ Ｃｕ層
１８０ はんだバンプ
２００ 支持基板
２２０ 第１電極パッド形成用開口
２５０ 第２電極パッド形成用開口

Claims (5)

  1. 支持基板上に第1電極パッドを形成する第１工程と、
    前記支持基板の表面に前記第1電極パッドの外周を囲む第１絶縁層を積層する第２工程と、
    前記第１電極パッドの表面から前記第１絶縁層の表面にかけて前記第１電極パッドの外周より平面方向に幅広な第２電極パッドを形成する第３工程と、
    前記第２電極パッド及び前記第１絶縁層の表面に第２絶縁層を積層する第４工程と、
    前記第２絶縁層の表面に前記第２電極パッドと電気的に接続される配線層を形成する第５工程と、
    前記支持基板を除去して前記第１電極パッドを露出する第６工程と、
    を有することを特徴とする配線基板の製造方法。
  2. 前記第２工程は、前記第１絶縁層を積層する前に前記第１電極パッドの表面を粗面化する工程を含むことを特徴とする請求項１に記載の配線基板の製造方法。
  3. 前記支持基板は金属からなり、
    前記第１工程は、前記支持基板と前記第１電極パッドとの間に前記支持基板と同種の金属層を形成する工程を含み、
    前記第６工程は、前記支持基板を除去すると共に、前記金属層を除去して前記第１電極パッドの端面が凹部を形成する工程を含むことを特徴とする請求項１または２に記載の配線基板の製造方法。
  4. 前記請求項１乃至請求項３の何れか１項に記載された配線基板の製造方法を用いた半導体装置の製造方法であって、
    前記第１電極パッドにはんだバンプを介して半導体チップを実装する工程を有することを特徴とする半導体装置の製造方法。
  5. 第１電極パッドと、
    前記第１電極パッドの外周を囲む第１絶縁層と、
    前記第１電極パッドの表面及び前記第１絶縁層の表面に積層される第２絶縁層と、
    を有する配線基板において、
    前記第１電極パッドと前記第２絶縁層との間に前記第１電極パッドの外周より平面方向に幅広な第２電極パッドを設けたことを特徴とする配線基板。
JP2007089019A 2007-03-29 2007-03-29 配線基板の製造方法及び半導体装置の製造方法及び配線基板 Active JP5324051B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007089019A JP5324051B2 (ja) 2007-03-29 2007-03-29 配線基板の製造方法及び半導体装置の製造方法及び配線基板
KR1020080023686A KR20080088403A (ko) 2007-03-29 2008-03-14 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
TW097110349A TWI443791B (zh) 2007-03-29 2008-03-24 佈線基板之製造方法、半導體裝置之製造方法及佈線基板
US12/056,514 US20080308308A1 (en) 2007-03-29 2008-03-27 Method of manufacturing wiring board, method of manufacturing semiconductor device and wiring board
CNA200810089127XA CN101276761A (zh) 2007-03-29 2008-03-28 制造配线基板的方法、制造半导体器件的方法及配线基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007089019A JP5324051B2 (ja) 2007-03-29 2007-03-29 配線基板の製造方法及び半導体装置の製造方法及び配線基板

Publications (2)

Publication Number Publication Date
JP2008251702A true JP2008251702A (ja) 2008-10-16
JP5324051B2 JP5324051B2 (ja) 2013-10-23

Family

ID=39976332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007089019A Active JP5324051B2 (ja) 2007-03-29 2007-03-29 配線基板の製造方法及び半導体装置の製造方法及び配線基板

Country Status (5)

Country Link
US (1) US20080308308A1 (ja)
JP (1) JP5324051B2 (ja)
KR (1) KR20080088403A (ja)
CN (1) CN101276761A (ja)
TW (1) TWI443791B (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135474A (ja) * 2008-12-03 2010-06-17 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP2011129808A (ja) * 2009-12-21 2011-06-30 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2011155251A (ja) * 2009-12-28 2011-08-11 Ngk Spark Plug Co Ltd 多層配線基板
JP2011171397A (ja) * 2010-02-16 2011-09-01 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP2011171398A (ja) * 2010-02-16 2011-09-01 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
JP2011205036A (ja) * 2010-03-26 2011-10-13 Ngk Spark Plug Co Ltd 多層配線基板
KR101103857B1 (ko) * 2008-10-21 2012-01-11 인터내셔널 비지네스 머신즈 코포레이션 인쇄 배선 보드 및 그 제조 방법
JP2012124363A (ja) * 2010-12-09 2012-06-28 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2012204701A (ja) * 2011-03-26 2012-10-22 Fujitsu Ltd 回路基板の製造方法及び電子装置の製造方法
US8707554B2 (en) 2009-12-28 2014-04-29 Ngk Spark Plug Co., Ltd. Method of manufacturing multilayer wiring substrate
JP2014132673A (ja) * 2014-02-12 2014-07-17 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2016039368A (ja) * 2014-08-11 2016-03-22 インテル・コーポレーション 仕上げ層を含むナロウファクタビアを有する電子パッケージ
JPWO2014188760A1 (ja) * 2013-05-21 2017-02-23 株式会社村田製作所 モジュール
JP2017537461A (ja) * 2014-10-08 2017-12-14 レイセオン カンパニー 相互接続遷移装置
KR20190058459A (ko) 2016-10-06 2019-05-29 미쓰이금속광업주식회사 다층 배선판의 제조 방법
KR20190058460A (ko) 2016-10-06 2019-05-29 미쓰이금속광업주식회사 다층 배선판의 제조 방법
US10333212B2 (en) 2014-12-22 2019-06-25 Raytheon Company Radiator, solderless interconnect thereof and grounding element thereof
KR20190088465A (ko) 2016-11-28 2019-07-26 미쓰이금속광업주식회사 다층 배선판의 제조 방법
KR20190088470A (ko) 2016-11-28 2019-07-26 미쓰이금속광업주식회사 다층 배선판의 제조 방법
US11329019B2 (en) 2019-11-27 2022-05-10 Socionext Inc. Semiconductor device
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8132321B2 (en) * 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
JP2010087229A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
CN101996900B (zh) * 2009-08-25 2012-09-26 中芯国际集成电路制造(上海)有限公司 再分布结构的形成方法
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP2011222946A (ja) * 2010-03-26 2011-11-04 Sumitomo Bakelite Co Ltd 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
JP5547615B2 (ja) * 2010-11-15 2014-07-16 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
TWI528517B (zh) * 2013-03-26 2016-04-01 威盛電子股份有限公司 線路基板、半導體封裝結構及線路基板製程
CN105097564B (zh) * 2014-05-12 2018-03-30 中芯国际集成电路制造(上海)有限公司 芯片封装结构的处理方法
CN104576425A (zh) * 2014-12-16 2015-04-29 南通富士通微电子股份有限公司 单层基板封装工艺
CN104576586A (zh) * 2014-12-16 2015-04-29 南通富士通微电子股份有限公司 单层基板封装结构
JP6373219B2 (ja) * 2015-03-31 2018-08-15 太陽誘電株式会社 部品内蔵基板および半導体モジュール
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
JP6705718B2 (ja) * 2016-08-09 2020-06-03 新光電気工業株式会社 配線基板及びその製造方法
CN111293072B (zh) * 2018-12-10 2023-06-20 联华电子股份有限公司 半导体元件及其制作方法
TWI831318B (zh) * 2021-08-06 2024-02-01 美商愛玻索立克公司 電子器件封裝用基板、其製造方法及包括其的電子器件封裝

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126797A (ja) * 1997-10-23 1999-05-11 Kyocera Corp 配線基板の接続構造
JP2001036238A (ja) * 1999-07-19 2001-02-09 Nitto Denko Corp 回路基板の製造方法および回路基板
JP2002110717A (ja) * 2000-10-02 2002-04-12 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002124767A (ja) * 2000-10-18 2002-04-26 Nitto Denko Corp 回路基板の製造方法
JP2003347459A (ja) * 2002-05-27 2003-12-05 Nec Corp 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP2005327780A (ja) * 2004-05-12 2005-11-24 Nec Corp 配線基板及びそれを用いた半導体パッケージ
JP2006186321A (ja) * 2004-12-01 2006-07-13 Shinko Electric Ind Co Ltd 回路基板の製造方法及び電子部品実装構造体の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219669A (en) * 1990-04-26 1993-06-15 International Business Machines Corporation Layer thin film wiring process featuring self-alignment of vias
US6871396B2 (en) * 2000-02-09 2005-03-29 Matsushita Electric Industrial Co., Ltd. Transfer material for wiring substrate
TW511422B (en) * 2000-10-02 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device
JP4181778B2 (ja) * 2002-02-05 2008-11-19 ソニー株式会社 配線基板の製造方法
US6815126B2 (en) * 2002-04-09 2004-11-09 International Business Machines Corporation Printed wiring board with conformally plated circuit traces
US7474538B2 (en) * 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
US7894203B2 (en) * 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
US20050001316A1 (en) * 2003-07-01 2005-01-06 Motorola, Inc. Corrosion-resistant bond pad and integrated device
TWI287957B (en) * 2005-04-27 2007-10-01 Phoenix Prec Technology Corp Circuit board structure and fabricating method thereof
US7394028B2 (en) * 2006-02-23 2008-07-01 Agere Systems Inc. Flexible circuit substrate for flip-chip-on-flex applications

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126797A (ja) * 1997-10-23 1999-05-11 Kyocera Corp 配線基板の接続構造
JP2001036238A (ja) * 1999-07-19 2001-02-09 Nitto Denko Corp 回路基板の製造方法および回路基板
JP2002110717A (ja) * 2000-10-02 2002-04-12 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002124767A (ja) * 2000-10-18 2002-04-26 Nitto Denko Corp 回路基板の製造方法
JP2003347459A (ja) * 2002-05-27 2003-12-05 Nec Corp 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP2005327780A (ja) * 2004-05-12 2005-11-24 Nec Corp 配線基板及びそれを用いた半導体パッケージ
JP2006186321A (ja) * 2004-12-01 2006-07-13 Shinko Electric Ind Co Ltd 回路基板の製造方法及び電子部品実装構造体の製造方法

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103857B1 (ko) * 2008-10-21 2012-01-11 인터내셔널 비지네스 머신즈 코포레이션 인쇄 배선 보드 및 그 제조 방법
US8209856B2 (en) 2008-10-21 2012-07-03 International Business Machines Corporation Printed wiring board and method for manufacturing the same
JP2010135474A (ja) * 2008-12-03 2010-06-17 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP2011129808A (ja) * 2009-12-21 2011-06-30 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2011155251A (ja) * 2009-12-28 2011-08-11 Ngk Spark Plug Co Ltd 多層配線基板
US8707554B2 (en) 2009-12-28 2014-04-29 Ngk Spark Plug Co., Ltd. Method of manufacturing multilayer wiring substrate
US8772643B2 (en) 2010-02-16 2014-07-08 Ngk Spark Plug Co., Ltd. Multilayer wiring substrate, and method of manufacturing the same
JP2011171397A (ja) * 2010-02-16 2011-09-01 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP2011171398A (ja) * 2010-02-16 2011-09-01 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
US8859077B2 (en) 2010-02-16 2014-10-14 Ngk Spark Plug Co., Ltd. Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate
JP2011205036A (ja) * 2010-03-26 2011-10-13 Ngk Spark Plug Co Ltd 多層配線基板
US8658905B2 (en) 2010-03-26 2014-02-25 Ngk Spark Plug Co., Ltd. Multilayer wiring substrate
JP2012124363A (ja) * 2010-12-09 2012-06-28 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2012204701A (ja) * 2011-03-26 2012-10-22 Fujitsu Ltd 回路基板の製造方法及び電子装置の製造方法
US8959758B2 (en) 2011-03-26 2015-02-24 Fujitsu Limited Method of manufacturing circuit board, method of manufacturing electronic device, and electronic device
US9386700B2 (en) 2011-03-26 2016-07-05 Fujitsu Limited Method of manufacturing circuit board, method of manufacturing electronic device, and electronic device
JPWO2014188760A1 (ja) * 2013-05-21 2017-02-23 株式会社村田製作所 モジュール
JP2014132673A (ja) * 2014-02-12 2014-07-17 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2016039368A (ja) * 2014-08-11 2016-03-22 インテル・コーポレーション 仕上げ層を含むナロウファクタビアを有する電子パッケージ
JP2017537461A (ja) * 2014-10-08 2017-12-14 レイセオン カンパニー 相互接続遷移装置
US10333212B2 (en) 2014-12-22 2019-06-25 Raytheon Company Radiator, solderless interconnect thereof and grounding element thereof
KR20190058460A (ko) 2016-10-06 2019-05-29 미쓰이금속광업주식회사 다층 배선판의 제조 방법
KR20190058459A (ko) 2016-10-06 2019-05-29 미쓰이금속광업주식회사 다층 배선판의 제조 방법
US10840180B2 (en) 2016-10-06 2020-11-17 Mitsui Mining & Smelting Co., Ltd. Production method for multilayer wiring board
KR20190088465A (ko) 2016-11-28 2019-07-26 미쓰이금속광업주식회사 다층 배선판의 제조 방법
KR20190088470A (ko) 2016-11-28 2019-07-26 미쓰이금속광업주식회사 다층 배선판의 제조 방법
US11525073B2 (en) 2016-11-28 2022-12-13 Mitsui Mining & Smelting Co., Ltd. Multilayer circuit board manufacturing method
US11527415B2 (en) 2016-11-28 2022-12-13 Mitsui Mining & Smelting Co., Ltd. Multilayer circuit board manufacturing method
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
US11329019B2 (en) 2019-11-27 2022-05-10 Socionext Inc. Semiconductor device
US11694985B2 (en) 2019-11-27 2023-07-04 Socionext Inc. Semiconductor device

Also Published As

Publication number Publication date
JP5324051B2 (ja) 2013-10-23
US20080308308A1 (en) 2008-12-18
TW200839993A (en) 2008-10-01
TWI443791B (zh) 2014-07-01
CN101276761A (zh) 2008-10-01
KR20080088403A (ko) 2008-10-02

Similar Documents

Publication Publication Date Title
JP5324051B2 (ja) 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5032187B2 (ja) 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP4881211B2 (ja) 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP4361826B2 (ja) 半導体装置
US9119319B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
JP6375159B2 (ja) 配線基板、半導体パッケージ
JP6247032B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
US9338886B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2013214578A (ja) 配線板及びその製造方法
JP2007053327A (ja) 電子部品実装構造及びその製造方法
JP2004022730A (ja) 半導体装置及びその製造方法
JP2017108019A (ja) 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
JP2009253261A (ja) 高密度回路基板及びその形成方法
JP2017084997A (ja) プリント配線板及びその製造方法
TWI454198B (zh) 配線基板製造方法
TWI458416B (zh) 配線基板製造方法
JP2009252942A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2015185773A (ja) 配線基板及びその製造方法
JP5128180B2 (ja) チップ内蔵基板
JP2022133182A (ja) 部品内蔵基板及び部品内蔵基板の製造方法
JP2014053642A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130716

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130718

R150 Certificate of patent or registration of utility model

Ref document number: 5324051

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150