JP2022133182A - 部品内蔵基板及び部品内蔵基板の製造方法 - Google Patents

部品内蔵基板及び部品内蔵基板の製造方法 Download PDF

Info

Publication number
JP2022133182A
JP2022133182A JP2021032142A JP2021032142A JP2022133182A JP 2022133182 A JP2022133182 A JP 2022133182A JP 2021032142 A JP2021032142 A JP 2021032142A JP 2021032142 A JP2021032142 A JP 2021032142A JP 2022133182 A JP2022133182 A JP 2022133182A
Authority
JP
Japan
Prior art keywords
layer
metal
component
wiring
metal pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021032142A
Other languages
English (en)
Inventor
崇志 春日
Takashi Kasuga
隆史 佐藤
Takashi Sato
康之 山口
Yasuyuki Yamaguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2021032142A priority Critical patent/JP2022133182A/ja
Priority to US17/674,231 priority patent/US20220278045A1/en
Publication of JP2022133182A publication Critical patent/JP2022133182A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】電子部品を搭載する金属パッド層と絶縁樹脂層との間の密着力の低下を抑制できる部品内蔵基板等を提供する。【解決手段】部品内蔵基板は、第１の絶縁層と、第１の絶縁層上に形成された配線層及び金属パッド層と、配線層及び金属パッド上に形成された第２の絶縁層と、第２の絶縁層に形成され、金属パッド層を露出するキャビティと、を有する。更に、部品内蔵基板は、金属パッド層上に搭載された電子部品と、キャビティ内に充填され、電子部品を埋設する充填層と、を有する。更に、金属パッド層の金属が、配線層の金属より熱伝導率の低い金属を含む。【選択図】図１

Description

本発明は、部品内蔵基板及び部品内蔵基板の製造方法に関する。
近年、高密度な部品実装を実現するために、例えば、コンデンサ等の電子部品を基板の内部に内蔵する部品内蔵基板が注目されている。部品内蔵基板は、例えば、絶縁樹脂層と導体層とからなる層を積層した基板にキャビティを設け、電子部品が配置されたキャビティ内に充填樹脂を充填することで製造される。
電子部品は、例えば、接着材等によって、基板内部の導体層に接着される。具体的には、キャビティの底面に露出する導体層内の銅パッド層に、半硬化状態の接着材によって電子部品が仮接着され、接着材が半硬化状態のままキャビティ内に充填樹脂が充填される。そして、充填樹脂が熱硬化される際に、同時に半硬化状態の接着材が熱硬化されることにより、基板に内蔵された電子部品が銅パッド層に接着される。そして、電子部品上方の充填樹脂にはビアが形成され、ビアを介して電子部品の電極と基板表面の配線層とが接続されることで、部品内蔵基板が製造されることになる。
特開２０１６－０９６１７０号公報 特開２０２０－１８１９３４号公報 特開２０１６－１４９４１１号公報
しかしながら、レーザ加工を用いて絶縁樹脂層の一部にキャビティを形成する工程では、レーザ加工の加工熱によってキャビティ底面にある銅パッド層の温度が上昇し、銅パッド層下面にある絶縁樹脂層の界面の温度も上昇する。その結果、加工熱による温度上昇によってキャビティの底面の銅パッド層下面にある絶縁樹脂層の界面が変質し、銅パッド層である金属パッド層と絶縁樹脂層との間の密着力が低下してしまう。
開示の技術は、かかる点に鑑みてなされたものであって、電子部品を搭載する金属パッド層と絶縁樹脂層との間の密着力の低下を抑制できる部品内蔵基板及び部品内蔵基板の製造方法を提供することを目的とする。
本願が開示する部品内蔵基板は、１つの態様において、第１の絶縁層と、第１の絶縁層上に形成された配線層及び金属パッド層と、配線層及び金属パッド上に形成された第２の絶縁層と、第２の絶縁層に形成され、金属パッド層を露出するキャビティと、を有する。更に、部品内蔵基板は、金属パッド層上に搭載された電子部品と、キャビティ内に充填され、電子部品を埋設する充填層と、を有する。更に、金属パッド層の金属が、配線層の金属より熱伝導率の低い金属を含む。
本願が開示する部品内蔵基板の１つの態様によれば、電子部品を搭載する金属パッド層と絶縁樹脂層との間の密着力の低下を抑制できる。
図１は、実施例１の部品内蔵基板（コアレスビルドアップ配線基板）の一例を示す説明図である。 図２は、部品内蔵基板の製造工程の手順の一例を示すフローチャートである。 図３は、部品内蔵基板の第１の配線層形成工程の一例を示す説明図である。 図４は、部品内蔵基板の第１の絶縁層形成工程の一例を示す説明図である。 図５は、部品内蔵基板の第１の開口形成工程の一例を示す説明図である。 図６は、部品内蔵基板のシード層形成工程の一例を示す説明図である。 図７は、部品内蔵基板の第１のパターン形成工程の一例を示す説明図である。 図８は、部品内蔵基板の第１の電解メッキ層形成工程の一例を示す説明図である。 図９は、部品内蔵基板の第１のパターン除去工程の一例を示す説明図である。 図１０は、部品内蔵基板の第２のパターン形成工程の一例を示す説明図である。 図１１は、部品内蔵基板の第２の電解メッキ層形成工程の一例を示す説明図である。 図１２は、部品内蔵基板の第２のパターン除去工程の一例を示す説明図である。 図１３は、部品内蔵基板のシード層除去工程の一例を示す説明図である。 図１４は、部品内蔵基板の絶縁層・配線層形成工程の一例を示す説明図である。 図１５は、部品内蔵基板のキャビティ形成工程の一例を示す説明図である。 図１６は、部品内蔵基板の部品配置工程の一例を示す説明図である。 図１７は、部品内蔵基板の充填工程の一例を示す説明図である。 図１８は、部品内蔵基板の第２の開口形成工程の一例を示す説明図である。 図１９は、部品内蔵基板の第２の配線層形成工程の一例を示す説明図である。 図２０は、部品内蔵基板のソルダーレジスト層形成工程の一例を示す説明図である。 図２１は、部品内蔵基板の接続端子形成工程の一例を示す説明図である。 図２２は、部品内蔵基板の支持体除去工程の一例を示す説明図である。 図２３は、部品内蔵基板の基板切断工程の一例を示す説明図である。 図２４は、完成品の部品内蔵基板の一例を示す説明図である。 図２５は、半導体装置の一例を示す説明図である。 図２６は、部品内蔵基板内の金属パッド層の一例を示す説明図である。 図２７は、他の金属パッド層の一例を示す説明図である。 図２８Ａは、他の金属パッド層の一例を示す説明図である。 図２８Ｂは、他の金属パッド層の一例を示す説明図である。 図２９は、実施例２の部品内蔵基板（コア付きのビルドアップ配線基板）の一例を示す説明図である。
以下、本願が開示する部品内蔵基板及び部品内蔵基板の製造方法の実施の形態について、図面を参照して詳細に説明する。尚、この実施の形態により本発明が限定されるものではない。
図１は、実施例１の部品内蔵基板（コアレスビルドアップ配線基板）１の一例を示す説明図である。図１においては、部品内蔵基板１の断面を模式的に示している。図１に示す部品内蔵基板１は、積層構造となっており、大きく分けてビルドアップ層２と、ソルダーレジスト層３とを有するコアレスビルドアップ配線基板である。そして、ビルドアップ層２には、コンデンサや半導体チップ等の電子部品８が埋設されている。ビルドアップ層２は、さらに第１層２Ａ、第２層２Ｂ、第３層２Ｃ及び充填層２Ｄに分かれる。第１層２Ａ、第２層２Ｂ及び第３層２Ｃには、隣接する層間がビアによって接続される導体層４（４Ａ、４Ｂ，４Ｃ，４Ｄ）が含まれる。以下においては、図１に示すように、第１層２Ａが最下層であり、ソルダーレジスト層３が最上層であるものとして説明するが、部品内蔵基板１は、例えば、上下反転して用いられても良く、任意の姿勢で用いられて良い。
第１層２Ａは、絶縁樹脂層と配線層４Ａとから形成されている、例えば、第１の絶縁層である。第１層２Ａを形成する絶縁樹脂層は、熱硬化により硬化し、第１層２Ａ内部の配線層４Ａを所定の位置に保持する。
第２層２Ｂは、第１層２Ａの上方に隣接して積層され、絶縁樹脂層と配線層４Ｂとから形成されている、例えば、第２の絶縁層である。第２層２Ｂを形成する絶縁樹脂層は、熱硬化により硬化し、第２層２Ｂ内部の配線層４Ｂを所定の位置に保持する。第２層２Ｂ内部の配線層４Ｂは、第１層２Ａ内部の配線層４Ａとビアによって接続されている。
第３層２Ｃは、第２層２Ｂの上方に隣接して積層され、絶縁樹脂層と配線層４Ｃとから形成されている。第３層２Ｃを形成する絶縁樹脂層は、熱硬化により硬化し、第３層２Ｃ内部の配線層４Ｃを所定の位置に保持する。第３層２Ｃ内部の配線層４Ｃは、第２層２Ｂ内部の配線層４Ｂとビアによって接続されている。第２層２Ｂ及び第３層２Ｃには、電子部品８が埋設されている。尚、第２層２Ｂ及び第３層２Ｃには、第１層２Ａの所定箇所の表面を露出し、電子部品８を収容するためのキャビティ９が形成されている。
充填層２Ｄは、後述する充填工程において、キャビティ９内に充填される充填樹脂で形成される層である。充填層２Ｄの表面には配線層４Ｄが形成され、これらの配線層４Ｄがソルダーレジスト層３によって被覆される。充填層２Ｄには、充填工程の後、ビアが形成されて、第３層２Ｃ内部の配線層４Ｃ又は電子部品８の電極８Ａと充填層２Ｄ表面の配線層４Ｄとが接続される。充填層２Ｄを形成する充填樹脂は、第１層２Ａから第３層２Ｃを形成する絶縁樹脂層と同様の樹脂であっても良い。尚、充填層２Ｄは、絶縁層の一種である。
導体層４は、例えば、銅等の金属から形成され、各層の絶縁樹脂層によって所定の位置に保持される。隣接する層の導体層４は、各層に形成されるビアを介して接続され、通電可能となっている。また、第２層２Ｂ内部の導体層４は、配線層４Ｂの他に、キャビティ９内に形成された金属パッド層６を有する。キャビティ９内の金属パッド層６には、電子部品８が接着材７によって接着されている。尚、接着材７は、例えば、ＤＡＦ（Die Attachment Film）等の接着材である。
金属パッド層６は、キャビティ９内に露出する第１層２Ａの所定箇所の面上に形成された第１の金属層６Ａと、キャビティ９内の第１の金属層６Ａ上に形成された第２の金属層６Ｂとを有する。更に、キャビティ９内の第２の金属層６Ｂ上には、電子部品８が接着材７を介して接続される。第１の金属層６Ａは、配線層等の導体層４の金属より熱伝導率の低い金属を含む。第１の金属層６Ａの金属は、配線層の主体となる、例えば、電解銅メッキ層の銅に比較して熱伝導率が低く、かつ、弾性率の高い材質、例えば、電解ニッケルメッキ層のニッケルの金属層である。尚、第１の金属層６Ａの金属としては、ニッケルの他に、例えば、鉄等の金属を用いても良い。また、第２の金属層６Ｂは、レーザ加工における高い反射率を有する、例えば、銅の金属層である。
金属パッド層６は、第２層２Ｂ及び第３層２Ｃのキャビティ９内で露出する第１層２Ａの面上にある無電解銅メッキのシード層５Ａ上に形成される。金属パッド層６内の第１の金属層６Ａは、キャビティ９内に露出する第１層２Ａ上のシード層５Ａ上に形成される。尚、第１の金属層６Ａ及び第２の金属層６Ｂの厚みは、第２層２Ｂの配線層４Ｂや第３層２Ｃの配線層４Ｃの厚みに関係なく任意に設定可能である。
ソルダーレジスト層３は、ビルドアップ層２内の充填層２Ｄの表面に配置された配線層４Ｄを被覆し、配線層４Ｄを保護する層である。尚、ソルダーレジスト層3は、絶縁層の一種である。例えば、半導体チップ５０等の外部部品が搭載される部分には、ソルダーレジスト層３に開口部が設けられ、ビルドアップ層２表面の配線層４Ｄに接続するバンプ１１が形成される。
電子部品８は、例えば、コンデンサや半導体チップ等の電子部品であり、第２層２Ｂ及び第３層２Ｃ内のキャビティ９内に埋設される。すなわち、電子部品８の周囲に充填樹脂が充填されることにより、電子部品８が充填層２Ｄでビルドアップ層２に埋め込まれている。電子部品８の下面は、接着材７によって金属パッド層６内の第２の金属層６Ｂに接着される接着面である。
次に部品内蔵基板１の製造工程について説明する。図２は、部品内蔵基板１の製造工程の手順の一例を示すフローチャートである。図２において部品内蔵基板１の製造工程としては、支持体１２に第１層２Ａの配線層４Ａを形成する第１の配線層形成工程を実行する（ステップＳ１）。尚、支持体１２上には、格子状に、複数の部品内蔵基板形成領域１２Ａが設けられている。各部品内蔵基板形成領域１２Ａ上には部品内蔵基板１が形成される。つまり、１枚の支持体１２上に複数の部品内蔵基板１が形成されることになる。製造工程としては、第１の配線層形成工程を実行した後、支持体１２に第１層２Ａを形成する第１の絶縁層形成工程を実行する（ステップＳ２）。
更に、製造工程としては、第１の絶縁層形成工程を実行した後、第１層２Ａ上に開口を形成する第１の開口形成工程を実行する（ステップＳ３）。製造工程としては、第１の開口形成工程を実行した後、第１層２Ａ上にシード層５Ａを形成するシード層形成工程を実行する（ステップＳ４）。
更に、製造工程としては、シード層形成工程を実行した後、シード層５Ａ上に第２層２Ｂの配線層４Ｂを形成するためのメッキレジストパターンを形成する第１のパターン形成工程を実行する（ステップＳ５）。製造工程としては、第１のパターン形成工程を実行した後、第２層２Ｂの配線層４Ｂを成す電解メッキ層を形成する第１の電解メッキ層形成工程を実行する（ステップＳ６）。製造工程としては、第１の電解メッキ層形成工程を実行した後、シード層５Ａ上に形成したメッキレジストパターンを除去する第１のパターン除去工程を実行する（ステップＳ７）。
更に、製造工程としては、第１のパターン除去工程を実行した後、シード層５Ａ上の所定箇所に金属パッド層６を形成するためのメッキレジストパターンを形成する第２のパターン形成工程を実行する（ステップＳ８）。製造工程としては、第２のパターン形成工程を実行した後、シード層５Ａ上に第１の金属層６Ａを形成し、第１の金属層６Ａ上に第２の金属層６Ｂを形成する第２の電解メッキ層形成工程を実行する（ステップＳ９）。尚、第２の電解メッキ層形成工程では、シード層５Ａ上に金属パッド層６を形成することになる。
更に、製造工程としては、第２の電解メッキ層形成工程を実行した後、第２のパターン形成工程で形成したメッキレジストパターンを除去する第２のパターン除去工程を実行する（ステップＳ１０）。更に、製造工程としては、第２のパターン除去工程を実行した後、第１層２Ａ上の不要なシード層５Ａを除去するシード層除去工程を実行する（ステップＳ１１）。製造工程としては、シード層除去工程を実行した後、第２層２Ｂ、第２層２Ｂ内の配線層４Ｂ、第３層２Ｃ、第３層２Ｃ内の配線層４Ｃを形成する絶縁層・配線層形成工程を実行する（ステップＳ１２）。
更に、製造工程としては、絶縁層・配線層形成工程を実行した後、第２層２Ｂ内の金属パッド層６の第２の金属層６Ｂの表面が露出するように第２層２Ｂ及び第３層２Ｃにキャビティ９を形成するためのキャビティ形成工程を実行する（ステップＳ１３）。製造工程としては、キャビティ形成工程を実行した後、第２層２Ｂ及び第３層２Ｃに形成されたキャビティ９内の金属パッド層６上に接着材７を介して電子部品８を配置する部品配置工程を実行する（ステップＳ１４）。
更に、製造工程としては、部品配置工程を実行した後、キャビティ９内に充填樹脂を充填して充填層２Ｄでキャビティ９内に電子部品８を埋設する充填工程を実行する（ステップＳ１５）。製造工程としては、充填工程を実行した後、開口を充填層２Ｄに形成する第２の開口形成工程を実行する（ステップＳ１６）。尚、開口は、例えば、キャビティ９内の電子部品８の電極８Ａや第３層２Ｃの配線層４Ｃと接続するためのビアを形成するための開口である。
更に、製造工程としては、第２の開口形成工程を実行した後、充填層２Ｄに配線層４Ｄを形成する第２の配線層形成工程を実行する（ステップＳ１７）。製造工程としては、第２の配線層形成工程を実行した後、充填層２Ｄ上にソルダーレジスト層３を形成するソルダーレジスト層形成工程を実行する（ステップＳ１８）。
製造工程としては、ソルダーレジスト層形成工程を実行した後、ソルダーレジスト層３上に接続端子１０を形成する接続端子形成工程を実行する（ステップＳ１９）。更に、製造工程としては、接続端子形成工程を実行した後、接続端子１０を形成した部品内蔵基板１内の第１層２Ａ下にある支持体１２を除去する支持体除去工程を実行する（ステップＳ２０）。更に、製造工程としては、支持体除去工程を実行した後、支持体１２を除去した部品内蔵基板１を切断する基板切断工程を実行し（ステップＳ２１）、部品内蔵基板１が完成することになる。尚、基板切断工程では、支持体１２を除去した後、各部品内蔵基板形成領域１２Ａの内側の切断線に沿って、部品内蔵基板形成領域１２Ａ間のビルドアップ層２やソルダーレジスト層３を切断することで、複数の部品内蔵基板１を得ることになる。
図３は、部品内蔵基板１の第１の配線層形成工程の一例を示す説明図である。尚、図３に示す例では、説明の便宜上、１個の部品内蔵基板形成領域１２Ａを図示して説明するものとする。ステップＳ１の第１の配線層形成工程では、図３に示すように、例えば、金属板又は金属箔等の支持体１２上に配線層４Ａを形成する。具体的には、支持体１２上に感光性樹脂層を形成し、露光・現像する。これにより、支持体１２上に支持体１２の一部を露出する開口部を有するメッキレジストパターンを形成する。更に、メッキレジストパターン形成後の支持体１２上に電解銅メッキ処理を実行することで、メッキレジストパターンから露出する支持体１２上に銅メッキ層を形成する。そして、支持体１２からメッキレジスタパターンを除去することで、支持体１２上に、例えば、外部接続端子となる配線層４Ａを形成することになる。
図４は、部品内蔵基板１の第１の絶縁層形成工程の一例を示す説明図である。ステップＳ２の第１の絶縁層形成工程では、図４に示すように、配線層４Ａが形成された支持体１２上に第１層２Ａを形成する。具体的には、例えば、エポキシ樹脂やポリイミド樹脂等の樹脂フィルムを支持体１２上に積層することで、支持体１２上に絶縁樹脂層である第１層２Ａを形成することになる。
図５は、部品内蔵基板１の第１の開口形成工程の一例を示す説明図である。ステップＳ３の第１の開口形成工程では、図５に示すように、第１層２Ａに開口２１Ａを形成する。具体的には、第１層２Ａ上の所定の位置にレーザ加工で開口２１Ａを形成することになる。第１層２Ａ上に形成された開口２１Ａは下層の配線層４Ａの一部を露出することになる。更に、開口２１Ａは、第１層２Ａの表面側の径が配線層４Ａの露出する表面側の径よりも大きい、逆円錐台の形状に形成されることになる。
図６は、部品内蔵基板１のシード層形成工程の一例を示す説明図である。ステップＳ４のシード層形成工程では、図６に示すように、第１の開口形成工程実行後の第１層２Ａ上にシード層５Ａを形成する。具体的には、第１層２Ａ上に、例えば、銅の無電解メッキ処理を実行することで、無電解銅メッキのシード層５Ａを形成することになる。更に、開口２１Ａの内壁や開口２１Ａに露出する配線層４Ａの表面にも、無電解銅メッキのシード層５Ａを形成することになる。
図７は、部品内蔵基板１の第１のパターン形成工程の一例を示す説明図である。ステップＳ５の第１のパターン形成工程では、図７に示すように、シード層５Ａ上に配線層４Ｂを形成するためのメッキレジストパターン１０１を形成する。具体的には、例えば、感光性樹脂層をシード層５Ａ上に形成し、露光・現像することで、シード層５Ａ上にメッキレジストパターン１０１を形成することになる。メッキレジストパターン１０１は、配線層４Ｂ形成部分のシード層５Ａを露出する開口１０１Ａを有する。
図８は、部品内蔵基板１の第１の電解メッキ層形成工程の一例を示す説明図である。ステップＳ６の第１の電解メッキ層形成工程では、図８に示すように、メッキレジストパターン１０１から露出するシード層５Ａ上に電解銅メッキ層の配線層４Ｂを形成することになる。具体的には、シード層５Ａを給電層として電解銅メッキ処理を実行することで、メッキレジストパターン１０１から露出するシード層５Ａ上に電解銅メッキ層の配線層４Ｂを形成することになる。電解銅メッキ層は、開口２１Ａ内を充填して形成される。開口２１Ａ内に充填された電解銅メッキ層は、配線層４Ｂのビア４Ｂ１となる。第１層２Ａ上に形成された電解銅メッキ層は、配線層４Ｂの配線パターン４Ｂ２となる。
図９は、部品内蔵基板１の第１のパターン除去工程の一例を示す説明図である。ステップＳ７の第１のパターン除去工程では、第１の電解メッキ層形成工程を実行した後、例えば、図９に示すように、アミン剥離処理を用いて、シード層５Ａ上からメッキレジストパターン１０１を除去する。そして、配線層４Ｂ以外のシード層５Ａを露出した状態を形成する。
図１０は、部品内蔵基板１の第２のパターン形成工程の一例を示す説明図である。ステップＳ８の第２のパターン形成工程では、第１のパターン除去工程を実行した後、図１０に示すように、シード層５Ａ上に金属パッド層６を形成するためのメッキレジストパターン１０２を形成する。具体的には、例えば、感光性樹脂層をシード層５Ａ上に形成し、露光・現像することで、シード層５Ａ上に金属パッド層６を形成するためのメッキレジストパターン１０２を形成することになる。メッキレジストパターン１０２は、金属パッド層６形成部分のシード層５Ａを露出する開口１０２Ａを有する。
図１１は、部品内蔵基板１の第２の電解メッキ層形成工程の一例を示す説明図である。ステップＳ９の第２の電解メッキ層形成工程では、図１１に示すように、メッキレジストパターン１０２から露出するシード層５Ａ上に金属パッド層６を形成することになる。具体的には、メッキレジストパターン１０２から露出するシード層５Ａを給電層としてニッケルの電解メッキ処理を実行し、メッキレジストパターン１０２から露出するシード層５Ａ上にニッケルの第１の金属層６Ａを形成する。更に、メッキレジストパターン１０２から露出するシード層５Ａを給電層として銅の電解メッキ処理を実行し、第１の金属層６Ａ上に銅の第２の金属層６Ｂを形成する。その結果、シード層５Ａ上に金属パッド層６を形成することになる。
図１２は、部品内蔵基板１の第２のパターン除去工程の一例を示す説明図である。ステップＳ１０の第２のパターン除去工程では、第２の電解メッキ層形成工程を実行した後、図１２に示すように、アミン剥離処理を用いて、シード層５Ａ上からメッキレジストパターン１０２を除去する。そして、配線層４Ｂ及び金属パッド層６下のシード層５Ａ以外の不要なシード層５Ａを露出した状態を形成する。
図１３は、部品内蔵基板１のシード層除去工程の一例を示す説明図である。ステップＳ１１のシード層除去工程では、第２のパターン除去工程を実行した後、図１３に示すように、不要なシード層５Ａを除去する。具体的には、第２のパターン除去工程を実行した後、エッチング処理を実行することで、シード層５Ａから配線層４Ｂ及び金属パッド層６以外の不要なシード層５Ａを除去することで、金属パッド層６及び配線層４Ｂを形成することになる。金属パッド層６の下、及び配線層４Ｂの下に残ったシード層５Ａは、金属パッド層６の一部、及び配線層４Ｂの一部となる。
図１４は、部品内蔵基板１の絶縁層・配線層形成工程の一例を示す説明図である。ステップＳ１２の絶縁層・配線層形成工程では、図１４に示すように、第１層２Ａ上に所要の絶縁層及び配線層を形成する。具体的には、シード層除去工程を実行した後、第１層２Ａ上にエポキシ樹脂やポリイミド樹脂等の樹脂フィルムの積層で絶縁層の第２層２Ｂを形成する。更に、第２層２Ｂの所定の位置にレーザ加工でビアを設けるための開口を形成することになる。尚、第２層２Ｂ上に形成された開口は下層の配線層４Ｂの一部を露出することになる。更に、開口は、第２層２Ｂの表面側の径が配線層４Ｂの露出する表面側の径よりも大きい、逆円錐台の形状に形成されることになる。
更に、セミアディティブ法により、第２層２Ｂ上の所定位置に配線層４Ｃを形成することになる。尚、配線層４Ｃは、配線層４Ｂと同様の製造方法で形成する。具体的には、第２層２Ｂ上に、例えば、銅の無電解メッキ処理を実行することで、無電解銅メッキのシード層を形成することになる。この際、開口の内壁や開口に露出する配線層４Ｂの表面にも、無電解銅メッキのシード層を形成することになる。更に、例えば、感光性樹脂層をシード層上に形成し、露光・現像することで、シード層上にメッキレジストパターンを形成することになる。メッキレジストパターンは、配線層４Ｃ形成部分のシード層を露出する開口を有する。更に、シード層を給電層として電解銅メッキ処理を実行することで、メッキレジストパターンから露出するシード層上に電解銅メッキ層の配線層４Ｃを形成することになる。この際、電解銅メッキ層は、開口内を充填して形成される。開口内に充填された電解銅メッキ層は、配線層４Ｃのビア４Ｃ１となる。第２層２Ｂ上に形成された電解銅メッキ層は、配線層４Ｃの配線パターン４Ｃ２となる。そして、例えば、アミン剥離処理を用いて、シード層上からメッキレジストパターンを除去する。そして、配線層４Ｃ以外のシード層を露出した状態を形成する。更に、エッチング処理を実行することで、シード層から配線層４Ｃ以外の不要なシード層を除去することで、配線層４Ｃを形成することになる。配線層４Ｃの下に残ったシード層は、配線層４Ｃの一部となる。尚、説明の便宜上、配線層４Ｃの下に残るシード層の図示は省略するものとする。そして、第２層２Ｂ上にエポキシ樹脂やポリイミド樹脂等の樹脂フィルムの積層で絶縁層の第３層２Ｃを形成することになる。
図１５は、部品内蔵基板１のキャビティ形成工程の一例を示す説明図である。ステップＳ１３のキャビティ形成工程では、絶縁層・配線層形成工程を実行した後、図１５に示すように、第２層２Ｂ及び第３層２Ｃにキャビティ９を形成する。具体的には、第３層２Ｃから第２層２Ｂ内の金属パッド層６に向けて第３層２Ｃ及び第２層２Ｂにレーザ加工を実行し、第２層２Ｂ及び第３層２Ｃ内にキャビティ９を形成することになる。キャビティ９は、第２層２Ｂ及び第３層２Ｃを貫通して形成される。キャビティ９の底面には、金属パッド層６が露出する。この際、レーザ加工時の加工熱によってキャビティ９内の金属パッド層６上の第２の金属層６Ｂが高温になるが、第２の金属層６Ｂ下面の第１の金属層６Ａが、第１層２Ａの絶縁樹脂層への加工熱の伝播を抑制する。そして、加工熱による、第２の金属層６Ｂ下のシード層５Ａ下面にある第１層２Ａの絶縁樹脂層の界面の変質を抑制できる。その結果、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
図１６は、部品内蔵基板１の部品配置工程の一例を示す説明図である。ステップＳ１４の部品配置工程では、図１６に示すように、第２層２Ｂ及び第３層２Ｃに形成されたキャビティ９内に電子部品８を配置する。具体的には、底面に接着材７を設けた電子部品８を用意する。次いで、キャビティ９内の金属パッド層６の第２の金属層６Ｂ上に接着材７を介して電子部品８を配置する。その後、電子部品８を軽く加圧した状態で真空吸引しながら加熱する。そして、接着材７を、硬化収縮を伴わない半硬化状態にしてキャビティ９内の第２の金属層６Ｂ上に電子部品８を仮固定する。
図１７は、部品内蔵基板１の充填工程の一例を示す説明図である。ステップＳ１５の充填工程では、図１７に示すように、電子部品８を配置したキャビティ９内に樹脂を充填することで充填層２Ｄを形成する。具体的には、部品配置工程を実行した後、第３層２Ｃ上にエポキシ樹脂やポリイミド樹脂等の樹脂フィルムを積層して第３層２Ｃ上及びキャビティ９内の空間に充填層２Ｄを形成する。この際、キャビティ９内の空間に充填された充填樹脂と、第２の金属層６Ｂと電子部品８との間の接着材７とを熱硬化する。これにより、第２の金属層６Ｂと電子部品８との間を接着材７で固定すると共に、キャビティ９内の電子部品８を充填層２Ｄで埋設する。充填樹脂及び接着材７の熱硬化処理では、接着材７の熱硬化収縮により電子部品８が凸形状に反る応力が発生する。そして、その応力が金属パッド層６と第１層２Ａの絶縁樹脂層との界面に作用する。この場合でも、第１の金属層６Ａの高い弾性率の材質によって、金属パッド層６の変形を防止できる。この為、金属パッド層６と第１層２Ａとの間の応力発生を防止でき、金属パッド層６と第１層２Ａとの間の層間剥離（デラミ）の発生を抑制できる。更に、層間剥離の発生を抑制することで電子部品の反り軽減も期待できる。
図１８は、部品内蔵基板１の第２の開口形成工程の一例を示す説明図である。ステップＳ１６の第２の開口形成工程では、充填工程を実行した後、図１８に示すように、充填層２Ｄ内に開口２１Ｄを形成することになる。具体的には、充填層２Ｄ上の所定位置にレーザ加工で開口２１Ｄを形成することになる。充填層２Ｄに形成された開口２１Ｄは、電子部品８の電極８Ａの一部を露出する。第２の開口形成工程では、充填層２Ｄ及び第３層２Ｃの絶縁樹脂層を一体に貫通する開口２１Ｄも形成する。この開口２１Ｄは、充填層２Ｄ及び第３層２Ｃの絶縁樹脂層の所定位置に形成される。この開口２１Ｄは、配線層４Ｃの一部を露出する。更に、開口２１Ｄは、充填層２Ｄの表面側の径が配線層４Ｃの露出する表面側の径よりも大きい、逆円錐台の形状に形成されることになる。
図１９は、部品内蔵基板１の第２の配線層形成工程の一例を示す説明図である。ステップＳ１７の第２の配線層形成工程では、第２の開口形成工程を実行した後、図１９に示すように、充填層２Ｄ上に配線層４Ｄを形成する。尚、配線層４Ｄは、例えば、配線層４Ｂや配線層４Ｃと同様の製造方法で形成するものとする。具体的には、例えば、セミアディティブ法を用いて、充填層２Ｄ上に配線層４Ｄの配線パターンを形成すると共に、充填層２Ｄに形成した開口２１Ｄ内に配線層４Ｄのビアを形成することになる。配線層４Ｄは、下層の絶縁層、例えば、第３層２Ｃ内の配線層４Ｃと接続するための配線層やキャビティ９内に埋設された電子部品８の電極８Ａと接続するための配線層である。
図２０は、部品内蔵基板１のソルダーレジスト層形成工程の一例を示す説明図である。ステップＳ１８のソルダーレジスト層形成工程では、図２０に示すように、充填層２Ｄ上にソルダーレジスト層３を形成する。具体的には、充填層２Ｄ上にエポキシ樹脂やポリイミド樹脂等の樹脂フィルムを積層してソルダーレジスト層３を形成する。更に、レーザ加工を用いて、配線層４Ｄを露出するようにソルダーレジスト層３内に開口３１を形成することになる。更に、開口３１は、ソルダーレジスト層３の表面側の径が配線層４Ｄの露出する表面側の径よりも大きい、逆円錐台の形状に形成されることになる。
図２１は、部品内蔵基板１の接続端子形成工程の一例を示す説明図である。ステップＳ１９の接続端子形成工程では、ソルダーレジスト層形成工程を実行した後、図２１に示すように、ソルダーレジスト層３内の開口３１に接続端子１０を形成する。尚、接続端子１０は、例えば、配線層４Ｂや配線層４Ｃと同様の製造方法で形成するものとする。具体的には、例えば、セミアディティブ法により、ソルダーレジスト層３内の開口３１に接続端子１０を形成すると共に、接続端子１０上面に錫メッキ層又は半田メッキ層を形成する。次いで、リフロー処理により錫メッキ層又は半田メッキ層を溶融する。これにより、接続端子１０上面にバンプ１１を形成することになる。
図２２は、部品内蔵基板１の支持体除去工程の一例を示す説明図である。ステップＳ２０の支持体除去工程では、図２２に示すように、エッチング処理によって第１層２Ａ下面から支持体１２を除去する。
図２３は、部品内蔵基板１の基板切断工程の一例を示す説明図、図２４は、完成品の部品内蔵基板１の一例を示す説明図である。ステップＳ２１の基板切断工程では、図２３に示すように切断処理で個々の部品内蔵基板形成領域１２Ａの内側の切断線Ｘで切断し、部品内蔵基板形成領域１２Ａ間のビルドアップ層２やソルダーレジスト層３を切断することで、図２４に示す完成品の部品内蔵基板１を複数得ることになる。
図２５は、半導体装置１００の一例を示す説明図である。図２５に示す半導体装置１００は、図２４に示す部品内蔵基板１上に半導体チップ５０を搭載することで構成する。半導体チップ５０下面の電極５０Ａは、半田５１等で接続端子１０に接合されることになる。
更に、半導体チップ５０の電極５０Ａと部品内蔵基板１上の接続端子１０との接合部は、アンダーフィル樹脂５２によって封止され、部品内蔵基板１に半導体チップ５０が実装された半導体装置１００となる。
図２６は、部品内蔵基板１内の金属パッド層６の一例を示す説明図である。図２６に示す金属パッド層６は、キャビティ９内のシード層５Ａ上に形成されたニッケルの第１の金属層６Ａと、第１の金属層６Ａ上に形成された銅の第２の金属層６Ｂとを有する。銅メッキは、熱伝導率が高く、絶縁樹脂と高い密着力を有し、レーザ加工における高いレーザ反射率を有する金属である。これに対し、ニッケルは、銅に比較して熱伝導率が低く、弾性率が高い金属である。金属パッド層６は、キャビティ形成工程時に、レーザ加工の加工熱で第２の金属層６Ｂの温度が上昇する。しかし、第２の金属層６Ｂと第１層２Ａの絶縁樹脂層との間の第１の金属層６Ａによって絶縁樹脂層への加工熱の伝播を抑制できる。その結果、キャビティ形成工程時の加工熱による第１層２Ａの絶縁樹脂層の界面の変質が抑制できる。
尚、実施例１の部品内蔵基板１内の金属パッド層６は、ニッケルの第１の金属層６Ａと、銅の第２の金属層６Ｂとを有する２重構造の金属パッド層を例示したが、これに限定されるものではない。図２７は、他の金属パッド層６の一例を示す説明図である。図２７に示す金属パッド層６は、粗化ニッケルメッキの第１の金属層６０Ａと、銅メッキの第２の金属層６０Ｂとを有する。第１の金属層６０Ａの粗化ニッケルメッキの粗度に応じて第２の金属層６０Ｂの銅メッキの粗度が高くなる。尚、ニッケルメッキの粗度（表面粗さ）は、例えば、Ｒａ＝１００～３００ｎｍである。粗度を高くすることで、第２の金属層６０Ｂの表面積が増加するため、キャビティ形成工程におけるレーザ加工の熱放射率を増加する。そして、第２の金属層６０Ｂと第１層２Ａの絶縁樹脂層との間の第１の金属層６０Ａによって絶縁樹脂層への加工熱の伝播を抑制できる。その結果、キャビティ形成工程時の加工熱による第１層２Ａの絶縁樹脂層の界面の変質が抑制できる。そして、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
図２８Ａは、他の金属パッド層６の一例を示す説明図である。図２８Ａに示す金属パッド層６は、２重構造ではなく、キャビティ９内のシード層５Ａ上にニッケルの単一の金属層６０Ｃで構成しても良い。ニッケルの金属層６０Ｃは、前述した通り、銅に比較して熱伝導率が低い材質のため、金属層６０Ｃによって第１層２Ａの絶縁樹脂層への加工熱の伝播を抑制できる。その結果、キャビティ形成工程時の加工熱による第１層２Ａの絶縁樹脂層の界面の変質が抑制できる。そして、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
図２８Ｂは、他の金属パッド層６の一例を示す説明図である。図２８Ｂに示す金属パッド層６は、キャビティ９内のシード層５Ａ上に形成された銅の第１の金属層６０Ｄと、第１の金属層６０Ｄ上に形成されたニッケルの第２の金属層６０Ｅとを有する。第２の金属層６０Ｅがニッケルであるため、第２の金属層６０Ｅによって第１層２Ａの絶縁樹脂層への加工熱の伝播を抑制できる。その結果、キャビティ形成工程時の加工熱による第１層２Ａの絶縁樹脂層の界面の変質が抑制できる。そして、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
また、本実施例の金属パッド層６は、銅に比較して熱伝導率が低い材質の金属層を少なくとも含む単一又は２重構造の金属層で構成する場合を例示した。しかしながら、例えば、金属層が３重以上の構造でもよく、銅に比較して熱伝導率の低い材質の層が少なくとも１以上あればよく、適宜変更可能である。
本実施例の部品内蔵基板１は、第１層２Ａと、第１層２Ａ上に形成された配線層４Ａ及び金属パッド層６と、配線層４Ａ及び金属パッド６上に形成された第２層２Ｂと、第２層２Ｂに形成され、金属パッド層６を露出するキャビティ９とを有する。更に、部品内蔵基板１は、金属パッド層６上に搭載された電子部品８と、キャビティ９内に充填され、電子部品８を埋設する充填層２Ｄとを有する。更に、金属パッド層６の金属が、配線層４Ａの金属より熱伝導率の低い金属を含む。その結果、キャビティ形成工程時の加工熱による第１層２Ａの絶縁樹脂層の界面の変質を抑制することで、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。つまり、金属パッド層６と第１層２Ａの絶縁樹脂層との剥離を防止できる。
部品内蔵基板１は、第２層２Ｂの所定箇所に形成されたキャビティ９内にある第１層２Ａ上に形成され、かつ、銅に比較して熱伝導率が低い材質の金属層を含む金属パッド層６を有する。部品内蔵基板１は、キャビティ９内の金属パッド層６上に接着材７を介して接続された電子部品８と、キャビティ９内に電子部品８を埋設する充填層２Ｄとを有する。その結果、キャビティ形成工程時の加工熱による第１層２Ａの絶縁樹脂層の界面の変質を抑制することで、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。つまり、金属パッド層６と第１層２Ａの絶縁樹脂層との剥離を防止できる。
金属パッド層６は、銅に比較して熱伝導率が低い材質の第１の金属層６Ａと、第１の金属層６Ａ上に形成され、かつ、接着材７を介して電子部品８と接続された銅の第２の金属層６Ｂとを有する。第２の金属層６Ｂと第１層２Ａとの間に配置された第１の金属層６Ａによってキャビティ形成工程時の加工熱の伝播を抑制できる。その結果、キャビティ形成工程時の加工熱による第１層２Ａの絶縁樹脂層の界面の変質が抑制できる。そして、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
金属パッド層６は、キャビティ９内の第１層２Ａ上に積層された無電解銅メッキ層のシード層５Ａ上に形成される。その結果、加工熱によるシード層５Ａ下にある第１層２Ａの絶縁樹脂層の界面の変質を抑制して、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
第１の金属層６Ａは、配線層の主体となる電解銅メッキ層の銅に比較して弾性率が高い材質である。その結果、充填樹脂及び接着材７を完全に硬化させる熱硬化処理では、接着材７の熱硬化収縮で発生する応力が金属パッド層６や第１層２Ａの絶縁樹脂層の界面に作用した場合でも、第１の金属層６Ａによって応力発生による層間剥離の発生を抑制できる。
部品内蔵基板１の製造方法としては、第１層２Ａ上の所定箇所に、銅に比較して熱伝導率の低い材質の金属層を含む金属パッド層６を形成し、第１層２Ａ上に第２層２Ｂを積層する。更に、製造方法としては、レーザ加工を用いて、金属パッド層６の表面が露出するように所定箇所上にある第２層２Ｂ及び第３層２Ｃにキャビティ９を形成し、キャビティ９内の金属パッド層６上に接着材７を介して電子部品８を配置する。更に、製造方法としては、キャビティ９内に充填樹脂を充填し、接着材７と充填樹脂とを熱硬化することで電子部品８をキャビティ９内に埋設する。その結果、金属パッド層６によってキャビティ形成工程時の加工熱の伝播を抑制できる。更に、加工熱による第１層２Ａの絶縁樹脂層の界面の変質を抑制することで、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
金属パッド層６を形成する工程としては、第１層２Ａ上に銅に比較して熱伝導率の低い材質の第１の金属層６Ａを形成した後、第１の金属層６Ａ上に銅の第２の金属層６Ｂを形成して、第１層２Ａ上に金属パッド層６を形成する。その結果、第２の金属層６Ｂと第１層２Ａとの間に配置された第１の金属層６Ａによってキャビティ形成工程時の加工熱の伝播を抑制できる。更に、加工熱による第１層２Ａの絶縁樹脂層の界面の変質を抑制することで、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
金属パッド層６を形成する工程としては、図８に示す第１の電解メッキ層形成工程で第１層２Ａ上に配線層４Ｂを形成した後に、図１１に示す第２の電解メッキ層形成工程で第１層２Ａ上に第１の金属層６Ａを形成する。その結果、同一層上の導体層４である配線層４Ｂと第１の金属層６Ａとを異なるタイミングで形成できる。
更に、キャビティ９内の空間部分の充填樹脂と、電子部品８下面の接着材７とを完全に熱硬化させる際の熱硬化処理では、接着材７の熱硬化収縮による、電子部品８に凸形状の応力が発生する。そして、その応力が金属パッド層６や第１層２Ａの界面に作用した場合でも、第１の金属層６Ａの材質が高い弾性率を有するニッケルであるため、応力発生による層間剥離の発生を抑制できる。更に、層間剥離の発生を抑制することで、電子部品の変形を抑制できる。
本実施例では、金属パッド層６と第１層２Ａとの間の密着力の低下を抑えることができるため、敢えてレーザの出力パワーを抑えて加工熱を減少させる必要がなくなる。その結果、十分な加工熱を用いることで、金属パッド層６の第２の金属層６Ｂ上にスミアが残ることもなく、清浄なキャビティ９を形成することが可能になる。
金属パッド層６内の第１の金属層６Ａと第１層２Ａの絶縁樹脂層との間の層間剥離の発生を抑制することで、電子部品８の搭載箇所の平坦性が確保される。その結果、半導体チップ５０を部品内蔵基板１にアセンブリする際の半導体チップ５０の電極５０Ａと部品内蔵基板１に形成されている接続端子１０との間隔がばらつくような事態を回避できる。そして、半導体チップ５０の電極５１と接続端子１０との間の接続信頼性を確保できる。
また、層間剥離の発生を抑制することで、電子部品８上面にある電極８Ａの高さ（部品内、部品間）のバラツキを少なくなるため、電子部品８上層の充填層２Ｄの厚みのバラツキも少なくなる。その結果、電極８Ａ上に形成されるビアの深さが均一となるため、ビアと電子部品８の電極８Ａとの間の接続信頼性を確保できる。
尚、実施例１の部品内蔵基板１としてコアレスビルドアップ配線基板を例示したが、部品内蔵基板１をコア付きのビルドアップ配線板に適用しても良く、その実施の形態につき、実施例２として以下に説明する。図２９は、実施例２のコア付きのビルドアップ配線基板の一例を示す説明図である。尚、実施例１の部品内蔵基板１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明ついては省略する。
図２９に示すコア付きのビルドアップ配線基板２００は、コア基板２１０上面に配置した多層配線構造（ビルドアップ層）２、コア基板２１０下面に配置した多層配線構造２２０とを有する。コア付きのビルドアップ配線基板２００の多層配線構造２は、実施例１の部品内蔵基板１に相当する構造を有する。
コア基板２１０は、コア層２１１と、貫通電極２１２とを有し、板状の絶縁体であるコア層２１１の両面に、金属のメッキにより配線層２１３が形成されたものである。
多層配線構造２２０は、絶縁層２２１と導電性の配線層２２２とを備える層が積層されたものである。絶縁層２２１は、例えば、エポキシ樹脂及びポリイミド樹脂等の絶縁性の樹脂を用いて形成される。また、配線層２２２は、例えば、セミアディティブ法により銅等の金属を用いて形成される。図１においては、コア基板２１０の下方の多層配線構造２２０内に４層の絶縁層２２１が積層されているが、積層される絶縁層２２１の数は４層に限定されるものではない。
多層配線構造２２０のソルダーレジスト層２２３は、多層配線構造２２０の表面の配線層２２４を被覆し、配線層２２４を保護する層である。ソルダーレジスト層２２３は、例えば、アクリル樹脂及びポリイミド樹脂等の絶縁性の感光性樹脂からなる層であり、絶縁層の１つである。尚、ソルダーレジスト層２２３は、例えば、エポキシ樹脂等の絶縁性の非感光性樹脂を用いて形成されても良い。
コア付きのビルドアップ配線基板２００のソルダーレジスト層２２３側は、外部の部品や機器等に接続される面である。外部の部品や機器と電気的に接続する外部接続端子が形成される位置においては、ソルダーレジスト層２２３に開口部が穿設され、開口部から多層配線構造２２０の配線層２２４が露出する。開口部には、例えば、半田ボール等の外部接続端子が形成される。ソルダーレジスト層２２３が感光性樹脂を用いて形成される場合には、露光・現像により開口部を形成することが可能である。また、ソルダーレジスト層２２３が非感光性樹脂を用いて形成される場合には、レーザ加工により開口部を形成することが可能である。
実施例２のコア付きのビルドアップ配線基板２００は、コア基板２１０上面に実施例１の部品内蔵基板１に相当する多層配線構造２をビルドアップ法により形成する。その結果、キャビティ形成工程時の加工熱による第１層２Ａの絶縁樹脂層の界面の変質を抑制することで、金属パッド層６と第１層２Ａの絶縁樹脂層との間の密着力の低下を抑制できる。
本実施例では、キャビティ９の底面に位置する金属パッド層６が他の導体層と接続されていない浮島構造としたが、これに限定されるものではない。例えば、金属パッド層６とグランドとなる他の導体層とがビアによって接続されていても良く、適宜変更可能である。
本実施例では、キャビティ９内に電子部品８が搭載されて充填樹脂が充填された後に、接着材７が充填樹脂とともに熱硬化されるものとしたが、接着材７はより早い段階で熱硬化されても良い。すなわち、電子部品８が仮接着された後、充填樹脂が充填される前に、電子部品８を押圧しながら接着材７が熱硬化されても良い。
１ 部品内蔵基板
２Ａ 第１層（第１の絶縁層）
２Ｂ 第２層（第２の絶縁層）
２Ｄ 充填層
５Ａ シード層（無電解銅メッキ層）
６ 金属パッド層
６Ａ、６０Ａ 第１の金属層
６Ｂ、６０Ｂ 第２の金属層
７ 接着材
８ 電子部品
９ キャビティ

Claims (10)

  1. 第１の絶縁層と、
    前記第１の絶縁層上に形成された配線層及び金属パッド層と、
    前記配線層及び金属パッド上に形成された第２の絶縁層と、
    前記第２の絶縁層に形成され、前記金属パッド層を露出するキャビティと、
    前記金属パッド層上に搭載された電子部品と、
    前記キャビティ内に充填され、前記電子部品を埋設する充填層と、を有し、
    前記金属パッド層の金属が、前記配線層の金属より熱伝導率の低い金属を含む
    ことを特徴とする部品内蔵基板。
  2. 前記金属パッド層は、
    前記第１の絶縁層上に形成され、かつ、前記配線層の金属より熱伝導率が低い金属の第１の金属層と、
    前記第１の金属層上に形成された第２の金属層と、
    を有することを特徴とする請求項１に記載の部品内蔵基板。
  3. 前記金属パッド層は、
    前記第１の絶縁層上に形成された第１の金属層と、
    前記第１の金属層上に形成され、かつ、前記配線層の金属より熱伝導率が低い金属の第２の金属層と、
    を有することを特徴とする請求項１に記載の部品内蔵基板。
  4. 前記金属パッド層は、
    前記第１の絶縁層上に形成され、前記配線層の金属より熱伝導率が低い金属の金属層であることを特徴とする請求項１に記載の部品内蔵基板。
  5. 前記配線層の金属が銅であり、
    前記配線層の金属より熱伝導率が低い金属は、
    ニッケルであることを特徴とする請求項１～４の何れか一つに記載の部品内蔵基板。
  6. 前記配線層の金属に比較して熱伝導率が低い金属は、
    粗化ニッケルメッキの金属であることを特徴とする請求項１～４の何れか一つに記載の部品内蔵基板。
  7. 前記配線層の金属より熱伝導率が低い金属は、
    前記配線層の金属より弾性率が高い金属でもあることを特徴とする請求項１～６の何れか一つに記載の部品内蔵基板。
  8. 第１の絶縁層を形成し、
    前記第１の絶縁層上に配線層及び金属パッド層を形成し、
    前記配線層及び金属パッド層上に第２の絶縁層を形成し、
    前記第２の絶縁層に前記金属パッド層を露出するキャビティを形成し、
    前記金属パッド層上に電子部品を搭載し、
    前記キャビティ内を充填し、前記電子部品を埋設する充填層を形成する、
    工程を有し、
    前記金属パッド層の金属が、前記配線層の金属より熱伝導率の低い金属を含む
    ことを特徴とする部品内蔵基板の製造方法。
  9. 前記第１の絶縁層上に前記配線層及び前記金属パッド層を形成する工程は、
    前記第１の絶縁層上に前記配線層の金属より熱伝導率の低い金属の第１の金属層を形成した後、前記第１の金属層上に第２の金属層を形成して、前記金属パッド層と成すことを特徴とする請求項８に記載の部品内蔵基板の製造方法。
  10. 前記第１の絶縁層上に前記配線層及び前記金属パッド層を形成する工程は、
    前記第１の絶縁層上に前記配線層を形成した後に、前記第１の絶縁層上に前記第１の金属層を形成することを特徴とする請求項９に記載の部品内蔵基板の製造方法。
JP2021032142A 2021-03-01 2021-03-01 部品内蔵基板及び部品内蔵基板の製造方法 Pending JP2022133182A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021032142A JP2022133182A (ja) 2021-03-01 2021-03-01 部品内蔵基板及び部品内蔵基板の製造方法
US17/674,231 US20220278045A1 (en) 2021-03-01 2022-02-17 Built-in component board, method of manufacturing the built-in component board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021032142A JP2022133182A (ja) 2021-03-01 2021-03-01 部品内蔵基板及び部品内蔵基板の製造方法

Publications (1)

Publication Number Publication Date
JP2022133182A true JP2022133182A (ja) 2022-09-13

Family

ID=83006705

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021032142A Pending JP2022133182A (ja) 2021-03-01 2021-03-01 部品内蔵基板及び部品内蔵基板の製造方法

Country Status (2)

Country Link
US (1) US20220278045A1 (ja)
JP (1) JP2022133182A (ja)

Also Published As

Publication number Publication date
US20220278045A1 (en) 2022-09-01

Similar Documents

Publication Publication Date Title
US9226382B2 (en) Printed wiring board
TWI443791B (zh) 佈線基板之製造方法、半導體裝置之製造方法及佈線基板
US9515018B2 (en) Wiring substrate and method for manufacturing wiring substrate
US7884484B2 (en) Wiring board and method of manufacturing the same
KR101458989B1 (ko) 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
KR100537972B1 (ko) 집적 회로 패키지용 칩 스케일 볼 그리드 어레이
US6985362B2 (en) Printed circuit board and electronic package using same
US20070096292A1 (en) Electronic-part built-in substrate and manufacturing method therefor
US9338886B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
KR20080092851A (ko) 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
JP2012080144A (ja) 半導体パッケージの製造方法
JP2005310946A (ja) 半導体装置
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2009278060A (ja) 印刷回路基板及びその製造方法
JP2015225895A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
US20120043371A1 (en) Wiring substrate manufacturing method
US8322596B2 (en) Wiring substrate manufacturing method
JP2009252942A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2011124555A (ja) プリント配線板及びプリント配線板の製造方法
JP6417142B2 (ja) 半導体装置及びその製造方法
JP2022133182A (ja) 部品内蔵基板及び部品内蔵基板の製造方法
JP5779970B2 (ja) プリント配線板及びプリント配線板の製造方法
JP2023137136A (ja) 部品内蔵基板及び部品内蔵基板の製造方法
JP2006173285A (ja) 半導体装置およびその製造方法
JP2008021944A (ja) 多層配線基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230915