JP2008249611A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】不良の有無を正確に判定することができる半導体装置の製造方法を得る。
【解決手段】まず、電極上に半田膜を形成する。次に、半田膜に斜めから光を当て反射光を測定して原画像を得る。次に、原画像の輝度を長辺方向に微分して微分データを得る。次に、微分データを短辺方向に積算して積算値を求める。次に、積算値の最大値と最小値の差が所定の値以上であり、積算値が最大となる位置と最小となる位置の幅が所定の幅以下である場合に不良と判定する。
【選択図】図１７

Description

本発明は、電極上に半田膜を形成し、この半田膜について不良の有無を判定する半導体装置の製造方法に関するものである。
半導体チップと配線基板とを接続する場合にフリップチップボンディングが用いられる。フリップチップボンディングは、予め配線基板の電極上に半田膜を形成し、この半田膜を介して半導体チップの外部端子を配線基板の電極に接続するものである（例えば、特許文献１参照）。
図４８，図４９は、電極上に形成した半田膜を上方から撮影した図である。図４８に示すように電極の途中に半田が無い部分があるＤＣ（Dewet Center）不良や、図４９に示すように電極の端に半田が無い部分があるＤＥ（Dewet Edge）不良が発生する場合がある。
特開２００６−３２４６４２号公報
従来は、ＤＣ不良やＤＥ不良の有無を下記のように判定していた。まず、半田膜に斜めから光を当て反射光を測定して原画像を得る。そして、この原画像を輝度が閾値より上か下かで２値化したものを見て不良の有無を判定していた。しかし、電極の狭ピッチ化などにより、従来の方法では、不良品の見逃しや、良品を不良と判断する虚報が多いという問題があった。
また、半田膜の半田量が不足する不良が発生する場合がある。しかし、従来は、レーザ変位計による高さ測定により半田量不足の有無を判定していたため、測定に時間がかかるという問題があった。
また、異物の存在などによりリード間のギャップが狭くなり過ぎる不良が発生する場合がある。しかし、異物はＤＣ不良やＤＥ不良に比べて配線基板の絶縁膜表面との輝度の差が小さいため、識別が困難であった。
また、フラックス残渣などに起因して半田が腐食して黒くなる黒色不良が発生する場合がある。図５０は、黒色不良が発生した半田膜を示すレーザ顕微鏡画像である。従来は、半田膜に斜めから光を当て反射光を測定して得た原画像を見ることで、黒色不良の有無を判定していた。しかし、従来の方法により得た原画像では、図５１に示すように、半田膜の傾斜面は白く映るが、平面が黒く映る。従って、軽微な黒色不良については検出が困難であった。
本発明は、上述のような課題を解決するためになされたもので、その第１の目的は、不良の有無を正確に判定することができる半導体装置の製造方法を得るものである。
本発明の第２の目的は、半田膜の半田量不足の有無を迅速に判定することができる半導体装置の製造方法を得るものである。
本発明の第３の目的は、異物の存在などによりリード間のギャップが狭くなり過ぎる不良の有無を判定することができる半導体装置の製造方法を得るものである。
本発明の第４の目的は、軽微な黒色不良についても検出することができる半導体装置の製造方法を得るものである。
本発明の一実施例に係る半導体装置の製造方法では、まず、電極上に半田膜を形成する。次に、半田膜に斜めから光を当て反射光を測定して原画像を得る。次に、原画像の輝度を長辺方向に微分して微分データを得る。次に、微分データを短辺方向に積算して積算値を求める。次に、積算値の最大値と最小値の差が所定の値以上であり、積算値が最大となる位置と最小となる位置の幅が所定の幅以下である場合に不良と判定する。
この実施例によれば、不良の有無を正確に判定することができる。
以下、本発明の実施の形態に係る半導体装置の製造方法について図面を参照しながら詳細に説明する。
まず、図１に示すように、配線基板１１上にＣｕ電極１２（電極）を形成する。このＣｕ電極１２は４０μｍピッチで並んでおり、その平面形状は長辺と短辺を有する。
次に、図２に示すように、Ｃｕ電極１２上に、半田粒子と液状有機物を混合した半田ペースト１３を印刷する。ここで、半田粒子として鉛フリー半田を用いる。鉛フリー半田とは、鉛が含まれていないか、又は環境負荷が少ない程度（１ｗｔ％未満）の鉛しか含まれていない半田である。ここでは、鉛フリー半田として、ＳｎにＡｇが１〜３％含有したものを用いる。
次に、図３に示すように、リフローを行ってＣｕ電極１２上に半田膜１４を形成する。ただし、この際に、半田膜１４上に半田ボール１５も形成される。次に、図４に示すように、半田ペースト１３を洗浄により除去する。そして、図５に示すように、再びリフローを行って半田ボール１５を消滅させる。この後に、半田膜１４について不良の有無を判定するが、これについては後で詳細に説明する。
次に、図６に示すように、ディスペンサ１６を用いて、Ｃｕ電極１２を覆うようにＮＣＰ（Non Conductive Paste）１７を塗布する。そして、図７に示すように、半導体チップ１８の実装面を下に向けて、半導体チップ１８を配線基板１１上に仮搭載する。この際、半導体チップ１８の実装面に形成されたＡｕスタッドバンプ１９（外部端子）を、配線基板１１のＣｕ電極１２に形成された半田膜１４に接触させる。
次に、図８に示すように、ツール２１を用いてテフロン（登録商標）シート２２を介して半導体チップ１８を上から加圧する。この際、ツール２１により半導体チップ１８を１５０℃程度に加熱する。これにより、ＮＣＰ１７を硬化させるとともに、半田膜１４を溶融させて半導体チップ１８のＡｕスタッドバンプ１９を配線基板１１のＣｕ電極１２に半田付けする。以上の工程により、図９に示すように、配線基板１１上に半導体チップ１８がフリップチップボンディングされた半導体装置が製造される。
次に、半田膜１４について不良の有無を判定する工程について、図１０のフローチャートを参照しながら詳細に説明する。
図１１は、半田膜を照明及び撮影するための光学系を示す図である。この光学系は、ＣＣＤエリアカメラ３１と、ＸＹＺテーブル３２と、ガラス校正基板３３と、Ｘ，Ｙ軸のガルバノミラー３４，３５と、Ｘ，Ｙ軸のラインセンサ３６，３７と、レンズ３８と、対物レンズ２３と、同軸照明手段２４と、リング照明手段２５とを有する。ＣＣＤエリアカメラ３１は測定対象を撮影する撮影手段である。ＸＹＺテーブル３２は、測定対象をＸ軸、Ｙ軸、Ｚ軸方向にそれぞれ移動させる。
照明系について更に詳細に説明する。図１２は、半田膜を照明するための光学系を示す図である。対物レンズ２３は反射光を入力する光入力手段である。同軸照明手段２４は、例えば青色ＬＥＤからなり、対物レンズ２３と同軸で半田膜１４を照明する。リング照明手段２５は、半田膜１４の上に円心が位置するリング状に構成され、１３°，２１°，３２°の３段階の角度で半田膜１４を照明する。リング照明手段２５により半田膜１４に斜めから光を当てると、図１３に示すように半田膜１４の斜面からの反射光が得られる。また、同軸照明手段２４により半田膜１４を照明すると、図１４に示すように半田膜１４の平面からの反射光が得られる。
まず、リング照明手段２５を用いて半田膜１４に斜めから光を当て反射光を測定して図１５に示すような原画像を得る。この原画像において、半田膜１４の斜面は白く写り、半田膜１４の平面は黒く写る。なお、図面の横方向がＣｕ電極の短辺方向であり、図面の縦方向がＣｕ電極の長辺方向である。
次に、原画像の輝度を長辺方向に微分して図１６に示すような微分データを得る。そして、この微分データを短辺方向に積算して図１７に示すように積算値を求める。この積算値の最大値と最小値の差が所定の値以上であり、積算値が最大となる位置と最小となる位置の幅が所定の幅以下である場合に不良と判定する（ステップＳ１）。
次に、ステップＳ１で閾値を大きく外れて不良と判定された場合は、不良であると確定して判定を終了する。一方、ステップＳ１で良否判定の閾値ぎりぎりで不良と判定された場合は、次の検出を行う（ステップＳ２）。
図１８に示すようにＤＣ不良があると、Ｃｕ電極上において輝度が閾値より低い黒い領域が２個以上に分かれる。従って、黒い領域が２個以上に分かれている場合は不良と判定し、黒い領域が１個以下の場合は良好と判断する（ステップＳ３）。白い領域から黒い領域への変化が明確で無い場合には、ステップＳ１の検査ではＤＣ不良の有無を判定することはできないが、ステップＳ３の検査ならば判定することができる。
ステップＳ１で良好と判定した場合やＳ３で黒い領域が１個以下と判定した場合には、下記のようにＤＥ不良の有無を検査する。まず、ステップＳ１と同様に、図１９に示す原画像の輝度を長辺方向に微分して微分データを得て、この微分データの輝度を短辺方向に積算して図２０に示すように積算値を求める。Ｃｕ電極上において、この積算値の最大値が所定の値以上である場合に不良と判定する（ステップＳ４）。
なお、Ｃｕ電極が細い場合は半田膜の斜面の割合が多くなる。そこで、微分データを得る際に、図２１に示すようにＣｕ電極の短辺方向の真中部分だけについて原画像の輝度を長辺方向に微分するのが好ましい。これにより、Ｃｕ電極が細い場合でもＤＥ不良の特徴を捉えることができる。
ステップＳ４で不良と判定した場合には、 図１９に示すような原画像の輝度を短辺方向に積算して図２２に示すように積算値を求める。Ｃｕ電極上において、この積算値が、その最大値の６０％以下となる部分があると不良と判定する（ステップＳ５）。
ステップＳ４又はＳ５で良好と判定した場合、図２３に示すように原画像において半田膜の外周部の近似曲線を最小二乗法により求める（ステップＳ６）。近似曲線を求めることができない場合は、判定値を厳しくしてステップＳ４と同様の検査を行う（ステップＳ７）。一方、近似曲線が求められた場合は、原画像を輝度が閾値より上か下かで２値化し、白い領域の近似曲線からのはみ出し面積が所定の値以上の場合は不良と判定する（ステップＳ８）。これによりＣｕ電極上における異物の有無を検査することができる。
次に、ＤＥ不良の有無について２値検査を行う。図２４はＤＥ不良を有する半田膜のレーザ顕微鏡画像であり、図２５はＤＥ不良を有する半田膜に斜めから光を当て反射光を測定して得た原画像であり、図２６は図２５の原画像を輝度が閾値より上か下かで２値化した画像である。この２値化した画像において、白色領域の長辺方向のエッジと電極の中心との幅が所定の幅以下の場合は不良と判定する（ステップＳ９）。
ステップＳ９で不良と判定した場合は、ＤＥ不良の有無について多値検査を行う。即ち、図２７に示すように原画像にエッジ強調処理を行う。この処理後の画像において、白色領域の長辺方向のエッジと電極の中心との幅が所定の幅以下の場合は不良と判定する（ステップＳ１０）。このようにエッジ強調処理を行うことにより、半田膜の表面のシワの影響を排除することができる。
ステップＳ１０で不良と判断した場合は、図２８に示すように原画像において半田膜の外周部の近似曲線を最小二乗法により求める（ステップＳ１１）。近似曲線が求められた場合は、近似曲線同士の短辺方向の幅が所定の幅以下の場合は不良と判定する（ステップＳ１２）。これにより、Ｃｕ電極上に半田が殆ど載っていないディウェットの有無を検査することができる。
次に、ＤＥ不良の有無について２値面積検査を行う。即ち、図２９に示すように、原画像の所定の測定領域内において輝度が閾値以上の白い領域の面積が所定の値以下の場合に不良と判定する（ステップＳ１３）。これにより、半田の斜面が少ない不良を検出することができる。
ステップＳ１３で不良と判定した半田膜に限り、図３０に示すようにレーザ変位計により高さを測定する（ステップＳ１４）。これにより、測定時間の長いレーザ高さ測定の回数を減らして生産効率を上げることができる。
レーザ高さ測定は、図３１，図３２に示すようにＡ点、Ｂ点、Ｃ点について行う。Ａ点はＣｕ電極１２から引き出されたＣｕリード２６上の領域であり、Ｂ点はＣｕ電極１２からＡ点とは反対方向に引き出されたＣｕリード２６上の領域であり、Ｃ点はＣｕ電極１２の中心を含む１６μｍ四方の領域である。各点においてそれぞれ長辺方向及び短辺方向に複数箇所の高さを測定し、最高点を各点の測定値とする。
Ａ点とＢ点の低い方の高さをＨＡＢとし、Ｃ点の高さをＨＣとして、５＜ＨＣ−ＨＡＢ＋２＜２０（μｍ）の関係を満たせば、良好と判定する。即ち、Ｃｕ電極１２上の半田膜１４の高さとＣｕ電極１２から引き出されたＣｕリード２６の高さとの差が３μｍ以下又は１８μｍ以上の場合は不良と判定する。
ここで、２μｍを足しているのは、Ａ点，Ｂ点においても２μｍ程度は半田が載っているからである。また、Ａ点とＢ点の低い方を基準にＣ点との差を求めたのは、Ｃｕリード２６が傾いている場合があるからである。
次に、以下の第１，第２の画像処理を施した原画像において、輝度が閾値以上の領域同士の最も近い位置の間隔が所定の長さ以下の場合に不良と判定する狭ギャップ検査を行う（ステップＳ１５）。これにより、図３３に示すように、異物２７の存在などによりギャップが狭くなり過ぎる不良の有無を判定することができる。
第１の画像処理として、原画像について、図３４に示すように、Ｃｕ電極１２から引き出されたＣｕリード２６に相当する部分の輝度を閾値以上に上げる処理（白く塗りつぶす）を行う。Ｃｕリード２６上には薄く半田が載っているだけなので、原画像において黒と白が混ざったように写る。従って、この部分を白く塗りつぶすことで、狭ギャップ検査において誤判定を防ぐことができる。
Figure 2008249611
ただし、図３６に示すように、下記の３方向について第２の画像処理を行って得た第１〜第３処理画像を合成し、この合成した画像を２値化して狭ギャップ検査を行う。まず、処理方向を短辺方向に平行な第１方向（図面右方向）として第２の画像処理を行って第１処理画像を得る。これにより、半田膜と異物の左側を際立たせることができる。次に、処理方向を長辺方向に平行な第２方向（図面下方向）として画像処理工程を行って第２処理画像を得る。これにより、異物の上側を際立たせることができる。次に、処理方向を第２方向とは反対の第３方向（図面上方向）として画像処理工程を行って第３処理画像を得る。これにより、異物の下側を際立たせることができる。
ここで、原画像を単純に２値化すると全体が膨張し、正確な狭ギャップ検査を行うことができない。これに対し、第１〜第３処理画像を合成することで異物を際立たせることができるため、正確な狭ギャップ検査を行うことができる。
次に、下記の方法により半田膜について原画像を撮影し、この原画像内で判定領域を決め、判定領域内において輝度が閾値以下の領域の面積が所定の値以上の場合に不良と判定する（ステップＳ１６）。これにより黒色不良の有無を判定することができる。
図３７は、黒色不良検査において半田膜を照明及び撮影するための光学系を示す図である。この光学系は、図１２の光学系と同様に対物レンズ２３，同軸照明手段２４及びリング照明手段２５を有するだけでなく、無影リング照明手段２８を有する。無影リング照明手段２８は、半田膜１４の上に円心が位置するリング状の導光材を有する。発光ダイオードなどの光源から導光材に投入された光は、導光材内部で様々な方向に拡散される。即ち、無影リング照明手段２８は、影が出にくい拡散均一照射型の無影照明である。この無影リング照明手段２８を用いて、図３８に示すように半田膜１４を複数の方向から照明する。
まず、同軸照明手段２４，リング照明手段２５及び無影リング照明手段２８を用いて、半田膜１４に上方及び斜めから光を当て反射光を測定して図３９に示すような原画像を得る。このように半田膜１４に対して、斜めからだけでなく上方からも光を当てることにより、半田膜１４の全体を均一に光らせることができる。これにより、軽微な黒色不良についても検出することができる。特に、無影リング照明手段２８を用いることにより、半田膜１４に多方向から光を当てることができるため、黒色不良の検出が容易になる。また、直接照明を用いて半田膜１４を複数の方向から照明すると、照明が対物レンズ２３の中央に寄ってきて視野が狭くなる。これに対し、無影リング照明手段２８を用いれば広い視野を確保することができる。
ここで、図４０に示すように、ワーク２９の周辺領域からの反射光は無影リング照明手段２８により遮られて対物レンズ２３に入射されない。このため、図４１に示すように、原画像の周辺領域では、中央領域に比べて輝度が低くなり、そのままでは黒色不良の判定を行うことができない。そこで、図４２に示すように、原画像の周辺領域の輝度を上げた後に不良判定を行う。これにより、画像の中央領域だけでなく周辺領域でも黒色不良の判定を行うことができるため、判定時間を短縮することができる。
次に、上記のように撮影した原画像において、図４３に示すように、半田膜の外周部の近似曲線（点線）を最小二乗法により求める。そして、Ｃｕ電極の中心から長辺の１／２までの範囲と近似曲線とで囲まれる領域を黒色不良の判定領域とする。ただし、最小二乗法では外側の暗い部分を近似曲線の内側に含んでしまうため、近似曲線から所定の幅（例えば３μｍ）だけ内側の領域（実線）を判定領域とするのが好ましい。
また、上記の黒色不良の判定工程において不良と判定した場合に、原画像のコントラストを強調して再び不良判定工程を行う。これにより、半田膜１４の表面の荒れを黒色不良と誤判定するのを防ぐことができる。原画像のコントラストの強調は以下のように行う。
まず、図４４は、撮影した原画像、その輝度の度数分布グラフ及び輝度の累積度数分布グラフである。この原画像に対して、図４５に示すように階調イコライゼーションを行う。次に、図４６に示すようにγ補正を行う。最後に、図４７に示すようにコントラストを改善することで最終画像を得る。
本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態に係る不良判定方法を示すフローチャートである。 半田膜を照明及び撮影するための光学系を示す図である。 半田膜を照明するための光学系を示す図である。 リング照明手段により半田膜を照明する様子を示す断面図である。 同軸照明手段により半田膜を照明する様子を示す断面図である。 ＤＣ不良を有する半田膜の原画像である。 原画像の輝度を長辺方向に微分した微分データである。 微分データを短辺方向に積算した積算値を示す図である。 ＤＣ不良を有する半田膜の原画像である。 ＤＥ不良を有する半田膜の原画像である。 微分データを短辺方向に積算した積算値を示す図である。 Ｃｕ電極の真中部分だけについて輝度を微分することを説明するための図である。 図１９の原画像の輝度を短辺方向に積算した積算値を示す図である。 半田膜の外周部の近似曲線を描いた原画像である。 ＤＥ不良を有する半田膜のレーザ顕微鏡画像である。 ＤＥ不良を有する半田膜に斜めから光を当て反射光を測定して得た原画像である。 図２５の原画像を２値化した画像である。 ＤＥ不良の多値検査を説明するための図である。 ディウェットの検査を説明するための図である。 ＤＥ不良の２値面積検査を説明するための図である。 レーザ変位計による高さ測定の結果を示す図である。 レーザ高さ測定を行う位置を示す断面図である。 レーザ高さ測定を行う位置を示す上面図である。 リード間のギャップを示す上面図である。 第１の画像処理を説明するための図である。 第２の画像処理を説明するための図である。 第１〜第３処理画像の合成を説明するための図である。 黒色不良検査において半田膜を照明及び撮影するための光学系を示す図である。 無影リング照明手段により半田膜を照明する様子を示す断面図である。 半田膜に上方及び斜めから光を当て反射光を測定して得た原画像である。 無影リング照明手段を用いた場合の反射光の経路を説明するための拡大断面図である。 複数のＣｕ配線上に形成された半田膜を撮影した原画像である。 図４１の原画像の周辺領域の輝度を上げた画像である。 黒色不良の判定領域を決めた原画像である。 撮影した原画像、その輝度の度数分布グラフ及び輝度の累積度数分布グラフである。 階調イコライゼーションを行った画像、その輝度の度数分布グラフ及び輝度の累積度数分布グラフである。 γ補正を行った画像、その輝度の度数分布グラフ及び輝度の累積度数分布グラフである。 コントラストを改善した画像、その輝度の度数分布グラフ及び輝度の累積度数分布グラフである。 ＤＣ不良を有する半田膜を撮影した画像である。 ＤＥ不良を有する半田膜を撮影した画像である。 黒色不良が発生した半田膜を示すレーザ顕微鏡画像である。 従来の方法により得た原画像である。
符号の説明
１１ 配線基板
１２ Ｃｕ電極（電極）
１４ 半田膜
２４ 同軸照明手段
２５ リング照明手段
２６ Ｃｕリード（リード）
２８ 無影リング照明手段

Claims (17)

  1. 長辺と短辺を有する電極上に半田膜を有する配線基板を準備する工程と、
    前記半田膜に斜めから光を当て反射光を測定して原画像を得る工程と、
    前記原画像の輝度を長辺方向に微分して微分データを得る工程と、
    前記微分データを短辺方向に積算して積算値を求める工程と、
    前記積算値の最大値と最小値の差が所定の値以上であり、前記積算値が最大となる位置と最小となる位置の幅が所定の幅以下である場合に不良と判定する第１検査工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記第１検査工程において不良と判定した場合に、前記原画像において前記電極上に輝度が閾値より低い領域が２個以上に分かれている場合は不良と判定し、１個以下の場合は良好と判断する第２検査工程を更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 長辺と短辺を有する電極上に半田膜を有する配線基板を準備する工程と、
    前記半田膜に斜めから光を当て反射光を測定して原画像を得る工程と、
    前記原画像の輝度を長辺方向に微分して微分データを得る工程と、
    前記微分データの輝度を短辺方向に積算して積算値を求める工程と、
    前記積算値の最大値が所定の値以上である場合に不良と判定する工程とを備えることを特徴とする半導体装置の製造方法。
  4. 前記微分データを得る工程において、前記電極の真中部分だけについて輝度を微分することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
  5. 電極上に半田膜を有する配線基板を準備する工程と、
    前記半田膜に斜めから光を当て反射光を測定して原画像を得る工程と、
    前記原画像において輝度が閾値以上の領域の面積が所定の値以下の場合に不良と判定する第１検査工程とを備えることを特徴とする半導体装置の製造方法。
  6. 前記第１検査工程において不良と判定した前記半田膜についてレーザ変位計により高さを測定する第２検査工程を更に備えることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第２検査工程において、前記電極上の前記半田膜の高さと前記電極から引き出されたリードの高さとの差が所定の値の範囲内から外れる場合は不良と判定することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 電極上に半田膜を有する配線基板を準備する工程と、
    前記半田膜に斜めから光を当て反射光を測定して原画像を得る工程と、
    前記原画像について、前記電極から引き出されたリードに相当する部分の輝度を閾値以上に上げる処理を行う工程と、
    処理後の画像において、輝度が閾値以上の領域同士の間隔が所定の長さ以下の場合に不良と判定する工程とを有することを特徴とする半導体装置の製造方法。
  9. 電極上に半田膜を有する配線基板を準備する工程と、
    前記半田膜に斜めから光を当て反射光を測定して原画像を得る工程と、
    前記原画像の各画素について、その画素から所定の処理方向に所定の個数分の画素の輝度を積算したものから、その画素から前記処理方向とは反対の方向に前記所定の個数分の画素の輝度を積算したものを差し引いた値をその画素の輝度とする処理を行う画像処理工程と、
    処理後の画像において、輝度が閾値以上の領域同士の間隔が所定の長さ以下の場合に不良と判定する検査工程とを有することを特徴とする半導体装置の製造方法。
  10. 前記処理方向を短辺方向に平行な第１方向として前記画像処理工程を行って第１処理画像を得る工程と、
    前記処理方向を長辺方向に平行な第２方向として前記画像処理工程を行って第２処理画像を得る工程と、
    前記処理方向を前記第２方向とは反対の第３方向として前記画像処理工程を行って第３処理画像を得る工程と、
    前記第１処理画像、前記第２処理画像及び前記第３処理画像を合成し、この合成した画像について前記検査工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 電極上に半田膜を有する配線基板を準備する工程と、
    前記半田膜に上方及び斜めから光を当て反射光を測定して原画像を得る工程と、
    前記原画像内で判定領域を決め、前記判定領域内において輝度が閾値以下の領域の面積が所定の値以上の場合に不良と判定する不良判定工程とを備えることを特徴とする半導体装置の製造方法。
  12. 前記原画像を得る工程において、前記反射光を入力する光入力手段と、前記光入力手段と同軸で前記半田膜を照明する同軸照明手段と、前記半田膜の上に円心が位置するリング状のリング照明手段とを用いることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記原画像を得る工程において、光源からの光を拡散して前記半田膜を複数の方向から照明する無影リング照明手段を更に用いることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記原画像の周辺領域の輝度を上げた後に前記不良判定工程を行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記原画像において前記半田膜の外周部の近似曲線を最小二乗法により求める工程を更に有し、
    前記近似曲線で囲まれる領域を前記判定領域とすることを特徴とする請求項１１〜１４の何れか１項に記載の半導体装置の製造方法。
  16. 前記近似曲線から所定の幅だけ内側の領域を前記判定領域とすることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記不良判定工程において不良と判定した場合に、前記原画像のコントラストを強調して再び前記不良判定工程を行うことを特徴とする請求項１１〜１６の何れか１項に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012063245A (ja) * 2010-09-16 2012-03-29 Nitto Denko Corp 検査装置、および、配線回路基板の製造方法
JP2014135028A (ja) * 2013-01-11 2014-07-24 Nagoya Electric Works Co Ltd 検査画像生成装置、検査画像生成方法および検査画像生成プログラム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04104044A (ja) * 1990-08-23 1992-04-06 Sharp Corp 半田ペーストの印刷状態検査装置
JPH06118016A (ja) * 1992-10-01 1994-04-28 Sekisui Chem Co Ltd 品質検査装置
JPH1151621A (ja) * 1997-08-09 1999-02-26 Toyota Central Res & Dev Lab Inc 半田付け検査装置
JP2004264025A (ja) * 2003-01-09 2004-09-24 Matsushita Electric Ind Co Ltd 画像認識装置および画像認識方法
JP2006324642A (ja) * 2005-04-19 2006-11-30 Renesas Technology Corp 半導体装置及びその製造方法
JP2007003494A (ja) * 2005-06-27 2007-01-11 Matsushita Electric Works Ltd 配線パターンの検査方法およびその装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04104044A (ja) * 1990-08-23 1992-04-06 Sharp Corp 半田ペーストの印刷状態検査装置
JPH06118016A (ja) * 1992-10-01 1994-04-28 Sekisui Chem Co Ltd 品質検査装置
JPH1151621A (ja) * 1997-08-09 1999-02-26 Toyota Central Res & Dev Lab Inc 半田付け検査装置
JP2004264025A (ja) * 2003-01-09 2004-09-24 Matsushita Electric Ind Co Ltd 画像認識装置および画像認識方法
JP2006324642A (ja) * 2005-04-19 2006-11-30 Renesas Technology Corp 半導体装置及びその製造方法
JP2007003494A (ja) * 2005-06-27 2007-01-11 Matsushita Electric Works Ltd 配線パターンの検査方法およびその装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012063245A (ja) * 2010-09-16 2012-03-29 Nitto Denko Corp 検査装置、および、配線回路基板の製造方法
JP2014135028A (ja) * 2013-01-11 2014-07-24 Nagoya Electric Works Co Ltd 検査画像生成装置、検査画像生成方法および検査画像生成プログラム

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